KR940005730B1 - 반도체 장치의 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 장치의 제조방법

제1(a)도~제1(c)도는 종래의 반도체 장치의 제조공정도.

제2(a)도 및 제2(b)도는 제 1 도의 스토리지전극이 펼친상태를 나타내는 평면도 및 정면도.

제3(a)도~제3(d)도는 이 발명에 따른 반도체 장치의 제조공정도.

제4(a)도 및 제4(b)도는 제 3 도의 스토리지전극의 펼친상태를 나타내는 평면도 및 정면도이다.

이 발명은 반도체 장치의 제조방법 관한 것으로써, 특히 소자의 크기를 증가시키지 않고 캐패시터의 면적을 증가시킬 수 있는 반도체 장치의 제조방법에 관한 것이다.

최근 반도체 메모리 장치는 점점 더 고집적화되어 가는 추세에 따라 각각의 셀(Cell)이 점유하는 면적이 축소된다. 이에 각 셀의 스토리지 캐패시터(Storage Capacitor)의 면적이 감소되어 캐패시터의 용량이 작아지게 된다. 따라서 일정한 셀의 면적에서 캐패시터의 용량을 극대화하기 위하여 스택(Stack) 구조와 트랜치(Trench) 구조를 갖는 셀들이 개발되어 왔다. 상기 트렌치구조의 캐패시터는 반도체 기판에 형성된 홈(Groove)내에 스토리지 캐패시터를 형성하는 것이고, 스택구조의 캐패시터는 반도체 기판위에 다결정실리콘을 3차원적으로 적층시켜 그 표면에 스토리지 캐패시터를 형성하는 것이다.

상기 트렌치 캐패시터는 트렌치와 이웃하는 트렌치사이의 누설전류(leakage current) 및 펀치드루우(Punchthrough)와, 기판내에 투과된 α입자(α-Particle)에 의해 생성된 전자-정공쌍이 캐패시터의 동작전압을 변화시키는 등의 문제점이 있었다.

그러나 스택 캐패서터는 캐패시터를 기판상에 적층하는 것이므로 쉽게 형성할 수 있다. 또한 트렌치와 이웃하는 트렌치 사이에 누설전류 및 펀치드루우와, α입자에 의한 동작전압의 변화가 없다. 제1(a)도~제1(c)도는 스택 캐패시터를 가지는 종래의 반도체 장치의 제조공정도이다.

제1(a)도를 참조하면, 상기 반도체 장치는 먼저, P형의 반도체 기판(1)상에 P형의 웰 영역(3)을 형성한후, 상기 웰 영역(3)의 상부의 소정부분에 두꺼운 필드 산화막(5)을 형성한다. 이때 상기 필드 산화막(5)의 저부에 P+형의 채널스토퍼(7)가 형성된다. 다음, 상기 웰 영역(3)의 소정부분 상부에 게이트 산화막(9), 게이트 전극(11) 및 산화막(13)을 형성한다. 이때, 상기 필드 산화막(5)의 상부에도 이웃하는 트랜지스터의 게이트 전극(12)과 산화막(13)이 형성된다.

그 다음, 상기 게이트 전극(11)을 마스크로 하고 이온주입하여 N형의 소오스 및 드레인 영역들(15), (16)을 형성한다. 상술한 N모스 트랜지스터를 P형 웰 영역상에 형성하는 것을 보였으나 P형의 반도체 기판상에 직접 형성할 수 있다.

제1(b)도를 참조하면, 전술한 구조의 전표면에 산화막(17), 질화막(19) 및 산화막(21)을 순차적으로 형성한다. 그 다음, 이방성식각을 이용한 통상의 포토리소그래피(Photolithographuy)방법에 의해 상기 소오스 영역(15)의 소정부분을 노출시킨다. 계속해서, 남아있는 상기 산화막(21) 및 노출된 상기 소오스 영역(15)의 상부에 다결정실리콘층(23)을 형성한 후, 캐패시터의 스토리지 전극으로 이용하기 위하여 상기 노출된 소오스영역(15)과 상기 게이트 전극(11), (12)들의 일부 영역을 포함하는 영역이 제외된 영역의 다결정실리콘층(23)을 통상의 포토리소그래피방법으로 제거한다.

제1(c)도를 참조하면, 상기 질화막(19) 상부의 산화막(21)을 습식 식각방법으로 식각한다. 이때, 상기 다결정 실리콘층(23)에 의해 마스킹되지 않은 영역의 산화막(21)은 상기 산화막(21)의 저부에 형성되어 있는 질화막(19)의 표면이 노출될때까지 식각되고나서, 계속하여 상기와 동일한 습식식각 상태로 있게 되면, 상기 다결정 실리콘층(23)에 의해 마스킹되어 있는 영역의 산화막(21)이 일부 식각된다.

따라서, 상기 다결정 실리콘층(23)의 가장자리에서는 상기 산화막(21)의 상부에 표면에 접촉하였던 저부표면이 일부 노출된다. 그리고나서, 누출되어 있는 영역의 질화막(19), 산화막(21), 다결정 실리콘층(23)의 표면상에 유전막(25)을 형성하고, 상기 유전막(25)의 표면상에 다결정 실리콘층(27)을 형성한다. 이때, 상기 다결정 실리콘층(27)은 상기 다결정 실리콘층(23)의 저부 표면의 하부에도 형성된다.

이후, 상기 다결정 실리콘층(27)을 통상의 포토리소그래피 방법에 의하여 트랜지스터의 드레인 영역(16)의 상부 영역을 제외한 영역에만 남게한다. 따라서, 캐패시터의 플레이트(plate) 전극용 다결정 실리콘층(27)이 최종적으로 형성되는 것이다. 계속해서, 상기 다결정실리콘층(27)의 전표면에 BPSG(Boro-Phospho Silicate Glass)등을 침적하여 표면 안정화층(29)을 형성한다. 그 다음, 통상의 방법에 의해 상기 드레인 영역(16)을 노출시킨 후 이 드레인 영역(16)과 접촉하며 비트라인으로 이용되는 금속실리사이드층(31)을 형성한다.

제2(a)도 및 제2(b)도는 상기 스토리진 전극의 펼친상태를 나타내는 평면도 및 정면도이다.

상기 제2(a)도에서 빗줄친 부분은 스토리지 전극과 소오스 영역(15)이 접촉한 것을 나타내며, 점선은 상기 스토리지 전극의 저부의 노출부분을 나타내고 있다.

상기 도면에서 a는 스토리지 전극의 가로길이, b는 스토리지 전극의 세로길이, c는 스토리지 전극 저부의 노출된 부분의 길이를 나타내고 있다. 또한 제2(b)도에서 d는 스토리지 전극의 두께를 나타내고 있다. 따라서 상기 스토리지 전극의 표면적 S1은

S1=(a×b)＋2(a×d＋b×d)＋2(a×c＋b×c)

=(a×b)＋2(a＋b) (c＋d)가 된다.

종래의 반도체 장치는 스토리지 전극의 패턴을 형성할 때 저부의 산화막을 습식 식각하여 스토리지 전극의 저부를 소정부분 노출시키므로 캐패시터의 표면적을 증가시켜 정전 용량을 크게하였다.

그러나, 상술한 종래의 스토리지전극의 저부를 노출시켜 캐패시터의 표면적을 증가시키는데 한계가 있으므로 정전용량의 증가에도 한계가 있어 반도체 장치의 크기를 축소하기 어려운 문제점이 있었다. 또한 상기 스토리지 전극의 하부에 산화막을 형성하고 있으므로 수직 단차가 크게되어 후속공정이 어려운 문제점이 있다.

따라서, 이 발명의 목적은 캐패서터의 표면적의 증가로 인한 정전용량을 증가시킬 수 있는 반도체 장치의 제조방법을 제공함에 있다.

이 발명의 다른 목적은 수직단차를 축소하여 후속공정을 쉽게할 수 있는 반도체 장치의 제조방법을 제공함에 있다.

상기한 목적을 달성하기 위한 이 발명에 따른 반도체장치의 제조방법의 특징은, 제 1 도전형의 반도체 기판의 소정부분에 필드산화막을 형성하여 상기 반도체 기판과 필드 산화막의 소정부분사이에 게이트 산화막, 게이트 전극 및 제 1 산화막을 순차적으로 형성하고, 상기 제 1 산화막을 마스크로 하여 제 2 도전형의 제1 및 제 2 영역을 상기 반도체 기판 표면에 형성함에 의해 트랜지스터를 제조하는 공정에 있어서 ; 상기 결과적구조의 트랜지스터상에 제 2 산화막, 질화막 및 제 3 산화막을 순차적으로 형성하는 공정과 ; 상기 제 3 산화막의 소정부분을 제거하는 제 1 단계 식각과 상기 제 1 영역이 노출되도록 상기 질화막과 제 2 산화막을 제거하는 제 2 단계 식각에 의해 스토리지 전극의 접촉구를 형성하는 공정과 ; 상기 제 1 영역과 접촉하는 스토리지 도전층을 형성하고 상기 제 3 산화막의 남아있는 부분 위에 상기 게이트 전극들과 겹치도록 상기 스토리지 도전층을 패턴닝하는 공정과 ; 상기 패턴된 스토리지 도전층의 하부가 노출되도록 상기 제 3 산화막의 남은 부분을 제거하여 상부면과 측부면 및 하부면으로 이루어진 스토리지 전극을 형성하는 공정과 ; 상기 스토리지 전극상에 유전막을 개재하고 플레이트 전극을 형성하는 공정을 구비하는 점에 있다.

이하, 첨부한 도면을 참조하여 이 발명에 따른 반도체 장치의 제조방법의 일실시예를 상세히 설명한다.

제3(a)도~제3(d)도는 이 발명의 일실시예에 따른 반도체 장치의 제조공정이다.

제3(a)도는 참조하면, 약 18.㎝ 정도의 비저항과 〔100〕방향을 가지는 P형의 반도체 기판(41)상에 약 10이온/㎤ 정도의 농도와 약 4μm 정도 두께의 P형의 웰 영역(43)을 형성한다.

그 다음 통상의 LOCOS(Local Oxidation of silicon)방법에 의해 두꺼운 필드산화막(45)을 형성한다. 이때, 상기 필드산화막(45)의 하부에 P+형의 채널스토퍼(47)가 형성된다.

그 다음, 상기 웰 영역(43)의 소정부분 상부에 100~200Å 정도 두께의 게이트 산화막(49)과 2000~3000Å 정도 두께의 게이트 전극(51)을 형성한다. 이때, 상기 필드 산화막(49)의 표면에는 인접하는 메모리 셀의 게이트 전극(52)이 형성된다. 또한, 상기 게이트 전극들 (51), (52)의 상부에는 1000~2000Å정도 두께의 제 1 산화막(53)이 형성되어 있다.

그 다음, 상기 제 1 산화막(53)을 이온주입 마스크로 이용하면 인(Phosphorus) 또는 아세닉(Arsenic)등 N형의 불순물로 소오스 및 드레인 영역들(55), (56)을 형성한다 .이때, 상기 제 1 산화막(53)은 상기 불순물이 게이트 산화막(49) 하부의 소오스 및 드레인 영역(55), (56) 사이에 주입되는 것을 방지한다.

제3(b)도를 참조하면, 상술한 구조의 전표면에 HTO(High Temperature of Oxidation)방법에 의한 500~1500Å 정도 두께의 제 2 산화막(57), 100~300Å 정도 두께의 질화막(59) 및 HTO방법에 의한 1000~7000Å 정도 두께의 제 3 산화막(61)의 상부에 상기 소오스 영역(55)을 노출시키기 위한 감광막 패턴(63)을 형성한다.

계속해서 상기 감광막 패턴(63)을 식각 마스크로 이용하여 상기 제 3 산화막(61)을 습식방법으로 동방성 식각한다. 이때, 상기 질화막(59)에 의해 수직방향으로 식각되지 않고 수평방향 식각되므로 상기 제 2 산화막(57)이 보호된다.

또한, 상기 제 3 산화막(61)이 수평방향으로 식각되는 정도는 500~1000Å 정도가 적당하며, 만약 상기 제 3 산화막(61)이 두꺼워 수평방향으로 500~1000 식각할때 수직방향으로 질화막(59)까지 식각되지 못할 경우에는 먼저 이방성 식각을 소정부분 실시한 다음 그 나머지 부분을 수평방향 식각을 실시하면 된다.

그 다음, 상기 감광막 패턴(63)을 제거하지 않고 식각마스크로 하여 반응성 이온식각등의 건식 식각방법으로 상기 소오스 영역(55)의 소정부분을 노출하도록 상기 질화막(59) 및 제 2 산화막(57)을 제거하여 개구부(64)를 형성한다.

제3(c)도를 참조하면, 상기 감광막 패턴(63)을 제거한 후 상술한 구조의 전표면에 캐패시터의 스토리지 전극을 형성하기 위한 500~2000Å 정도 두께의 스토리지 도전층으로 되는 제 1 다결정실리콘층(67)을 형성한다. 이때, 상기 제 1 다결정 실리콘층(67)은 상기 개구부(65)를 통하여 노출된 소오스 영역(55)과 접촉되며, 상기 제 3 산화막(61)의 일부 영역이 제거되어 노출되는 영역의 질화막(59) 및 식각되지 않고 남아있는 영역의 제 3 산화막(61)의 표면과 각각 접촉된다. 따라서, 상기 제 1 다결정 실리콘층(67)은 상기 제 3 산화막(61)이 제거되어 노출된 영역의 질화막(59)상에 형성되므로 제 1 도(B)의 다결정 실리콘층(23)에 비하여 수직단차가 매우 감소된다.

그렇지만, 제 1 다결정 실리콘층(67)은 상기 질화막(59)과 식각되지 않은 제 3 산화막(61)의 영역상에 형성되므로 상기 질화막(59)과 제 3 산화막(61)의 단차에 따른 증가된 표면적을 갖게 되는 것이다.

이어서, 스토리지 전극을 형성하기 위하여 상기 노출된 소오스 영역(55)과, 상기 게이트 전극(51), (53)들의 일부 영역을 포함하는 영역이 제외된 영역의 제 1 다결정 실리콘층(67)을 통상의 사진식각 방법으로 제거한다. 이후, 상기 질화막(59)의 상부에 잔존하는 제 3 산화막(61)을 습식 식각방법으로 식각한다.

이때, 상기 제 1 다결정 실리콘층(67)에 의해 마스킹되지 않은 영역의 제 3 산화막(61)은 상기 제 3 산화막(61)(61)의 하부에 형성되어 있는 질화막(59)의 표면이 노출될 때까지 식각되고 나서, 계속하여 상기한 동일한 습식 식각상태로 있게되면, 상기 제 1 다결정 실리콘층(67)에 의해 마스킹되어 있는 영역의 제 3 산화막(61)이 완전히 식각된다.

따사서, 제 1 다결정 실리콘층(67)의 가장자리에는 상기 제 3 산화막(61)의 상부표면에 접촉하였던 저부표면이 전부 노출된다. 이때, 상기 제 3 산화막(61)과 질화막(59)의 식각선택비에 의해 질화막(59)의 하부층들이 보호된다.

제3(d)도를 참조하면, 노출되어 있는 영역의 질화막(59)과 상기 남아있는 제 1 다결정실리콘층(67)의 표면상에 유전막(69)을 형성한다. 상기 유전막(69)은 ONO(Oxide-Nitride-Oxide) 또는 NO의 구조를 가지며 60~200Å 정도 두께로 형성한다. 그 다음, 상기 유전막(69)의 표면상에 플레이트 전극으로 이용되는 1000~2000Å 정도 두께의 스토리지 도전층으로 되는 제 2 다결정실리콘층(71)을 형성한다.

이때, 상기 제 2 다결정 실리콘층(71)은 상기 제 1 다결정 실리콘층(67)의 저부표면의 하부에도 형성된다.

이후, 상기 제 2 다결정 실리콘층(71)을 통상의 포토리소그래피방법으로 트랜지스터의 드레인 영역(56)의 상부 영역을 제외한 영역에만 남게한다. 따라서, 캐패시터의 플레이트(plate) 전극용 제 2 다결정 실리콘층(71)이 최종적으로 형성되는 것이다.

계속하여, 상기 제 2 다결정 실리콘층(71)의 전표면에 PSG 또는 BPSG등을 침적하여 표면안정화층(73)을 형성한다. 그 다음 통상의 방법에 의해 상기 드레인 영역(56)을 노출시킨 후 이 드레인 영역(56)과 접촉하여 비트라인으로 이용되는 금속실리사이드층(75)을 형성한다.

제4(a) 및 (b)도는 상기 스토리지 전극의 펼친상태를 나타낸 평면도 및 정면도이다.

상기 제4(a)도에서 빗줄친 부분은 스토리지 전극과 소오스 영역(55)이 접촉한 것을, 점선은 상기 스토리지 전극 하부의 노출부분을, 가운데의 실선은 상기 제 3 산화막(61)에 의해 발생된 스토리지 전극의 단차를 나타내고 있다. 상기 도면에서 a는 스토리지 전극의 가로길이를, b는 스토리지 전극의 세로길이를, c는 스토리지 전극 하부의 노출된 부분의 길이를 각각 나타내고 있다. 또한 제4(b)도에서, d는 스토리지 전극의 두께이며, e는 상기 스토리지 전극의 단차의 길이로 제 3 산화막(61)의 두께와 일치하는 것이다. 따라서 상기 스토리지 전극의 대략적인 표면적 S2는

S2=(a×b)＋2(a×d＋b×d)＋2(a×c＋b×c)＋4e(a＋b)

=(a×b)＋2(a＋b) (c＋d)＋4e(a＋b)

가 된다. 그러므로 이 발명과 종래방법에 따른 캐패시터의 스토리지 전극의 표면적을 비교하여 그 차이를 S3이라 하면

S3=S2-S1=4e(a＋b)

가 된다. 상기에서 제 3 산화막(61)의 두께, 즉, e가 6000Å 이상일때에는 S2는 S1의 거의 두배이상이 된다.

상술한 바와같이 반도체 장치의 제조방법에 있어서 캐패시터의 스토리지 전극의 하부를 노출시켜 스토리지 전극의 표면적을 증대시키기 위한 노출시켜 스토리지 전극을 형성하기 위한 다결정실리콘층이 상기 산화막의 두께만큼 단차를 갖도록하고, 또한 상기 남아있는 산화막을 스토리지 전극의 하부를 노출시킬때 제거한다.

따라서, 이 발명은 스토리지 전극의 산화막의 두께만큼 단차를 가지도록 형성되므로 표면적이 증가되어 정전용량을 향상시킬 수 있는 이점이 있다.

또한 상기 스토리지 전극의 표면적을 증대시키기 위한 산화막이 모두 제거되므로 정전용량을 최대화할 수 있고, 비트라인을 캐패시터보다 먼저 형성하는 공정에서는 수직단차를 줄이므로 후속공정을 쉽게 하는 이점이 있다.

Claims (4)

1. 제 1 도전형의 반도체 기판의 소정부분에 필드산화막을 형성하여 상기 반도체 기판과 필드 산화막의 소정부분사이에 게이트산화막, 게이트전극 및 제 1 산화막을 순차적으로 형성하고, 상기 제 1 산화막을 마스크로 하여 제 2 도전형의 제1 및 제 2 영역을 상기 반도체 기판 표면에 형성함에 의해 트랜지스터를 제조하는 공정에 있어서 ; 상기 결과적 구조의 트랜지스터상에 제 2 산화막, 질화막 및 제 3 산화막을 순차적으로 형성하는 공정과 ; 상기 제 3 산화막의 소정부분을 제거하는 제 1 단계 식각과 상기 제 1 영역이 노출되도록 상기 질화막과 제 2 산화막을 제거하는 제 2 단계 식각에 의해 스토리지 전극의 접촉구를 형성하는 공정과 ; 상기 제 1 영역과 접촉하는 스토리지 도전층을 형성하고 상기 제 3 산화막의 남아있는 부분 위에 상기 게이트 전극들과 겹치도록 상기 스토리지 도전층을 패턴닝하는 공정과 ; 상기 패턴된 스토리지 도전층의 하부가 노출되도록 상기 제 3 산화막의 남은 부분을 제거하여 상부면과 측부면 및 하부면으로 이루어진 스토리지 전극을 형성하는 공정과 ; 상기 스토리지 전극상에 유전막을 개재하고 플레이트 전극을 형성하는 공정을 구비하는 반도체 장치의 제조방법.
2. 제 1 항에 있어서, 상기 2단계식각은 상기 제 3 산화막을 동방성식각하는 제 1 단계와, 상기 질화막 및 제 2 산화막을 이방성 식각하는 제 2 단계로 이루어지는 반도체 장치의 제조방법.
3. 제 1 항에 있어서, 상기 2단계식각은 상기 제 3 산화막의 소정두께를 이방성식각한 후, 나머지두께를 등방성식각하는 제 1 단계와, 상기 질화막 및 제 2 산화막을 이방성식각하는 제 2 단계로 이루어지는 반도체 장치의 제조방법.
4. 제 2 항 또는 제 3 항에 있어서, 상기 질화막이 1단계식각시 수직방향으로 식각되는 것을 방지하는 반도체 장치의 제조방법.