JPH0319362A - 半導体メモリ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ及びその製造方法に関する． （従来の技術〕 半導体メモリは、例えばシリコンからなる半導体基板中
の多数のメモリセルからなり、この場合メモリセルはそ
れぞれ情報を記憶するためにコンデンサと特定のコンデ
ンサを選択するためのトランジスタとからなる．多量の
メモリ供給に際してアクセス時間を短縮するためには装
置の集積密度を高める必要がある．すなわちセルの所要
面積はコンデンサを一定の容量にした場合最小にしなけ
ればならない． このためには例えば欧州特許出願公開第０１０８３９０
号明細書から公知のように、コンデンサを基板中の溝コ
ンデンサとして構成する．この場合！極の一方は基板か
ら構成され、他方の電極は、第】電極を絶縁した後溝（
トレンチ）を満たす導電性の物質から構成される．各溝
の￥離は、各セルを互いに絶縁しまたその上に存在する
もう１つの層に対する絶縁材でもあるフィールド酸化物
に各溝を重ね合わせて基板にエッチング処理することに
よって、短縮することができる．これは欧州特許出願公
開第０１８７５９６号明細書に記載されており、この場
合溝のエッチング処理はフィールド酸化物の縁範囲を除
去する． しかしこの溝コンデンサは任意の密度で基板内に配設す
ることができない．それというのも漏れｔｉｔ流及びこ
れに伴い記憶された情報が失われるからである．このい
わゆるパンチスルー（ｐｕｎｃｈ　ｔｈｒｏｕｇｈ）を
阻止するため、例えば欧州特許出願公開第０１７６２５
４号明細書にはいわゆるスタックド・トレンチ・キャパ
シタ（ｓｔａｃｋｅｄ　ｔｒｅｎｃｈ　ｃａｐａｃｉｔ
ｏｒ＝　Ｓ　Ｔ　Ｔ　）が提案されている．このため基
板内にエッチング処理された溝の内壁を第１絶縁フィル
ムで覆い、両電極を導電層の形で、誘電体としての第２
絶縁フィルムによって隔離して溝内部に取り付ける．次
いで一方の電極を溝から導出し、接触孔を介して選択ト
ランジスタの導ｔｆＩＩ域に接続しなければならない．
基板表面に対して平行に行う接触孔を介してのこの接続
は写真処理を２回必要とし、また精密に調整しなければ
ならないことから溝とトランジスタとの間に最小間隔を
必要とするので、集積密度の一層の増大を妨げる．〔発
明が解決しようとする課題〕 従って本発明の課題は、集積密度を更に高めることがで
きまた特にトランジスターコンデンサ接触部を製造する
ための写真処理の調整精度によって制限されることのな
い半導体メモリを提供することにある．更に本発明の課
題は、簡単かつ良好に再現可能のこの種半導体メモリの
製造方法を提供することにある．他の課題はこうして製
造されたメモリセルが高い信頼性を有することである．
〔課題を解決するための手段〕 この課題は本発明により最初に記載した形式の装置にお
いて、コンデンサの第電極とトランジスタの導電領域と
の間の接触部を側方で溝内壁における第１絶縁層の開放
部により構成し、コンデンサの第１！極を完全に溝の内
部に存在させることによって解決される。

〔作用効果〕

欧州特許出願公開第０１７７０６６号明細書にはトレン
チ内壁における絶縁層の開放部を介して側方端子を有す
るメモリセルが記載されている．しかしこの場合個々の
セルの絶縁はＬＯＧＯＳ絶縁法として公知のフィールド
酸化物を用いての技術によってではなく、溝により実施
するという根本的に異なるセルクイブを専ら使用するも
のである．このセルタイプは「絶縁併合垂直セル（Ｉｓ
ｏＪａｔｉｏｎ　Ｍｅｒｇｅｄ　Ｖｅｒｔｉｃａｌ　Ｃ
ｅｌｌ　＝　Ｉ　Ｖ　Ｅ　Ｃ　）　Ｊと呼ばれている．
この場合各セルの選択トランジスタ及びビット線接触部
は、トレンチ路によって完全に包囲されたシリコン島状
域にある．このセルのコンデンサはトレンチ内に埋め込
まれた電極からなり、この場合各トレンチは、溝の中央
に共通の電極を有する２個のコンデンサを収容する．こ
のセルタイプではその集積密度は、ビット線接触部もシ
リコン島状域上に取り付けなければならないことから二
倍のビット線接触部を必要とすることによって制限され
、従って１６Ｍメモリのような高集積回路用としては使
用することができない．更に欧州特許出願公開第０　１
　７７０６６号Ｆｇ４細書に開示されている提案は以下
のような別の賀点を有している． （１）　　各溝内には２個のコンデンサが互いに極めて
密接して取り付けられている．十分に絶縁するには溝底
部を注入処理することが必要である．提案されたエッチ
ング法により溝内壁に第１１極を製造することにより、
２個の異なるセルのコンデンサ間に短絡が生じる危険性
は増大する．それというのも溝底部に僅かながら残留物
が残るからである． （２）　　コンデンサとトランジスタとの間の接触部に
対して、２つのレジスト層と１つの酸化物層とを有する
高価な写真技術、いわゆる「三レベル技術（↑ｒｉ−ｌ
ｅｖｅｌ　Ｔｅｃｈｎｉｃ）Ｊを使用する．トレンチ路
の２つの対向する両側面で第１絶縁層を開放することか
ら、精確な調整が必要である．（３）連続するトレンチ
路で各セルを配置することにより、選択トランジスタが
基板から切り離される危険性が生しる．この危険性は集
積密度が増すと共に増大する．トレンチ側壁には寄生コ
ンデンサが生じる． 高集積密度用として適当な本発明による装置及び本発明
方法の場合、上記の各雛点は以下のようにして生じない
． （１）各溝は唯一のコンデンサを含むことから、溝底部
における第電極物質を完全に除去する必要はない．注入
工程は省略される．各電極間で誘電体として作用する第
２絶縁層は、溝底部をも含めて全ての第電極を覆う． （２）トランジスタに対するトレンチ接触部を製造する
ために第１絶縁層を開放するため、簡単な写真技術を使
用する．この方法の特殊な一実施態様では更にフォトレ
ジスト層の構造化を省略するか又は自己調整接触部を製
造することができる． （３）溝コンデンサは極く小さな表面を占めるにすぎず
また選択トランジスタを包囲しないことから、トランジ
スタが基板から切り離されることは起こり得ない． 〔実施例〕 次に本発明を図示の実施例に基づき詳述する．この場合
より良好に認識し得るようにするため、図面には本発明
を実施するための装置及び方法の主要部のみが示されて
いるにすぎない．第１図によれば半導体基板１、例えば
シリコンウエハーの表面２はいわゆるＬＯＧＯＳ絶縁法
により部分的にフィールド酸化物３で被覆されている．
絶縁はフィールド酸化物による代わりに埋め込まれた濃
化酸化物ｆｉＪ［ｊｌＪ　（Ｂｕｒｉｅｄ　ＯｘＩｄｅ
＝″ＢＯＸ−Ｉｓｏｌａｔｉｏｎ”）によって行うこと
もできる．フィールド酸化物３と重ねて、メモリコンデ
ンサを収容するための溝４をエッチング処理する．その
際公知方法により酸化シリコン５、窒化シリコン６、Ｔ
ＥＯＳ　（図示せず）からなる層を有するマスクを使用
する．ｆ！式エッチングによりＴＥＯＳ層を除去する際
にフィールド酸７ヒ物３も僅かながら除去される．引続
きトレンチ内壁４を酸化して厚さ１０〜１５Ｑｎｍの二
酸化シリコン７を第１絶縁層として形成させるが、この
厚さは有利には５０ｎｍである． この場合窒化シリコン６上でも徐々に酸化が起こること
から、引続きこの薄い酸化窒化物層（Ｎｉ０ｘ，図示さ
れていない）を除去し、次いで窒化物シリコン６をＨｊ
ＰＯ．で剥離する（第２図）．トレンチ上縁で内壁酸化
物７を開放するため簡単な写真技術を使用する．すなわ
ちレジストを塗布した後（フォトレジスト層８）、ウェ
ハーをマスクを介して規定の露光線量及び露光時間で露
光し、レジスト層８を現像した際未露光レジストがトレ
ンチ波部に残る．レジストの塗布を２回行うことも有効
であり、この場合必要に応じて第１レジスト層を全面的
にエッチング除去することもできる．溝上縁ではトレン
チ接触部９を製造するため酸化物５、７をエッチングし
、次いでレジスト層８を除去する． 第１（外側）電極１０を製造するため例えばＣＶＤ法で
導電性物質例えば多結晶シリコンを約１００〜１５０ｎ
ｍの厚さに析出させる（第３図）．多結晶シリコンのド
ーピングは、後に除去する砒素−ＴＥＯＳ層（図示せず
）を用いて公知方法により行うか、又は多結晶析出と同
時にドーピング物質を添加することによって行う．塩素
又は塩素化合物を使用しての異方性背面エッチング処理
によりいわゆるスペーサは残存し、水平な（すなわち基
板表面に対して平行な）表面は多結晶シリコンを含まな
い．多結晶シリコンからなるスベーサは溝接触部９で基
板に対する端子を形成する．第４図は完全なコンデンサ
を製造した後の溝を示す．すなわち第１電極１０上に誘
電体１１を析出させる．これは公知のように酸化多結晶
シリコン／窒化シリコン／酸化窒化物からなるいわゆる
ＯＮＯ三層であるのが有利であり、この場合各成分は例
えば３　ｎｍ／８　ｎｍ／２　ｎｍの厚さを有する．第
２電極１２は溝を完全に満たしている．このため厚さ約
３００ｎｍのｎドープされた多結晶シリコンを析出させ
るが、ドーピングはＴＥＯＳ層を用いて行うことができ
る．残りの間隙をドーピングされていない多結晶シリコ
ンで満たし、これを後に溝上縁までエッチング除去する
．ドープされた多結晶シリコンを写真技術で構造化する
．コンデンサ外部の露出している誘電体１１及びその下
に存在する酸化物５をエッチングする（第５図）．この
時点で表面を酸化すると、ドープされた領域は基板より
も早く酸化することから、次の酸化物エッチングにより
ｍ２電極１２上に酸化物層１３が残る． 引続き選択トランジスタを公知方法によりコンデンサに
隣接して製造する．従って例えばソース領域１４をトレ
ンチ接触部９を介して第１電極１０と接続させる．他の
必要な工程、例えばワード線及びビット線の製造は公知
方法により実施する．処理過程の図示されていない変法
として窒化物層６を、トレンチ内での多結晶シリコンス
ペーサ】０のエッチング後に初めて又は第２多結晶シリ
コン電極１２の構造化後に初めて除去することもできる
．これにより多結晶シリコンスペーサのエッチングに際
して平坦な領域で溝接触部窓の下に存在する基板は依然
として酸化物５／窒化物６により覆われ、スペーサのエ
ッチングにより攻撃されることは確実に阻止される． 第６図ないし第１０図は本発明による装置の別の製造方
法を示すが、これはほぼ上述の第１方法と一致すること
から、変更部のみを詳述する．トレンチ接触部を製造す
るための写真処理前に側壁酸化物７上でトレンチ側壁に
多結晶シリコンスペーサ２０を製造する（第７図）．写
真処理し、溝上縁の酸化物５及び７をエッチング処理し
た後、新たに多結晶シリコン２１を析出させ、背面エッ
チングする（第９図）．その際酸化物５、７がエッチン
グ除去されているトレンチ上峰の間隙は多結晶シリコン
２１で満たされ、そこに接触部が形成される．多結晶シ
リコンのドーピングは第１及び／又は第２多結晶シリコ
ンスペーサの製造に際して行う．この処理変法の利点は
次の通りである．ａ）　　｝レンチ接触部の深さはトレ
ンチ内のレジスト下縁とは関係なく、ただ第１多結晶シ
リコンスベーサ２０の上緑から始まる酸化物エッチング
及びこのスペーサ上縁の位置によって影響されるだけで
ある．従って極めて平坦な溝接触部を製造することがで
きる． ｂ）　　｝レンチ側壁酸化物のエッチングに際してフィ
ールド酸化物の縁は第１多結晶シリコンスベーサ２０に
よって側方を覆われ、これにより酸化物の側方がエッチ
ングされるのを保護される．第８図に写真処理の適用法
を示すが、活性領域に対して自己調整的である溝接触部
を製造することもできる． Ｃ）第１多結晶シリコン２０の析出に際して第１電極を
ドープする場合には、第２多結晶シリコン層２ｌを非ド
ープ／％ｊ晶質に析出させることができる．第２多結晶
シリコン層をまず処理過程で第１層から拡散させること
によってドーピングする．これは積めて薄く信傾性のあ
るコンデンサ誘電体を製造するのに有用である．第２多
結晶シリコン層の粗面度はこの処理法の場合僅かである
． 上記ａ）、ｂ）の利点は第１スペーサ２０が多結晶シリ
コンの代わりに窒化物からなっている場合にも得ること
ができる． 第１１図ないし第１６図は、最初に製造した溝の深さに
よって接触部の深さが決定されるトレンチエッチングを
２回実施するもう１つの方法を示すものである．第１の
溝３０を公知方法で基板に約２００〜４００ｎｍの深さ
にエッチング処理し、約２０ｎｍの厚さに酸化する（酸
化物層３１）．酸化シリコン５、シリコン６、ＴＥＯＳ
３２からなるトレンチマスクを除去せずに、その上に約
３０ｎｍの窒化シリコン３３を析出させる（第１１図）
．第１２図においてこの窒化物を溝の垂直な内壁でのス
ベーサまでエッチング処理する．次の酸化工程によりす
べての表面にＮｉＯｘ又は酸化シリコンを形成させる（
図示せず）．フィールド酸化物３が存在する溝側面を引
続き窒化物エッチング処理に曙すレジストマスク３４を
施す．この場合酸化物に対して高い選択性を有する等方
性の、いわゆる「下流（ｄｏｗｎ　ｓｔｒｅａｍ）　Ｊ
エッチングを使用することができるが、場合によっては
予めＮＩＯｘを除去する必要がある（第１３図）．レジ
ストマスク３４及びその下に存在する溝底部上の薄い酸
化物層３ｌを除去する． 引続き溝を後のコンデンサの深さ位置まで、なお存在す
るトレンチマスク５、６、３２と共にエッチング処理す
る（第１４図）．このエッチングは窒化物スペーサ３３
の威分をも除去する．トレンチマスクの残りのＴＥＯＳ
層３２をエッチング除去する．溝内壁に第１絶縁層３５
、例えば１２０ｎｍの酸化シリコンを形成させる． 短時間の酸化エッチング処理により、場合によっては存
在する薄いＮｉＯｘフィルムを窒化物スベーサ３３上か
ら除去し、次いで残りの窒化物３３を溝上緑から剥離す
ることができる．この際使用した処置法は酸化物に対し
て良好な選択性を有していなければならず、例えばＨ　
ｘ　Ｐ　Ｏ　ａでの湿式エッチングが通している．窒化
物スペーサ３３の下に存在する薄い酸化物３１は湿気に
より剥離される．その際溝上縁のこの箇所に絶縁Ｉｉ１
３５の開放部が生し、これは後のトランジスタに対する
接触部９を構成する．コンデンサの第１１１ｔｌｌｉ１
０の形成及び以後の処理工程はこれまでに記載した方法
と同様にして行う（第１６図）． 第１７図には記憶マトリックスにおける本発明によるセ
ルの有利な幾何学的配列の表面が平面図で略示されてい
る．溝コンデンサと所属の選択トランジスタとの接続線
に対して平行に走る第１方向（すなわちビットｌＩＡ４
　０に対して平行で、Ｘで示されている）に、連続する
２個のセルが鏡面対称に配設されている．２個のセルの
コンデンサ４ｌ１４２又はトランジスタはそれぞれ並置
されている．これに対して垂直な第２方向（すなわちワ
−ト線４３に対して平行で、Ｙで示されている）はセル
の位置からずれている．すなわちビット線当たりセルの
半分だけずれている．これにより４つのビット線からな
る格子が生じ、この配置が繰り返される． セルを第１方向で鏡面対称に配置しまた第２方向でずら
して位置づけることにより、溝接触部４４（先の各図に
おける範囲９に相当する）間にできるだけ大きな距離が
得られるので、スペーサの信頼性は高まる．

【図面の簡単な説明】

第１図ないし第５図は本発明方法の一実施！！様での処
理工程に相応する溝コンデンサの略示横断面図、第６図
ないし第１０図及び第１１図ないし第１６図は本発明方
法の他の２つの実施態様での各処理工程に相応する溝コ
ンデンサの略示横断面図、第１７図はメモリセルの優れ
た幾何学的配列を有する記憧マトリックスの平面図であ
る．１・・・基板 ２・・・基板表面 ３・・・フィールド酸化物 ４、３０・・・溝 ５・・・酸化シリコン ６・・・窒化シリコン ７・・・第１絶縁層 ８・・・レジスト層 ９・・・溝接触部 Ｏ、２０、２ｌ・・・第１電極 １・・・第２絶縁層 ２・・・第２電極 ４・・・導電領域 １・・・酸化物層 ２・・・マスク ３・・・保護層 ４・・・レジストマスク ５・・・第１絶縁層 ０・・・ビット線 １、４２・・・コンデンサ ３・・・ワード線 ４・・・溝接触部 「ＩＧ１ ＦＩＧ６ ＦＩＧ　１７

Claims (1)

1. 【特許請求の範囲】 １）溝（４）が絶縁性フィールド酸化物（３）又は埋め
   込まれた絶縁酸化物に重ねて配設されており、 溝の内側表面が第１絶縁層（７、３５）で 覆われており、 第１電極（１０、２０、２１）が溝中の基 板表面に対して垂直に、第１絶縁層上に形成されており
   、 第２絶縁層（１１）が第１電極上にあり、 第２電極（１２）が溝中に垂直に、第２絶 縁層上に形成されており、 各メモリコンデンサがトランジスタの一方 の導電領域（１４）と接続されており、トランジスタの
   他方の導電領域がビット線とまたトランジスタのゲート
   電極がワード線と接続されており、 トランジスタが溝コンデンサの外部に配設 されている それぞれ溝コンデンサ及びＭＯＳ選択トランジスタから
   なるメモリセルを有する半導体基板（１）中の半導体メ
   モリにおいて、 コンデンサの第１電極（１０）とトランジ スタの導電領域（１４）との間の接触部（９）が溝内壁
   における第１絶縁層（７）の開放部により構成され、 コンデンサの第１電極（１０）が完全に溝 （４）の内部に存在する ことを特徴とする半導体メモリ。 ２）第１絶縁層（７、３５）が酸化シリコン又は酸化多
   結晶シリコンからなることを特徴とする請求項１記載の
   装置。 ３）第１絶縁層（７）が窒化シリコンからなることを特
   徴とする請求項１記載の装置。 ４）第２絶縁層（１１）が酸化多結晶シリコン、窒化シ
   リコン及び酸化窒化物からなる三層誘電体であることを
   特徴とする請求項１ないし３の１つに記載の装置。 ５）基板（１）がドープされたシリコンからなり、第１
   電極（１０、２０、２１）及び第２電極（１２）が逆の
   導電形のドープされた多結晶シリコンからなることを特
   徴とする請求項１ないし４の１つに記載の装置。 ６）コンデンサと接続されているトランジスタの導電領
   域（１４）がソース領域であることを特徴とする請求項
   １ないし５の１つに記載の装置。 ７）第１絶縁層（７）中の開放部が溝（４）の上縁にあ
   り、第１電極（１０、２１）の構成物質の一部で満たさ
   れていることを特徴とする請求項１ないし６の１つに記
   載の装置。 ８）第２電極（１２）が溝（４）を完全に上まで満たし
   ていることを特徴とする請求項１ないし７の１つに記載
   の装置。 ９）以下の工程： 記憶コンデンサを収容するため半導体基板 （１）中に公知方法により溝（４）を構成し、溝内壁面
   に第１絶縁層（７）を製造し、 基板に対し接触部（９）を生ぜしめるため 溝の上縁の１箇所で第１絶縁層を開放させ、コンデンサ
   の第１電極（１０）を形成する ため第１導電層を析出させ、異方性背面エッチングを施
   し、 コンデンサの誘電体として第２絶縁層（１ １）を析出させ、 溝を満たす第２導電層を析出させ、この層 を構造化して第２電極（１２）を形成させ、トランジス
   タの導電領域（１４）が第１絶 縁層（７）の開放部を介して第１電極（１０）と電気的
   に接触しているように、溝（４）の近くに公知方法でト
   ランジスタを製造し、 公知方法によりワード線及びビット線を構 成する ことよりなる請求項１ないし８の１つに記載の半導体メ
   モリの製造方法。 １０）以下の工程： コンデンサを収容するため半導体基板（１）中に公知方
   法により溝（４）を構成し、 溝内壁面に第１絶縁層（７）を製造し、 導電又は絶縁層（２０）を析出させ、異方 性背面エッチングし、 基板に対し接触部（９）を生ぜしめるため 溝の上縁の１箇所で第１絶縁層を開放させ、基板への接
   触部を構成するため第１導電層 （２１）を析出させ、異方性背面エッチングによりコン
   デンサの第１電極を開放させ、形成し、 コンデンサの誘電体として第２絶縁層（１ １）を析出させ、 溝を満たす第２誘電層を析出させ、この層 を構造化して第２電極（１２）を形成させ、トランジス
   タの導電領域（１４）が第１絶 縁層（７）の開放部を介して第１電極（１０）と電気的
   に接触しているように、溝（４）の近くに公知方法でト
   ランジスタを製造し、 公知方法によりワード線及びビット線を構 成する ことよりなる請求項１ないし８の１つに記載の半導体メ
   モリの製造方法。 １１）以下の工程： 半導体基板（１）中に溝（３０）を公知方 法により後の溝接触部（９）の深さにまで析出し、 溝接触部用保護層（３３）を施し、 保護層からその基板表面（２）に対して平 行な表面及び溝内壁の一部を除去し、 溝を後のコンデンサの全深度にまで掘り下 げ、 第１絶縁層（３５）を溝内壁面に施し、 溝上縁の残保護層（３３）を除去して、溝 接触部（９）を製造し、 第１導電層を析出させ、異方性背面エッチ ングを施してコンデンサの第１電極（１０）を形成し、
   溝接触部（９）を製造し、 第２絶縁層（１１）をコンデンサの誘電体 として析出させ、 溝を満たす第２導電層を析出させ、この層 を構造化して、第２電極（１２）を形成し、トランジス
   タの導電領域（１４）が第１絶 縁層の開放部を介して第１電極（１０）と電気的に接触
   しているように、溝（４）の近くに公知方法でトランジ
   スタを製造し、 公知方法によりワード線及びビット線を構 成する ことよりなる請求項１ないし８の１つに記載の半導体メ
   モリの製造方法。 １２）溝内壁を熱酸化することにより第１絶縁層（７、
   ３５）を形成することを特徴とする請求項９ないし１１
   の１つに記載の方法。 １３）ＳｉＯ＿２を析出させることにより第１絶縁層（
   ７）を形成することを特徴とする請求項９又は１０記載
   の方法。 １４）溝接触部（９）を製造するために、現像後溝の上
   縁を露出しまた現像されないレジスト層（８）を溝底部
   に残す写真技術を使用することを特徴とする請求項９又
   は１０、１２又は１３の１つに記載の方法。 １５）溝接触部の深さを露光線量又は露光時間により調
   整することを特徴とする請求項９、１２ないし１４の１
   つに記載の方法。 １６）溝接触部（９）を製造するために、レジスト層（
   ８）を２度施しまた第２レジスト層を溝接触マスクを用
   いて露光する写真技術を使用することを特徴とする請求
   項９又は１０、１２ないし１５の１つに記載の方法。 １７）第１レジスト層の塗布と第２レジスト層の塗布と
   の間に背面エッチングを行うことを特徴とする請求項１
   ６記載の方法。 １８）現像後溝底部に未露光レジスト層が残るように第
   １レジスト層を露光し、引続き第２レジスト層を施すこ
   とを特徴とする請求項１６記載の方法。 １９）第１導電層（１０、２０、２１）のドーピングを
   公知方法により砒素−ＴＥＯＳにより行うことを特徴と
   する請求項９ないし１８の１つに記載の方法。 ２０）第１導電層（１０、２０、２１）の異方性背面エ
   ッチングを反応性イオンエッチングにより行うことを特
   徴とする請求項９ないし１９の１つに記載の方法。 ２１）第２絶縁層（１１）として酸化多結晶シリコン、
   窒化物／酸化窒化物からなる３重層を公知方法により製
   造することを特徴とする請求項９ないし２０の１つに記
   載の方法。 ２２）第２絶縁層（１１）を第２電極（１２）の下に全
   面的に残すことを特徴とする請求項９ないし２１の１つ
   に記載の方法。 ２３）導電層又は絶縁層（２０）として多結晶シリコン
   を使用することを特徴とする請求項１０、１２ないし２
   ２の１つに記載の方法。 ２４）多結晶シリコン（２０）をドーピングし、第１導
   電層を構成する多結晶シリコン（２１）をドーピングす
   ることなく析出させ、その下にある多結晶シリコン（２
   ０）から拡散によりドーピングすることを特徴とする請
   求項２３記載の方法。 ２５）導電層又は絶縁層（２０）として窒化シリコンを
   使用することを特徴とする請求項１０、１２ないし２２
   の１つに記載の方法。 ２６）溝接触部（９）を自己調整により製造することを
   特徴とする請求項１０、１２ないし２５の１つに記載の
   方法。 ２７）第１絶縁層（７）を湿式エッチングにより開放さ
   せ、溝接触部（９）の深さをエッチングの時間により調
   整することを特徴とする請求項１０、１２ないし２６の
   １つに記載の方法。 ２８）保護層（３３）を窒化シリコンから構成すること
   を特徴とする請求項１１記載の方法。 ２９）保護層を施す前に表面を酸化（３１）することを
   特徴とする請求項１１又は２８記載の方法。 ３０）表面の保護層（３３）から異方性背面エッチング
   により基板表面（２）に対して平行な表面を除去するこ
   とを特徴とする請求項１１、２８又は２９の１つに記載
   の方法。 ３１）保護層（３３）からその溝内壁の一部を写真技術
   （３４）を使用して等方性エッチングにより除去するこ
   とを特徴とする請求項１１、２８ないし３０の１つに記
   載の方法。 ３２）溝を掘り下げるために溝接触部（９）の深さまで
   溝（３０）を製造するのに使用したのと同じマスク（５
   、６、３２）部分を使用することを特徴とする請求項１
   １、２８ないし３１の１つに記載の方法。 ３３）請求項１ないし８の１つに記載のメモリセルを少
   なくとも４個有するメモリマトリックスにおいて、これ
   らのメモリセルが コンデンサとこれに所属する選択トランジ スタとの接続線に対して平行に走る第１方向（Ｘ）に２
   個の連続したセルが左右対称に配設されており、その際
   対称軸が第１方向（Ｘ）に対して垂直にこれらの２個の
   セルの中心を通って延びており、 第１方向に対して垂直な第２方向（Ｙ）で 各セルがそれぞれセル範囲の半分だけ位置をずらして配
   置されている ことを特徴とするメモリマトリックス。