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KR920018775A - 패리티 검사회로 - Google Patents

패리티 검사회로 Download PDF

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Publication number
KR920018775A
KR920018775A KR1019920005255A KR920005255A KR920018775A KR 920018775 A KR920018775 A KR 920018775A KR 1019920005255 A KR1019920005255 A KR 1019920005255A KR 920005255 A KR920005255 A KR 920005255A KR 920018775 A KR920018775 A KR 920018775A
Authority
KR
South Korea
Prior art keywords
parity
output
valid
parity check
circuit
Prior art date
Application number
KR1019920005255A
Other languages
English (en)
Inventor
레스티거 버하도
Original Assignee
원본미기재
에스지에스-톰슨 마이크로일렉트로닉스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 원본미기재, 에스지에스-톰슨 마이크로일렉트로닉스, 인코포레이티드 filed Critical 원본미기재
Publication of KR920018775A publication Critical patent/KR920018775A/ko

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1064—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in cache or content addressable memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means

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  • Engineering & Computer Science (AREA)
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  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Detection And Correction Of Errors (AREA)
  • Debugging And Monitoring (AREA)

Abstract

내용 없음

Description

패리티 검사회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 패리티 검사 기술을 이용할 수 있는 캐시 태그 메모리(cache tag memory)의 블록도.
제2도는 제1도에 예시한 바와같은 메모리의 양호한 실시예에 있는 단일 엔트리(single entry)를 예시한 도면.
제3도는 본 발명에 따른 패리티 검사의 동작을 금지시키는 양호한 제어 기능을 지시하는 표.
제4도는 본 발명에 따른 양호한 패리티 검사 회로의 논리 회로도.

Claims (20)

  1. 기억장소가 유효한지를 지시하는 제1필드 및 제2필드를 가지는 메모리를 위한 패리티 검사 회로에 있어서, 기억 장소에서 판독된 엔트리가 유호 패리티인지를 나타내는 신호를 발생하는 패리티 검사 회로와; 상기 패리티 검사 회로의 출력을 허가하면, 상기 제1 필드와 상기 제2필드의 값들을 지하는 2개의 입력들을 가지며, 상기 제1 피드와 상기 제2 필드들이 미리 선택된 값을 가질 때 상기 패리티 검사 회로의 출력을 허가하도록 동작하는 허가 회로로 구성됨을 특징으로 하는 패리티 검사 회로.
  2. 제1항에 있어서, 상기 메모리는 캐시 태그 메모리임을 특징으로 하는 패리티 검사 회로.
  3. 제2항에 있어서, 상기 제1필드와 상기 제2필드는 각각 유효 비트 필드와 스누피 유효 비트 필드임을 특징으로 하는 패리티 검사 회로.
  4. 제1항에 있어서, 상기 메모리는 상기 메모리의 엔트리들을 판독해낼 수 있는 제1포트와 제2포트를 각각 가지는 듀얼 포트 메모리이고, 상기 패리티 검사 회로와 상기 허가 회로는 상기 제1포트에 연결되며; 상기 회로는 또한, 상기 제2포트에 연결된 제2 패리티 검사회로와, 상기 제2패리티 검사 회로의 출력을 허가하기 위한 제2허가 회로를 포함함을 특징으로 하는 패리티 검사회로.
  5. 제1항에 있어서, 상기 패리티 검사 회로는 출력 버퍼를 포함하며, 상기 제1필드 및 상기 제2필드가 선택된 값을 가질 때 상기 허가 회로는 출력 버퍼의 출력을 선택된 값에 있게 하는 패리티 검사회로.
  6. 제5항에 있어서, 상기 선택된 버퍼의 출력 값은 패리티가 유효함을 나타내는 값임을 특징으로 하는 패리티 검사 회로.
  7. 제5항에 있어서, 상기 출력 버퍼는 논리 게이트이고, 상기 허가 회로의 출력은 이러한 논리 게이트에 입력으로써, 제공되며, 상기 허가 회로의 출력이 동작 금지 신호를 나타내며 논리 게이트의 출력을 알려진 값에 있게되며, 그렇지않으면 상기 패리티 검사 회로의 출력을 나타냄을 특징으로 하는 패리티 검사 회로.
  8. 다수의 어드레스가능한 엔트리들을 가지며, 또한 각 엔트리에 대하여, 상기 엔트리가 유효한지를 나타내는 제1유효 비트 및 제2 유효 비트들과 패리티 비트를 가지는 메모리 어레이와; 상기 메모리 어레이에 연결된 제1입력/출력 포트와; 상기 메모리 어레이에 연결된 제2 입력/출력 포트와; 상기메모리 어레이의 엔트리내에 기억된 데이터 값들에 대하여 패리티를 지시하는 패리티 비트를 발생시키고 이러한 패리티 비트를 상기 어레이에 기억시키는 패리티 발생 회로와; 상기 제1 및 제2 입력/출력 포트들과 각각 결합되고 상기 메모리 어레이에 연결된 제1 및 제2패리티 검사 회로들과; 상기 제1 및 제2패리티 검사 회로들에 연결되어 엔트리에 대한 상기 제1 유효 비트 및 제2유효 비트들이 미리 선택된 상태에 있을 때 상기 패리티 검사 회로들의 동작을 금지시키는 수단으로 구성됨을 특징으로 하는 캐시 태그 메모리.
  9. 제8항에 있어서, 상기 메모리 어레이에의 데이터 엔트리들을 단지 상기 제2 입력/출력 포트를 통해서만 기록되고, 상기 제2입력/출력 포트는 단자 엔트리에 대한 상기 유효 비트들중의 한 비트와 상기 패리티 비트의 값들만을 변화시킴으로 특징으로 하는 캐시 태그 메모리.
  10. 제9항에 있어서, 상기 패리티 발생 회로는 상기 제1 입력/출력 포트를 대한 상기 메모리 어레이내에 기록된 데이터를 위한 패리티 비트만을 발생시킴을 특징으로 하는 캐시 태그 메모리.
  11. 제8항에 있어서, 상기 동작 금지 수단은 상기 패리티 검사 회로를 위한 출력 버퍼에 연결되어 엔트리를 위한 상기 제1 유효비트 및 제2유효 비트들이 미리 선택된 상태에 있을 때 이러한 버퍼의 출력을 미리 선택된 상태에 있게하는 논리 회로를 포함함을 특징으로 하는 캐시 태그 메모리.
  12. 제11항에 있어서, 상기 미리 선택된 상태는 두 유효 비트들이 메모리 어레이의 엔트리를 무효화시키는 상태를 포함함을 특징으로 하는 캐시 태그 메모리.
  13. 제12항에 있어서, 상기 미리 선택된 상태는 두 유효 비트들이 “0”의 값을 가지는 상태를 포함함을 특징으로 하는 캐시 태그 메모리.
  14. 제11항에 있어서, 상기 출력 버퍼는 상기 논리 회로의 출력에 연결된 입력과 상기 패리티 검사 회로의 출력에 연결된 제2 입력을 가지는 논리 게이트임을 특징으로 하는 캐시 태그 메모리.
  15. 제8항에 있어서, 상기 메모리 어레이는 각 엔트리에 대한 유효 비트만을 설정함으로써 소거되어 무효 엔트리들을 지시함을 특징으로 하는 캐시 태그 메모리.
  16. 다수의 어드레스 가능한 엔트리들을 가지는 메모리 장치의 패리티를 검사하기 위한 방법에 있어서, 엔트리에 데이터와 함께 메모리 어레이의 패리티 비트를 기억시키는 단계와; 상기 메모리 어레이의 각각의 데이터 엔트리에 대한 제1유효 비트 및 제2유효 비트 데이터를 기억시키는 단계와; 상기 메모리 어레이의 엔트리가 판독될 때 판독될때 상기 엔트리를 위한 패리티가 유효한지를 지시하는 신호를 발생시키는 단계와; 상기 제1 유효 비트 및 제2유효 비트들이 미리 선택된 상태에 있을 때 발생된 신호를 금지시키는 단계로 구성됨을 특징으로 하는 메모리 장치의 패리티를 검사하는 방법.
  17. 제16항에 있어서, 상기 미리 선택된 상태는 두 유효 비트가 엔트리는 무효다라고 지시하는 하나의 상태임을 특징으로 하는 메모리 장치의 패리티를 검사하는 방법.
  18. 제16항에 있어서, 상기 동작 금지 단계는, 두 유효 비트들이 미리 선택된 상태에 있을 때 패리티 신호를 선택된 상태에 있게하는 단계를 포함함을 특징으로 하는 메모리 장치의 패리티를 검사하는 방법.
  19. 제18항에 있어서, 상기 선택된 상태는 패리티가 유효하다고 지시함을 특징으로 하는 메모리 장치의 패리티를 검사하는 방법.
  20. 제16항에 있어서, 상기 메모리 어레이는 모든 메모리 앤투라둘애 대하여 제1 및 제2 유효 비트만을 설정함으로써 소거되어 상기 엔트리들이 무효라고 지시하는 상태가 됨을 특징으로 하는 메모리 장치의 패리티를 검사하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920005255A 1991-03-29 1992-03-28 패리티 검사회로 KR920018775A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/677,313 1991-03-29
US07/677,313 US5339322A (en) 1991-03-29 1991-03-29 Cache tag parity detect circuit

Publications (1)

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JP (1) JPH0594377A (ko)
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Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19920328

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid