KR920004772B1

KR920004772B1 - 순환 방정식을 고속으로 처리하는 벡터 프로세서

Info

Publication number: KR920004772B1
Application number: KR1019890700058A
Authority: KR
Inventors: 아끼히꼬 호시노; 쇼오지 나까다니; 고오지 구로다; 데쯔 가와이
Original assignee: 후지쓰 가부시끼가이샤; 야마모도 다꾸마
Priority date: 1987-05-14
Filing date: 1988-05-14
Publication date: 1992-06-15
Also published as: DE3882487D1; US4949292A; DE3882487T2; EP0314809B1; JPH01501264A; EP0314809A1; KR890702149A; WO1988009016A1; JPH077389B2

Abstract

내용 없음.

Description

[발명의 명칭]

순환 방정식을 고속으로 처리하는 벡터 프로세서

[도면의 간단한 설명]

제 1 도는 본 발명의 벡터 프로세서를 포함하는 고속 데이타 처리 시스템의 블록도이다.

제 2 도는 제 1 도에 도시된 데이타 처리 시스템에 사용되는 일반적 벡터 프로세서의 블록도이다.

제 3 도는 종래 벡터 프로세서의 회로도이다.

제 4 도는 제 3 도에 도시된 벡터 프로세서의 연산 타이밍도이다.

제 5 도는 본 발명에 따른 벡터 프로세서의 실시예의 회로도이다.

제 6 도는 제 5 도에 도시된 벡터 프로세서의 연산 타이밍도이다

제 7 도는 본 발명에 따른 벡터 프로세서의 다른 실시예의 회로도이다.

제 8 도는 제 7 도에 도시된 벡터 프로세서의 연산 타이밍도이다.

[발명의 상세한 설명]

[기술분야]

본 발명은 데이타 처리 시스템, 특히 순환방정식을 고속으로 처리하기 위한 벡터 프로세서에 관한 것이다.

[배경기술]

최근 컴퓨터 기술의 현저한 진보로 인하여 예컨대 벡터 프로세서를 제공함으로써 슈퍼컴퓨터의 연산속도를 개선하였다. 이들 벡터 프로세서는 선형 방정식의 수치해석 또는 미분 방정식의 수치해석등의 과학적 계산을 고속으로 실행하기 위하여 이용된다.

과학적 계산에서 다음과 같은 순환연산알고리즘(또는 순환방정식)이 수치해석에 의한 1차 선형 방정식 또는 차분법 등에 의한 미분 방정식의 해를 구하기 위하여 자주 사용된다.

a_l=a_i-1×b_l+c_l(1)

여기서 i = 1, 2, 3‥‥‥, n

이 연산 알고리즘(1)은 데이타(a₁)와 데이타(a_i-1) 사이의 순환관계를 보여준다. 일반적으로 상기 순환방정식의 연산은 데이타(a_i-1)가 데이타(a₁)를 계산하기 위하여 다시 사용되므로 즉 항(a₁)이 항(a_i-1)의 계산후에 계산되어야 하므로 벡터 프로세서에 의하여 고속으로 계산하는데 적합하지 않다. 그러므로 종래 벡터프로세서는 순환 방정식을 고속으로 계산할 수 없다. 순환방정식을 푸는데 사용되는 종래 벡터 프로세서는 도면을 참고로 하여 후술하겠다.

그럼에도 불구하고 많은 순환 방정식이 과학기술계산분야에서 사용되므로 벡터 프로세서를 사용함으로써 순환방정식을 고속으로 계산할 능력에 대한 강한 요청이 있다.

[발명의 개시]

본 발명의 목적은 순환방정식을 고속으로 처리할 수 있는 벡터 프로세서를 제공하는 것이다.

본 발명의 또 다른 특징은 쉽게 형성할 수 있는 단순한 회로구성을 갖는 벡터 프로세서를 제공하는 것이다.

본 발명에 따라 벡터 명령을 제어하기 위한 벡터 명령제어장치, 입력 벡터 데이타와 계산된 데이타를 주기억장치에 억세스하기 위한 벡터기억억세스장치, 벡터데이타를 벡터명령장치의 제어에 따라 계산하기 위한 벡터계산장치, 및 벡터데이타 억세스장치와 벡터계산장치 사이에 데이타를 전송하기 위한 데이타 분배장치를 포함하는 벡터 프로세서에 있어서, 벡터 프로세서는 수정 순환 방정식을 처리하기 위하여, 적어도 하나의 기수항 계산회로와 적어도 하나의 우수항 계산회로를 포함하는 벡터계산장치, 및 상술한 벡터계산장치에 작용적으로 접속되어 협동하는 데이타분배장치로 구성되는 것을 특징으로 하는 벡터 프로세서가 제공된다.

각 기수항 계산회로는 수정 순환 방정식의 기수항을 계산하며, 가산회로, 승산회로, 계산된 기수항을 기억하는 적어도 하나의 데이타 기억회로 및 상기 데이타 기억회로를 통하여 승산회로 및/또는 가산회로에 계산된 기수항을 피드백시키기 위한 적어도 하나의 피드백선을 포함하여 구성된다.

각 우수항 계산회로는 수정 순환 방정식의 우수항을 계산하며 다른-가산회로, 다른 승산회로, 계산된 우수항을 기억하는 적어도 하나의 다른 데이타 기억회로 및 다른 데이타 기억회로를 통하여 다른 승산회로 및/또는 다른 가산회로에 계산된 우수항을 피드백시키기 위한 적어도 하나의 다른 피드백선을 포함하여 구성된다. 데이타 분배장치는 제로를 출력하는 제 1데이타 설정기, 1을 출력하는 제 2데이타 설정기, 순환 방정식을 계산하는데 사용하는 입력 오퍼랜드, 설정기로부터의 상수 데이타 0과 1 및 계산된 기수항과 계산된 우수항을 선택하기 위한 제 1 내지 제 6선택기 및 수정 순환 방정식으로 정의되는 소정 방식으로 선택기를 제어하기 위한 선택기 제어장치를 포함하며, 기수 및 우수항 계산회로에 선택된 데이타를 공급한다.

식(1)으로 표현되는 순환 방정식은 제 1차 전개가 적용될 때 다음식에서 도시된 바와 같이 수정될 수 있다.

a_i=a_i-1×b_i+c_i

= {(a_i-2×b_i-1) +c_i-1) ×b_i+c_i

= a_i-2×b_i-1×b_i+b_i×c_i-1+c_i…………………………………………………(2)

인덱스(i)가 우수인 때 예컨대 우수 인덱스(k)는 2.4 및 6이다.

a₂=a₀×b_l×b₂+b₂×c_l+c₂

a₄=a₂×b₃×b₄+b₄×c₃+c₄

a₆=a₄×b₅×b₆+b₆×c₅+c₆…………………………………………………(3)

인덱스(i)가 기수인때, 예를 들어 기수 인덱스(j)는 1, 3, 5 및 7이다.

a₁=a₀×b_l×1 +1 ×c₁+0

a₃=a_l×b₂×b₃+b₃×c₂+c₃

a₅=a₃×b₄×b₅+b₅×c₄+c₅

a₇=a₅×b₆×b₇+b₇×c₆+c₇…………………………………………………(4)

항(a₂와 a₀, a₄와 a₂, a₆과 a₄) 사이에 직접적 순환관계가 존재하지 않는 것에 주목하라. 유사하게 항(a₃와 a₁, a₅와 a₃, a₇과 a₅) 사이에도 직접적 순환관계는 존재하지 않는다. 따라서 기수항 계산회로는 직접순환에 의한 지연없이 기수항(a_j)을 계산할 수 있으며, 우수항 계산회로도 직접순환에 의한 지연없이 우수항(a_k)을 계산할 수 있으므로 순환방정식의 고속계산에 공헌한다.

[본 발명을 실행하기 위한 최선의 예]

본 발명에 따른 벡터 프로세서의 바람직한 실시예를 기술하기전에 벡터 프로세서가 제공되는 고속 데이타처리 시스템은 제 1 도를 참고로 기술한다.

제 1 도에서 고속 데이타 처리 시스템은 주기억장치(MSU)(1), 주기억제어장치(MSCU)(2), 입출력 (I/0)처리장치(3), 스칼라 데이타 처리장치(스칼라 프로세서)(4), 및 벡터 데이타 처리장치(벡터 프로세서)(5)로 구성된다. I/0 처리장치(3)는 계산될 데이타를 입력하여, 스칼라 프로세서(4) 및/또는 벡터 프로세서(5)에서 계산된 데이타를 출력한다. MSU(1)는 입력데이타와 계산된 데이타를 기억한다. 스칼라 프로세서(4)는 모든 계산을 제어한다.

연산 코멘드(command)가 스칼라 연산에 관한 것일 때, 스칼라 프로세서(4)는, 그것 자체로, 스칼라 데이타 계산을 실행한다. 연산 코멘드가 벡터 연산에 관한 것일 때에는 스칼라 프로세서(4)는 벡터 프로세서(5)로의 제어신호를 전달하여 벡터 프로세서(5)에서 벡터 계산을 실행한다. 환언하면 벡터 프로세서(5)는 벡터 계산이 요구될 때 스칼라 프로세서(4)에 의하여 트리거되어 벡터 계산을 실행한다. MSCU(2)는 MSU(1), I/0 처리장치(3), 스칼라 프로세서(4), 및 벡터 프로세서(5)간의 데이타 흐름을 제어한다.

제 1 도에 도시된 벡터 프로세서(5)의 일반적 구성이 제 2 도에 도시되었다. 제 2 도에서 벡터 프로세서(5)는 디코더와 제어레지스터를 갖는 벡터명령제어장치(VICU)(51), 벡터 어드레스 발생기, 억세스 데이타 프로세서 및 벡터 레지스터장치를 갖는 벡터 기억 억세스장치(VSAU)(52), 데이타 분배장치(54), 및 가감산장치(55), 승산장치(56)와 제산장치(57)를 갖는 벡터 계산부를 포함한다. VICS(51)는 스칼라 프로세서(4)로부터 데이타 제어명령을 수신한다. 제어레지스터는 데이타 제어명령의 제어 데이타를 세이브한다.

디코더는 데이타 제어명령을 디코드한다. VSAU(52)는 MSCU(2)와 데이타 분배장치(54)를 통하여 MSU(1)와 벡터 계산부간에 데이타를 전송한다. 벡터 어드레스 발생기는 디코드된 명령에 따라 MSU(1)내의 데이타를 억세스하는 어드레스를 발생한다. 억세스 데이타 프로세서는 MSU(1)와 벡터 레지스터 장치사이에 데이타를 제어한다.

벡터계산을 위해 사용되는 데이타는 벡터 레지스터 장치내에 한번 기억된다. 또한 벡터 계산부에서 계산된 데이타는 벡터 레지스터 장치에 기억된다. 데이타 분배 장치(40)는 벡터 레지스터 장치로부터의 데이타를 분배하여, 디코드 된 명령에 따라 데이타를 가감산장치(55), 승산장치(56), 및 제산장치(57)로 공급한다. 장치(55, 56, 57)는 벡터계산을 실행하기 위하여 동작적으로 접속된다. 벡터 계산된 데이타는 데이타 분배장치(40)를 통하여 벡터 레지스터 장치에 기억되고, 그후에 MSU(1)에 기억된다.

벡터 프로세서의 종래기술은 제 3 도와 4 도를 참고로 기술한다. 제 3 도는 상기 순환 방정식을 처리하기 위한 기본회로도를 도시한다. 제 4 도는 제 3 도의 벡터 프로세서의 연산 타이밍도를 도시한다.

제 3 도에서, 벡터 프로세서는 선택기(30), 레지스터(14, 15, 16), 승산회로(17), 레지스터 (18, 19), 가산기(110), 레지스터(112), 및 레지스터(112)의 출력단자와 선택기(30)의 입력단자사이에 접속된 피드백선(31)을 포함한다. 이들 회로부품은 제 3 도에 도시된 벡터 계산부의 일부이다. 승산회로(17)는 항(a_i-1×b_i)을 계산한다. 가산기(110)는 c_i와 승산회로(17)로부터의 결과를 더한다.

한편 가산된 데이타는 피드백선(31), 선택기(30) 및 레지스터(15)를 통하여 다음 항 계산을 사용하도록 승산회로(17)에 피드백되는 한편, 벡터 레지스터 장치로 출력된다. 선택기(30)는 초기 시점에서 초기 벡터 데이타(a₀)를 출력한다. 레지스터(14, 15, 16), 레지스터(18, 19), 및 레지스터(112)는 데이타를 유지하기 위하여 각각 제공된다. 레지스터(112)와 피드백선(31)은 다음항(a_i+1)을 계산하기 위하여 계산된 데이타(a_i)를 레지스터(15)로 피드백하도록 제공된다.

감산 및 제산은 순환방정식을 제산하기 위하여 필요하지 않으므로 감산회로와 제산회로가 제 3 도에서 생략되었다.

제 3 도에 도시된 벡터 프로세서의 동작에 대하여 제 4 도를 참고로 더욱 상세히 기술하겠다.

순환 방정식의 첨자를 표시하는 정수(i)가 1인때 순환 방정식은 다음과 같이 표현된다.

a₁=a₀×b_l+c_l

따라서 연산 사이클(01)에서, 초기 데이타(c₁, a₀, b₁)가 제 2 도에 도시된 벡터 레지스터 장치에서 레지스터(14, 15, 16)로 로우드된다. 다음에 (a₀×b₁)의 승산은 승산회로(17)에서 실행된다. 연산 사이클(02)에서 레지스터(14)에 로오드된 데이타(c₁)는 레지스터(18)에 전송된다. 또한 승산회로(17)에서 계산된 데이타는 레지스터(19)에 전송된다. 그 후에 가산기(110)는 데이타(c₁)와 레지스터(19)에 기억된 데이타를 가산하여 결과(a₁)를 얻는다. 연산 사이클(03)에서 결과(a₁)는 레지스터(112)에 기억되며, 다음에 데이타 분배장치(54)를 통하여 제 2 도에 도시된 벡터 레지스터 장치에 출력된다.

연산 사이를(04)에서 다음 벡터 데이타(b₂, c₂)는 벡터 레지스터 장치를 통하여 레지스터(16, 14)에 로우드된다. 동시에 레지스터(112)에 기억된 데이타(a₁)는 피드백선(31)과 선택기(30)를 통하여 레지스터(15)로 로우드된다. 연산 사이클(04-06) 동안에 다음항(a₂=a₁×b₂+c₂)의 계산이 실행된다.

유사하게 연산 사이클(07-09) 동안에 항(a₃=a₂×b₃+c₃)의 계산이 실행된다. 연산 사이클(10-12) 동안에 항(a₄=a₃×b₄+c₄)의 계산이 실행된다. 연산 사이클(13-15) 동안에 항(a₅=a₄×b₅+c₅)의 계산이 실행된다.

상기한 바와 같이 1항(a_i)을 얻기 위한 계산시간은 3연산 사이클을 요구한다 100항의 벡터 처리가 요구되는 경우에는 300연산 사이클이 100 순환방정식의 계산된 데이타를 얻기 위하여 필요하다. 따라서 순환방정식 특히 고차 순환방정식 계산을 위한 고속연산이 종래 벡터 프로세서에 의하여 실행될 수 없다.

상기 결점은 항(a_i) 계산이 직전항(a_i-1)을 계산한 후 실행되어야만 한다는 순환관계에 의한 것이다. 따라서 종래 벡터 프로세서는 다음항 계산으로 진행하기 전에 직전의 항을 계산하기 위하여 유휴(idle) 상태에 있게 된다. 따라서 벡터 프로세서는 상기 순환방정식을 올바르게 해결할 수 있을지라도, 벡터 프로세서는 상기 저속연산을 초래한다.

본 발명은 순환방정식을 수정함으로써 상기 결점을 해결한다

상기 순환방정식은 다음과 같이 수정될 수 있다.

a_i=a_i-1×b_i+c_l

=(a_i-2×b_i-1) +c_i-1}×b_i+c_i

a_i-2×b_i-1×b_i+b_i×c_i-1+c_i…………………………………………………(2)

여기서, i는 인덱스를 나타내는 정수이며, i=1, 2, 3‥‥‥, n이고, a₁는 계산된 벡터데이타이며, b_i는 입력 벡터 데이타이고, 그리고 c_l는 입력 벡터 데이타이다.

식(2)로부터 앞에서 문제되었던 항(a_i)과 다른 항(a_i-1) 사이의 직접순환 관계가 이식의 항(a_i)과 다른 항(a_i-2) 사이에서는 존재하지 않는다는 것이 인정되고 있다. 상기식(2)에 따라, 항(a_i)의 계산은 바로 직전항(a_i-1)의 계산에 의하여 영향을 받지 아니한다. 항(a_i-2)은 항(a_i)에 2단계앞서 이미 계산했으므로 항(a_i-1)의 계산은 직전항(a_i-1)의 계산시에 지연없이 즉시 실행된다. 그러나 상기 개념은 기수항과 우수항을 별 도로 연산하지 않는 한 실현될 수 없다.

인덱스(i)가 우수인 때 우수인덱스(k)가 사용되며, 상기식(2)은 다음과 같이 표현된다

k=2 : a₂=a₀×b_l×b₂+b₂×c_l+c₂

k=4 : a₄=a₂×b₃×b₄+b₄×c₃+c₄

k=6 : a₆=a₄×b₅×b₆+b₆×c₅+c₆

: :

: : …………………………………………(3)

인덱스(i)가 기수인 때 기수인덱스(j)가 사용되며, 및 상기식(1)은 다음과 같이 사용된다.

j=1 : a_l=a₀×b₁×1+1×c₁+0

j=3 : a₃=a₁×b₂×b₃+b₃×c₂+c₃

j=5 : a₅=a₃×b₄×b₅+b₅×c₄+c₅

: :

: : …………………………………………………(4)

항(a₀, a₁)을 제외하고, 예컨대 항(a₀, a₂), 항(a₂, a₄), 항(a₄, a₆), 항(a₁, a₃) 또는 항(a₃, a₅) 간에 직접 순환관계가 존재치 않기 때문에, 예컨대 항(a₃, a₄)는 병렬로 계산될 수 있다. 이것은 고속 벡터 데이타 계산을 가능하게 한다. 그럼에도 불구하고 항(a₃, a₄)의 계산은 항(a₁, a₂)의 계산후에 실행되어야만 한다.

본 발명에 따른 벡터 프로세서의 제 1실시예에 대하여 제 5 도를 참고로 명확히 기술하겠다.

제 5 도에서, 벡터 프로세서는 데이타 분배회로(40a), 및 기수항 계산회로(10A)와 우수항 계산회로(10B)로 구성되는 벡터 데이타 계산장치를 포함한다.

데이타 분배회로(40a)는 제 2 도에 도시된 벡터 레지스터 장치, 기수항 계산회로(10A), 및 우수항 계산회로(10B)에 구비되어, 초기 오퍼랜드(데이타)(a₀) 및 오퍼랜드(입력벡터데이타)(b₁, c₁)를 기수와 우수항 계산회로(10A, 10B)에 후술하는 소정방식으로 공급한다. 데이타 분배회로(40a)는 또한 기수항 계산회로(10A)에 계산된 기수항 데이타(a_j) 및 우수항 계산회로(10B)에 계산된 우수항 데이타(a_k)를 수신하여 동 데이타를 벡터 레지스터 장치에 출력한다.

데이타 분배회로(40a)는 선택기 제어회로(41a), 오퍼랜드(b_i)를 먼저 입력하고 동 오퍼랜드를 먼저 출력하는 선입선출형(FIFO) 버퍼의 B 버퍼(42), 및 역시 FIFO 버퍼이며 오퍼랜드(c_i)를 먼저 입력하고 동 오퍼랜드를 먼저 출력하는 C 버퍼(43)를 포함한다. 데이타 분배회로(40a)는 또한 선택기(46A, 47A, 48A, 46B, 47B, 48B)를 포함한다. 데이타 분배회로(40a)는 선택기(46A, 46B)에 제로를 출력하는 제로 설정기(도시되지 않음)와 설정기(47A, 48A, 47B, 48B)에 1을 출력하는 "1" 설정기(도시안됨)를 포함한다.

기수항(a_j)을 계산하기 위한 기수항 계산회로(10A)는 제 1단 레지스터(14A, 15A, 16A), 승산회로(17A), 제 2단 레지스터(18A, 19A), 가산기(110A), 제 3단 레지스터(111A), 제 4단 레지스터(112A), 레지스터(19A)의 출력단과 선택기(48A)외 입력단 사이에 접속된 제 1피드백선(21A), 및 레지스터(112A)의 출력단자와 선택기(46A)의 입력단 사이에 접속된 제 2피드백선(22A), 및 레지스터(111A)의 출력단과 선택기 (47A)의 입력단 사이에 접속된 제 3피드백선(23A)을 포함한다 계산된 기수항(aj)은 레지스터 (111A)에서 벡터 레지스터 장치에 순차적으로 출력된다.

레지스터(111A 및/또는 112A)는 데이타 분배회로(40a)에 포함될 수 있다.

우수항(a_k)을 계산하는 우수항 계산회로(10B)가 기수항 계산회로(10A)의 회로구성과 동일한 회로구성을 가지는데, 그 이유는 연산 알고리즘이 양자의 경우에서 동일한 것이기 때문이다. 우수와 기수항 계산회로(10A, 10B)는 동일 구성을 가질 수 있으므로 설계, 생산 및 인쇄회로판(PCB) 상에의 장착을 크게 단순화할 수 있다. 기수 및 우수항 계산회로(10A, 10B)의 양자는 독립적으로 그리고 동시에 작동 가능하다.

제 5 도에 도시된 벡터 프로세서의 동작에 대하여 기술할 것이다.

오퍼랜드(a_i, c_i)와 초기 오퍼랜드(a₀)가 제 1 도에 도시된 MSU(2)에 미리 기억되어 있으며, 그리고 다음 명령 세트가 스칼라 프로세서(4)에서 검출된다고 가정하면 스칼라 프로세서(4)는 제 5 도에 도시된 벡터 프로세서의 동작제어를 전송하여 벡터 프로세서를 트리거한다.

[표 1]

여기서 VL은 "벡터로우드"명령을 표시하며, VCAL은 "벡터계산"명령을 표시하며, VST는 "벡터기억"명령을 표시하며, A(i), B(i) 및 C(i)는 a_i, b_i및 c_i에 대응하며, VR00, VR01 및 VR02는 제 2 도에 도시된 벡터 레지스터중의 벡터 레지스터(00, 01 및 02)를 가리킨다. 이 실시예에서. 각각의 벡터 레지스터는 100워드의 메모리 용량을 갖고 있다.

먼저, 제 2 도에 도시된 벡터 기억 억세스장치(VSAU)(52)는, 제 2 도에 도시된 벡터명령제어장치(VICU)(51)의 제어하에서 상기 "벡터 로우드"명령에 응하여, 주기억장치(MSU)(1)내에 기억된 벡터 데이타(a₀,b₁‥‥b₁₀₀, 및 c₁‥‥c1₀)를 주기억제어장치(MSCU)(2)를 통하여 벡터 레지스터 장치중 벡터 레지스터 (VR00, VR01 및 VR02)로 로우드시킨다.

상기 벡터 데이타가 로우드되는 동안, VICU(51)의 제어하에서 상기 "벡터계산" 및 "벡터기억"명령에 응하여, 제 5 도에 도시된 회로에서의 순환방정식 : a₁=a_i-1×b₁+c_l의 계산과, 벡터 레지스터(VR00)로의 계산된 데이타(a_l) 기억이 실행된다.

벡터 레지스터(VR00)에서 계산된 데이타(a₁)는 상기 연산동안 MSU(1)에 기억될 수 있다.

이제, 제 5 도의 상세한 회로동작이 제 6 도를 참고하여 설명될 것이다.

계산은 초기치항(a₁및 a₂)을 계산하는 초기치항 계산, 및 후속항을 계산하는 정규항 계산, 즉 예로서 a₃와 a₄, a₅와 a₆등으로 구성된다. 먼저, 초기치항 계산이 설명될 것이다.

아래의 표 2 및 표 3은 선택기 제어회로(40b)의 제어하에서 레지스터(14A, 15A, 16A 및 111A)와 레지스터(14B, 15B, 및 16B, 및 111B)로 로우드된 데이타를 나타낸다.

[표 2]

[표 3]

데이타 분배회로(40a)는 초기치 오퍼랜드(a₀, b₁및 c₁)를 로우드하고, 오퍼랜드(b₁및 c₁)는 각각 B 버퍼(42)와 C 버퍼(43)에 기억되어 있다.

[연산 사이클 01]

연산 사이클(01)에서, 선택기 제어회로(41a)는 오퍼랜드(c₁, b₁및 a₀)를 기수항 계산회로(10A)의 레지스터(14A, 15A 및 16A)로 출력하도록 선택기(46A, 47A 및 48A)를 제어한다. 이런 레지스터(14A, 15A 및 16A)는 오퍼랜드(c₁, b₁및 a₀)를 기억한다. 동시에, 선택기 제어회로(41a)는 오퍼랜드(c₁, b₁및 a₀)를 우수항 계산회로(10B)의 레지스터(14B, 15B 및 16B)로 출력하도록 선택기(46B, 47B 및 48B)를 제어한다. 이러한 레지스터(14B, 15B 및 16B)는 또한 오퍼랜드(a₀, b₁및 c₁)를 저장한다.

기수항 계산회로(10A)에서, 레지스터(16A)는 승산회로(17A)로 피승수로서 저장된 오퍼랜드(a₀)를 출력하고 레지스터(15A)는 승산회로(17A)로 승수로서 저장된 오퍼랜드(b₁)를 출력한다.

그래서, 승산회로(17A)는 (a₀×b₁)을 계산한다.

동시에, 우수항계산회로(10B)에서, 레지스터(16B)는 승산회로(17B)로 피승수로서 저장된 오퍼랜드(a₀)을 출력하고, 레지스터(15B)는 승산회로(17B)로 승수로서 저장된 오퍼랜드(b₁)을 출력한다.

승산회로(17B)는 (a₀×b₁)을 계산한다.

[연산 사이클 02]

기수항 계산회로(10A)에서, 승산회로(17A)에서 계산된 데이타(a₀×b₁)는 레지스터(19A)에 전송되어 저장된다. 레지스터(14A)에 저장된 데이타(c₁)도 또한 레지스터(18A)에 전송되어 저장된다.

동시에, 우수항 계산회로(10B)에서는, 승산회로(17B)에서 계산된 데이타(a₀×b₁)는 레지스터(19B)로 전송되어 저장된다. 레지스터(14B)에 저장된 데이타(c₁)는 레지스터(18B)에 전송된다.

그 후에, 기수항 계산회로(10A)에서, 가산기(110A)는 데이타(a₀×b₁)와 데이타(c₁)를 더한다. 그 결과, 다옴 제 1기수항이 얻어진다.

a_l=a₀×b_l+c_l

동시에, 유사하게, 우수항 계산회로(10B)에서도 상기 제 1기수항(a₁)이 가산기(110B)에 의해 얻어진다.

[연산 사이클 03]

기수항 계산회로(10A)에서, 계산된 제 1기수항(a₁)은 레지스터(111A)에 전송되어 저장된다.

또한, 우수항 계산회로(10B)에서는, 계산된 제 1기수항(a₁)은 레지스터(111B)에 전송되어 저장된다. 상기 동작동안, 데이타 분배회로(40a)는 벡터 레지스터(VR0l 및 VR02)로부터 각각 B버퍼(42)와 C버퍼(43)으로 오퍼랜드(b₂, b₃, b₄와 c₂, c₃, c₄)를 로우드한다.

비록 얻어진 제 1기수항(a₁)을 가지고 있다 하더라도, 데이타 분배회로(40a)는 이 시간에 벡터 레지스터(VR00)로 제 1기수항을 출력시키지 않기 때문에 제 1우수항(a₂)을 얻을 수 없다.

[연산 사이클 04-06]

제 1우수항(a₂)이 우수항 계산회로(10B)에서 얻어질 때까지, 기수항 계산회로(10A)와 데이타 분배회로(40a)는 데이타(a₁)를 그대로 보유하고 제 2기수항(a₃)을 계산하는데 사용된 오퍼랜드를 준비하도록 돕는다.

연산 사이클(04)처럼, 선택기 제어회로(41a)는 선택기(46A, 47A 및 48A)를 제어하여 제로 데이타를 레지스터(14A)로, 계산된 제 1기수항(a₁)을 레지스터 (111A)와 피드백선(23A)를 통해 레지스터(15A)로, 및 데이타 1을 레지스터(16A)로 세트시킨다.

결과적으로, 연산 사이클(04)에서, 승산회로(17A)는 (a₁×l)을 계산하고, 연산사이클(06)에서는, 가산기(110A)는 레지스터(19A)로부터 데이타(a₁×l)를 가산하고 레지스터(18A)로부터 제로(0) 데이타를 가산한다. 즉, 다음과 같은 명목상의 계산이 이루어진다.

a₁=(a₁×1) +0

상기 동작동안, 연산 사이클(05)에서는, 선택기 제어회로(41a)는 선택기(47A 및 48A)를 제어하여 오퍼랜드(b₃)를 레지스터(15A)로, 오퍼랜드(b₂)를 레지스터(16A)로 세트시킨다. 데이타(a₁)는, 연산 사이클(05)에서 레지스터(111A)로 전송되고 연산 사이클(06)에서 레지스터(112A)에 더 저장된다.

역으로, 우수항 계산회로(10B)에서, 다음의 제 1우수항(a₂)은 계산된 제 1기수항(a₁)을 사용하여 계산되고 레지스터(112B)에 저장된다.

a₂=(a₁×b₂) +c₂

이런 목적으로, 연산 사이클(04)에서는, 선택기 제어회로(41a)는 선택기(46B, 47B 및 48B)를 제어하여 오퍼랜드(c₂)를 레지스터(14B)로 레지스터(111B)에 저장된 제 1기수항(a₁)을 피드백선(23B)을 통해 레지스터(15B)로, 및 오퍼랜드(b2)를 레지스터(16B)로 세트시킨다. 연산 사이클(05)에서는, 제 1우수항(a₂)은 가산기(110B)애서 얻어지고, 연산 사이를(06)에서는, 제 1우수항(a₂)은 레지스터(111B)에 저장된다.

데이타 분배회로(40a)는 제 1기수 및 우수항(a₁및 a₂)쌍을 레지스터(111A 및 111B)로부터 벡터 레지스터(VR00)로 전송한다.

그래서 초기치항 계산이 완료된다.

정규항 계산은 이제 설명될 것이다.

[연산 사이클 03-09]

먼저, 기수항 계산회로(10A)의 제 2기수항(a₃)의 계산이 설명될 것이다.

제 2기수항(a₃)이 다음 공식으로 주어지기 때문에, 선택기 제어회로(41a)는 선택기(46A, 47A 및 48A)를 제어하여 표 4에 도시된 데이타를 표 4에 도시된 다음 연산 사이클에서 레지스터(14A, 15A 및 16A)로 로우드시킨다.

a₃=a₁×(b₂×b₃) +b₃×c₂+c₃

[표 4]

연산 사이클(03)에서, 승산치(b₃×C₂)는 승산회로(17A)에서 얻어진다. 연산 사이클(05)에서, 합((b₃×c₂)+c₃)은 가산기(110A)에서 얻어진다. 연산 사이클(05)에서, 승산치(b₂×b₃)는 승산회로(17A)에서 얻어진다. 연산 사이클(07)에서, 승산치(a₁×b₂×b₃)는 승산회로(17A)에서 얻어진다. 연산 사이클(08)에서, 계산된 데이타(a₁×b₂×b₃)는 가산기(110A)로 공급된다. 상기 제 2기수항(a₃)은 가산기(111A)에서 얻어진다. 계산된 제 2기수항(a3)은 연산 사이클(08)에서 레지스터(111A)에 저장된다. 연산 사이클(09)에서, 레지스터(111A)에 저장된 제 2기수항(a₃)은 벡터 레지스터(VR00)에 전송되어 레지스터(112A)에 저장된다.

상기에서, 레지스터(112A)에 저장된 데이타(a₁)은 피드백선(22A)을 통해 레지스터(15A)로 피드백된다. 또한, 레지스터(19A)에 저장된 데이타(b₂×b₃)는 피드백선(21A)을 통해 레지스터(16A)로 피드백된다. 레지스터(111A)에 저장된 합((b₃×c₂)+c₃)은 피드백선(23A)을 통해 레지스터(14A)로 피드백된다. 유사하게, 다음의 제 2우수항(a₄)은 우수항 계산회로(10B)에서 얻어진다.

a₄=a₂×b₃×b₄+b₄×c₃+c₄

선택기 제어회로(41a)는 선택기(46B, 47B, 및 48B)를 제어하여 표 5에 도시된 다음 데이타를 레지스터(14B, 15B, 및 16B)에 로우드시킨다.

[표 5]

연산 사이클(09)에서 기수 및 우수항(A₃및 a₄)은 벡터 레지스터 장치내의 벡터 레지스터(VR00)에 전송된다.

[연산 사이클 06-12]

유사하게, 연산 사이클(06-12)동안, 다음의 제 3기수 및 우수항(A₅및 A₆)은 기수 및 우수항 계산회로(10A 및 10B)에서 얻어진다.

a₅=a₃×b₄×b₅+b₅×c₄+c₅

a₆=a₄×b₅×b₆+b₆×c₅+c₆

상기 계산을 이루기 위해, 선택기 제어회로(41a)는 선택기(46A, 47A, 48A, 46B, 47B 및 48B)를 제어하여 표 6과 표 7에 도시된 다음의 데이타를 레지스터(14A, 15A, 16A, 14B, 15B 및 16B)로 로우드시킨다.

[표 6]

[표 7]

연산 사이클(11)에서, 기수 및 우수항(a₅및 a₆)은 가산기(111A 및 111B)에서 얻어지며 벡터 레지스터(VR00)로 전송된다.

다른 다수의 기수 및 우수항의 쌍들은 상기 설명과 같은 방법으로 얻어진다.

한쌍의 기수 및 우수항 계산은 오직 3개의 연산 사이클을 필요로 하며, 제 1기수 및 우수항의 계산은 제외한다. 이 시간은 종래의 벡터 프로세서와 같은 시간이다.

제 5 도에 도시된 벡터 프로세서에 따라, 2배의 데이타양을 초기치 계산을 제외한 3개의 연산 사이클에서 얻을 수 있다. 그래서, 제 5 도에 도시된 벡터 프로세서는 종래의 벡터 프로세서와 비교하여 계산수행을 두 배로 증가시켜, 그때 순환방정식의 많은 항들이 계산된다.

본 발명에 따른 벡터 프로세서의 또 다른 실시예가 제 7 도를 참고하여 설명될 것이다.

제 7 도에서, 벡터 프로세서에 데이타 분배회로(40b)와 기수항 계산회로(10AA)와 우수항 계산회로(10BB)로 구성된 벡터 데이타 계산장치를 포함한다.

데이타 분배회로(40b)는 제 2 도에 도시된 벡터 레지스터 장치, 기수항 계산회로(10AA), 및 우수항 계산회로(10BB)에 구비되어 초기항 오퍼랜드(a₀)와 오퍼랜드(입력 데이타)(b₁및 c₁)를 후에 설명된 바와 같이 소정의 방법으로 기수 및 우수항 계산회로(10AA 및 10BB)로 공급한다. 또한 데이타 분배회로(40b)는 기수항 계산회로(10AA)에서 계산된 한쌍의 기수항 데이타(a_j)와 우수항 계산회로(10BB)에서 계산된 우수항 데이타(a_k)를 수신하고 벡터 레지스터 장치로 그들을 출력한다.

데이타 분배회로(40b)는 선택기 제어회로(41b), B버퍼(42), C버퍼(43), 버퍼 레지스터(51A 및 52A), 선택기(53A, 54A 및 55A), 레지스터(51B 및 52B), 및 선택기(53B, 54B 및 55B)를 포함한다. 또한 데이타 분배회로(40b)는 제로 설정기와 1설정기를 포함한다(도시하지 않음).

기수항 계산회로(10AA)는 제 1단 레지스터(14A, 15A 및 16A), 승산회로(17A), 제 2단 레지스터(18A 및 19A), 가산기(110A), 제 3단 레지스터(111A), 및 레지스터(111A)의 출력단자와 레지스터(51A)의 입력단자간에 연결된 피드백선(24A)을 포함한다.

우수항 계산회로(10BB)는 기수항 계산회로(10AA)와 같은 회로구조이다.

제 7 도에 도시된 벡터 프로세서는 식(2)으로 규정된 순환방정식을 계산한다. 기수항 계산회로(10AA)와 데이타 분배회로(40b)는 식(4)으로 규정된 순환 방정식을 계산하며, 또한 우수항 계산회로(10BB)와 데이타 분배회로(40b)도 식(3)으로 규정된 순환방정식을 계산하도록 협력한다.

제 7 도에 도시된 벡터 프로세서의 동작은 제 8 도를 참고하여 특별히 설명될 것이며, 이때 표 1에 도시된 명령 세트가 주어진다.

제 2 도에 도시된 MSU(1), MSCU(2), VICU(51), 및 VSAU(52)의 동작은 사실상 상기 설명과 동일하기 때문에 생략된다.

제 8 도에서, 협동 사이클은 초기치 연산 사이클(01-08) 및 정규 연산 사이클(04-11, 10-14등)로 이루어진다.

[연산 사이클 01-08]

다음의 표 8 및 표 9는, 초기치 연산 사이클 동안, 레지스터(14A, 15A, 16A 및 111A)와 레지스터(14B, 15B, 16B 및 111B)의 데이타를 도시한다.

[표 8]

[표 9]

선택기 제어회로(41b)는 선택기(53A, 54A, 및 55A)를 제어하여 표 8에 도시된 레지스터(14A, 15A, 및 16A)로 데이타를 로우드시키며, 선택기 제어회로(41b)는 선택기(53B, 54B 및 55B)를 제어하여 표 9에 도시된 레지스터(14B, 15B 및 16B)로 데이타를 로우드시킨다. 우선 기수항 계산회로(10AA)에서 항(a_j)의 계산에 대하여 설명한다.

(연산 사이클 01)

데이타(0, b₁및 1)가 레지스터(14A, 15A 및 16A)에 로우드되어 b₁×l의 계산이 승산회로(17A)에서 수행된다.

(연산 사이를 02)

데이타(0과 b₁×l)가 레지스터(18A와 19A)에 로우드되어, 양 데이타가 가산기(110A)에서 가산되어 그 결과(b₁×1+0)가 레지스터(14A, 15A 및 16A)에 로우드되어 b₁×0의 계산이 승산회로(17A)에서 수행된다.

(연산 사이클 03)

데이타(b₁×1+0)가 레지스터(111A)에 기억된다. 레지스터(18A)에 기억된 데이타(c₁)와 레지스터(19A)에 기억된 데이타(b₁×0)는 가산기(110A)에서 가산되어 결과(b₁×0+c₁)를 얻는다. 동시에 데이타(0, a₀및 1)가 레지스터(14A, 15A 및 16A)에 로우드되어 승산회로(17A)에서 a0×l의 계산이 수행된다.

(연산 사이클 04)

레지스터(111A)에 기억된 데이타(b₁×1+0)는 레지스터 (51A)로 전송된다. 레지스터(18A)에 기억된 데이타(0)와 레지스터(19A)에 기억된 데이타(a₀×l)는 가산기(111A)에서 가산되어 그 결과(a₀×1+0)를 얻는다.

(연산 사이클 05)

데이타(b₁×l+c₁)와 (b₁×0+c₁)가 레지스터(51A와 52A)에 각각 순차적으로 로우드된다. 데이타(a₀×l+0)는 레지스터(111A)에 기억된다.

(연산 사이클 06)

레지스터(111A)에 기억된 데이타(a₀×1+0)는 레지스터(15A)에 전송되고, 레지스터(52A)에 기억된 데이타(b₁×1+0)는 레지스터(16A)에 전송된다. 결국, 승산회로(17A)에서 데이타((a₀×1+0) × (1×b₁+0))가 얻어진다. 레지스터(51)에 기억된 데이타(b₁×0+c₁)는 레지스터(14A)로 로우드된다.

(연산 사이클 07)

레지스터(14A)로부터의 데이타(b₁×0+c₁)는 레지스터(18A)로 로우드된다. 레지스터(18A)에 기억된 데이타(b₁×0+c₁)와 레지스터(19A)에 기억된 데이타((a₀×l+0) × (1×b₁+0))가 가산기(110A)에서 가산되어 그 결과 데이타를 얻는다.

(a₀×1+0) × (1×b₁+0) + (b₁×0+c₁)

=a₀×b₁+c₁

=a_l

(연산 사이클 08)

계산된 데이타(a₁)는 레지스터(111A)에 기억되며 벡터 레지스터(VR00)에 전송된다. 다음에 우수항 계산회로(10BB)에서 항(a₂)의 계산을 표 9를 참고하여 설명한다.

(연산 사이클 01)

데이타(0, b₂및 b₁)가 레지스터(14B, 15B 및 16B)에 로우드되어 승산회로(17B)에서 b₁×b₂의 계산이 수행된다.

(연산 사이클 02)

데이타(0 및 b₁×b₂)는 레지스터(18B와 19B)에 로우드되며 양 데이타는 가산기(110B)에 가산되어 결과(b₁×b₂+0)를 얻는다. 동시에 데이타(c₂, c₁및 b₂)가 레지스터(14B, 15B 및 16B)에 로우드되어 승산회로(17B)에서 c₁×b₁의 계산이 수행된다.

(연산 사이클 03)

데이타(b₁×b₂+0)가 레지스터(111B)에 기억된다. 레지스터(18B)에 기억된 데이타(c₂)와 레지스터(19B)에 기억된 데이타(c₁×b₂)는 가산기(110B)에서 가산되어 그 결과(c₁×b₂+c₂)를 얻는다. 동시에 데이타(0, a₀×l)가 레지스터(14B, 15B 및 16B)로 로우드되어 승산회로(17B)에서 a₀×l의 계산이 수행된다.

(연산 사이클 04)

레지스터(111B)에 기억된 데이타(b₁×b₂+0)는 레지스터(51B)에 전송된다. 데이타(c₁×b₂+c₂)는 레지스터(111B)에 기억된다. 레지스터(18B)에 기억된 데이타(0)와 레지스터(19B)에 기억된 데이타(a₀×1+0)는 가산기(110B)에서 가산되어 결과(a₀×1+0)를 얻는다.

(연산 사이클 05)

데이타(c₁×b₂+c₂) 및 (b₁×b₂+0))는 각각 레지스터(51B와 52B)에 로우드된다. 데이타(a₀×1+0)는 레지스터(111B)에 기억된다.

(연산 사이클 06)

데이타(c₁×b₂+c₂)가 레지스터(14B)에 로우드된다. 레지스터(111B)에 기억된 데이타는 레지스터(15B)에 전송되고 레지스터(52B)에 기억된 데이타(b₁×b₂+0)는 레지스터(16B)에 전송된다. 결국 승산회로(17B)에서 데이타((a₀×1+0) × (b₁×b₂+0))가 얻어진다.

(연산 사이클 07)

레지스터(18B)에 기억된 데이타(c₁×b₂+c₂)와 데이타((a₀×1+0) × (b₁×b₂+0))는 가산기(110B)에서 가산되어 결과 데이타를 얻는다.

(a₀×1+0) × (b₁×b₂+0) + (c₁×b₂+c₂)

=a₀×b_l×b₂+b₂×c_l+c₂

=a₂

(연산 사이클 08)

계산된 데이타(a₂)는 레지스터(111B)에 기억되며 데이타(a₁)와 함께 벡터 레지스터(VR00)에 전송된다. 초기치 계산은 종료된다. 이제 정규계산에 대하여 간단히 설명을 한다. 정규계산은 데이타 로우딩과 전송을 제외하고 초기치 계산과 유사하다. 따라서, 주로 데이타 로우딩에 대해 설명한다.

(연산 사이클 04 내지 11)

이들 사이클 동안 기수항(a₃)과 우수항(A₄)이 계산된다. 다음 표 10과 표 11은 레지스터(14A, 15A, 16A 및 111A)의 데이타와 레지스터(14B, 15B, 16B 및 1118)의 데이타를 보여준다.

[표 10]

[표 11]

(명령 사이클 07 내지 14)

이들 연산 사이클동안 기수항(a₅)과 우수항(a₆)의 계산된다.

다음 표 12와 표 13은 레지스터(14A, 15A, 16A 및 111A)의 데이타와 레지스터(14B, 15B, 16B 및 111B)의 데이타를 보여준다.

[표 12]

[표 13]

다른 복수의 기수 및 우수한 쌍은 상기한 바와 동일한 방법으로 계산될 수 있다.

본 발명은 상기 실시예에 제한되지 않는다.

예를 들면, 상기 실시예에서 식(2) 내지 (4)로 표현되는 1차 전개순환 방정식을 설명하였다. 2차 전개를 사용하여 식(1)으로 표현되는 순환방정식을 수정하면 다음식이 얻어진다.

a_i=a_i-1×b_i+c_i

=a_i-2×b_i-1×b_i+b_i×c_i-1+c_i

=a_i-3×b_i-2×b_i-1×b_i+b_i-2×b_i-1×c_i-2+b_i×c_i-1+c(5)

명확하게 상기 식은 항(a_i)과 (a_i-3)사이에 어떠한 직접적인 순환관계가 없음을 보여준다.

인덱스(i)가 기수일 때, 예를 들어 기수 인덱스(j)가 3과 5일 때 상기 식은 다음과 같이 표현된다.

j=3 : a₃=a₀×b_l×b₂×b₃+b₁×b₂×c_l+b₃×c₂+c₃…………………………………(6)

j : 5 : a₅=a₂×b₃×b₄×b₅+b₃×b₄×c₃+b₅×c₄+c₅…………………………………(7)

인덱스(i)가 우수일 때, 예를 들면 우수 인덱스(k)가 4 및 6일 때 상기 식은 다음과 같이 표현된다.

k=4 : a₄=a_l×b₂×b₃×b₄+b₂×b₃×c₂+b₄×c₃+c₄…………………………………(8)

k=6 : a₆=a₃×b₄×b₅×b_l+b₄×b₅×c₄+b₆×c₅+c₆…………………………………(9)

상기식(6) 내지 (9)으로부터 2기수항(a₃과 a₅) 및 2우수항(a₄와 a₆)은 동일타이밍으로 동시에 계산된다. 따라서, 연산시간은 더욱더 짧아진다. 본 실시예에서는 기수항 계산회로를 구성하여 2인접 기수항, 예를 들면 a₃와 a₅을 동일 타이밍으로 계산한다. 유사하게 우수항 계산회로를 구성하여 2인접 우수항을 동일 타이밍으로 계산한다. 데이타 분배회로가 형성되어 기수 및 우수항 계산회로에 데이타를 분배하여 상기식이 계산될 수 있다.

(산업 적용성)

본 발명의 벡터 프로세서는 각종 데이타 처리시스템에 적용가능하다.

Claims

1차 개발되었을때, a₁=a_i-2×b_i-1×b₁+b₁+b₁×c_i-1+c_l로서 표현된 수식을 갖는 수정순환방정식을 처리하기 위한 벡터 프로세서에 있어서 ; 벡터명령을 제어하기 위한 벡터명령 제어수단 ; 데이타를 기억하기 위한 주기억수단 ; 입력 벡터 데이타와 계산된 데이타를 상기 주기억장치수단에 억세스하기 위한 벡터기억장치 억세스 수단 ; 상기 벡터명령수단의 제어하에 벡터 데이타를 계산하기 위한 벡터계산수단에 있어서, 상기 벡터 계산수단은 적어도 수식,

a₁=a₀×b_l+c_l

a_j=a_j-2×b_j-1×b_j-1×b_j+b_l×c_i-1+c_j

여기서, i는 기수정수

에 따른 수정순환방정식의 기수항을 계산하기 위한 1기수항 계산수단, 적어도 1기수항 데이타 기억장치회로가 계산된 기수항을 기억하기 위한 및, 적어도 1이상의 기수항 피이드백선이, 적어도 계산된 기수항을 상기 기수항 데이타 기억장치회로를 통하여, 적어도 1이상의 상기 승산회로 및, 상기 제 1가산회로로 피이드백시키기 위한 제 1가산회로 및 제 1승산회로를 포함하는 각 기수항 계산수단을 포함하여 구성되고 ; 적어도 수식

a_k=a_k-2×b_k-1×b_k+b_k×c_k-1+c_k

여기서, k는 우수정수

에 따른 수정순환방정식의 우수항을 계산하기 위한 1우수항 계산회로수단, 적어도 1우수항 데이타 기억장치회로가 계산된 기수항을 기억하기 위한 및, 적어도 1이상의 우수항 피이드백선이 적어도 계산된 우수항을 상기 우수항 데이타 기억장치회로를 통하여 적어도 1이상의 상기 제 2승산회로 및, 상기 제 2가산회로로 피이드백시키기 위한 제 2가산회로 및 제 2승산회로를 포함하는 각 우수항 계산수단을 포함하여 구성되고 ; 제로를 출력하는 제 1데이타 설정기, 1을 출력하는 제 2데이타 설정기, 상기 순환방정식을 계산하기 위한 입력 오퍼랜드를 선택하기 위한 다수의 셀렉터, 상기 제 1 및 제 2데이타 설정기로부터의 상수 데이타 0과 1 및, 계산된 기수 및 우수항을 포함하는, 수정순환방정식을 처리하기 위한 상기 벡터계산수단과 각각 접속되어 있고, 상기 데이타 분배수단과 서로 협동하는 데이타 분배수단을 포함하여 구성되고 ; 및 상기 수정순환방정식으로 정의되는 소정 방식으로 상기 다수의 선택기를 제어하기 위한 선택기 제어장치를 포함하며, 상기 기수 및 우수항 계산수단에 선택된 데이타를 공급하는 것을 특징으로 하는 벡터 프로세서.

제 1 항에 있어서, 상기 기수 및 우수항 계산회로는 동일한 연산 시간에 상기 순환방정식의 적어도 한쌍의 인접한 기수 및 우수항을 계산하도록 독립적으로 동시에 동작가능한 것을 특징으로 하는 벡터 프로세서.

제 2 항에 있어서, 상기 데이타 분배수단은 더욱이 소오스 승수 또는 피승수로서 다수의 제 1오퍼랜드를 입출력시키기 위한 제 1선입/선출형 버퍼 및 ; 소오스 가수(加數)로서 다수의 제 2오퍼랜드를 입출력하기 위한 제 2선입/선출형 버퍼를 포함하는 것을 특징으로 하는 벡터 프로세서.

제 3 항에 있어서, 상기 기수항 계산수단의 상기 적어도 1이상의 기수항 피드백선은 제 1, 제 2 및 제 3기수항 피드백선을 포함하며 ; 상기 기수항 계산수단은 (a) 상기 제 1가산회로는 상기 다수의 선택기(46A)로부터 가수를 수신하며, (b) 상기 제 1승산회로는 상기 다수의 선택기중 제 2 및 제 3선택기로부터 승수 및 피승수를 수신하며, (C) 상기 제 1승산회로로부터 승산된 데이타를 수신하기 위한 상기 제 1가산회로, (d) 상기 기수항 데이타 기억회로는 상기 제 1가산회로로부터 가산 데이타를 수신하며, (e) 상기 제 1선택기는 상수 데이타 0, 상기 제 2버퍼로부터의 제 2오퍼랜드, 및 상기 제 2피드백선을 통하여 상기 기수항 데이타 기억회로에 기억된 가산 데이타를 수신하며, (f) 상기 제 2선택기는 상수 데이타 1, 제 1오퍼랜드 및 상기 제 3피드백선을 통하여 가산 데이타를 수신하며, 그리고, (g) 상기 제 3선택기는 상수 데이타 1, 초기데이타, 상기 제 1 및 제 2버퍼로부터의 제 1 및 제 2오퍼랜드, 및 상기 제 1피드백선을 통한 상기 제 1승산회로로부터의 승산된 데이타를 수신하도록 형성되어 있으며, 또한 상기 우수항 계산수단의 상기 적어도 1 이상의 우수항 피이드백선은 다른 제 4, 제 5 및 제 6피드백선을 포함하며, 상기 우수항 계산수단은 (h) 상기 제 2가산회로는 상기 다수의 선택기중 제 4선택기로부터 가수를 수신하며, (i) 상기 제 2승산회로는 상기 다수의 선택기중 제 5 및 제 6선택기로부터 승수 및 피승수를 수신하며, (j) 상기 제 2승산회로로부터 승산된 데이타를 수신하기 위한 상기 제 2가산회로, (k) 상기 우수항 데이타 기억회로는 상기 제 2가산회로로부터 가산 데이타를 수신하며, (I) 상기 제 4선택기는 상수 데이타 0, 상기 제 2버퍼로부터의 제 2오퍼랜드 및 상기 제 5피드백선을 통하여 상기 우수항 데이타 기억회로에 기억된 가산 데이타를 수신하며, (m) 상기 제 5선택기는 상수 데이타 1, 제 1오퍼랜드 및 상기 제 6피드백선을 통한 가산 데이타를 수신하며, 그리고 (n) 상기 제 6선택기는 상수 데이타 1, 초기데이타, 상기 제 1 및 제 2버퍼로부터의 제 1 및 제 2오퍼랜드, 및 상기 제 4피드백선을 통하여 상기 제 2승산 회로로부터의 승산된 데이타를 수신하도록 형성되어 있는 것을 특징으로 하는 벡터 프로세서.

제 4 항에 있어서, 상기 기수항 계산수단은 데이타를 임시 기억하기 위해 상기 제 1선택기에 접속된 제 1단 제 1데이타 기억회로 ; 상기 제 2 및 제 3선택기로부터 데이타를 임시 기억하기 위해 상기 제 2 및 제 3선택기와 상기 제 1승산회로 사이에 각각 접속된 기수 제 1단 제 2 및 제 3데이타 기억회로 ; 상기 기수 제 1단 제 1데이타 기억회로로부터 데이타를 임시 기억하기 위해 상기 기수 제 1단 제 1데이타 기억회로와 상기 제 1가산회로 사이에 접속된 기수 제 2단 제 1데이타 기억회로 ; 입력단이 상기 제 1승산회로에 접속되며, 출력단이 상기 제 1가산회로 및 상기 제 1피드백선에 접속되며, 상기 제 1승산회로로부터 승산된 데이타를 임시 기억하는 기수 제 2단 제 2데이타 기억회로 ; 및 상기 제 1가산회로로부터 가산 데이타를 임시 기억하기 위하여 상기 제 1가산회로와 상기 기수항 데이타 기억회로 사이, 및 상기 제 3피드백선에 접속된 기수 제 3단 데이타 기억회로를 포함하며 ; 또한 상기 우수항 계산회로는 데이타를 임시 기억하기 위해 상기 제 4선택기에 접속된 다른 우수 제 1단 제 1데이타 기억회로 ; 상기 제 5 및 제 6선택기로부터 데이타를 임시기억하기 위하여 상기 제 5 및 제 6선택기와 상기 제 2승산회로(17B)사이에 각각 접속된 우수 제 1단 제 2 및 제 3데이타 기억회로 ; 상기 우수 제 1단 제 1데이타 기억회로로부터 데이타를 임시기억하기 위하여 상기 우수 제 1단 제 1데이타 기억회로와 상기 제 2가산회로 사이에 접속된 우수 제 2단 제 1데이타 기억회로 ; 입력단이 상기 제 2승산회로에 접속되며, 출력단이 상기 제 2가산회로 및 상기 제 4피드백선에 접속되며, 상기 제 2승산회로로부터 승산된 데이타를 임시기억하는 우수 제 2단 제 2데이타 기억회로 ; 및 상기 제 2가산회로로부터 가산 데이타를 임시기억하기 위하여 상기 제 2가산회로와 상기 우수항 데이타 기억회로 사이 및 상기 제 6피드백선에 접속된 우수 제 3단 데이타 기억회로를 포함하는 것을 특징으로 하는 벡터 프로세서.

제 5 항에 있어서, 초기치 연산시간에서, 상기 기수항 계산수단 및 상기 데이타 분배수단은 2연산시간 동안 다음항을 계산하기 위해 협동하며;

a_l=a₀×b_l+c_l

a_l=a₁×1+0

상기 우수항 계산수단 및 상기 데이타 분배수단은 동일 2연산시간동안 다음항을 계산하기 위해 협동하며;

a_l=a₀×b_l+c_l

a_l=a_l×b₂+c₂

초기치 연산 시간후 정규연산 시간에서, 상기 기수항 계산수단 및 상기 데이타 분배수단은 각 연산시간 다음식의 각 기수항을 계산하기 위하여 협동하며;

a_j=a_j-2×b_j-1×b_j+b_j×c_i-1×c_j

여기서, j=3, 5‥‥, n

상기 우수항 계산수단 및 상기 데이타 분배수단은 각 상기 연산시간에 다음식의 각 우수항을 계산하기 위해 협동하는 것을 특징으로 하는 벡터 프로세서.

a_k=a_k-2×b_k-1×b_k+b_k×c_k-1+c_k

여기서, K=4, 6‥‥, n+1

제 6 항에 있어서, 각 연산시간은 상기 벡터 프로세서의 다수의 연산사이클을 포함하며, 연산시간은 각항을 계산하기 위해 동일하며, 인접항을 계산하기 위한 인접연산시간은 부분적으로 겹쳐지는 것을 특징으로 하는 벡터 프로세서.

제 7 항에 있어서, 상기 데이타 분배수단은 상기 기수 및 우수 제 3단 데이타 기억회로로부터 데이타를 수신하며, 상기 벡터 기억 억세스 수단에 데이타를 출력하는 것을 특징으로하는 벡터 프로세서.

제 8 항에 있어서, 상기 벡터 기억 억세스 수단은 입력 오퍼랜드 및 계산된 기수항 및 우수항을 임시 기억하기 위하여 벡터 레지스터 장치를 포함하며, 상기 데이타 분배수단은 입력 오퍼랜드 및 계산된 기수 및 우수항을 전달하는 것을 특징으로 하는 벡터 프로세서.

제 3 항에 있어서, 상기 기수항 계산수단의 적어도 1이상의 기수항 피드백선은 제 1피드백선, 및 상기 제 1피드백선을 통해 공급된 계산된 기수항을 기억하기 위해 직렬접속된 제 1 및 제 2기수항 데이타 기억회로를 포함하며, 상기 기수항 계산수단은 (3) 상기 제 1가산회로는 다수의 선택기중 제 1선택기로부터 가수를 수신하며, (b) 상기 제 1승산회로는 다수의 선택기중 제 2 및 제 3선택기로부터 승수 및 피승수를 수신하며, (c) 제 1승산회로로부터 승산된 데이타를 수신하기 위한 상기 제 1가산회로, (d) 상기 제 1기수항 데이타 기억회로는 상기 제 1가산회로로부터 가산데이타를 수신하며, (e) 상기 제 2기수항 데이타 기억회로는 상기 제 1기수항 데이타 기억회로로부터 가산 데이타를 수신하며, (f) 상기 제 1선택기는 상수 데이타 0, 상기 제 2버퍼로부터의 제 2오퍼랜드 및 상기 제 1기수항 데이타 기억회로로부터의 가산 데이타를 수신하며, (g) 상기 제 2선택기는 상수 데이타 0, 초기치 데이타, 제 1 및 제 2오퍼랜드, 및 상기 제 2피드백선을 통하여 상기 가산회로로부터 가산 데이타를 수신하며, 그리고 (h) 상기 제 3선택기는 상수 데이타 1,상기 제 1버퍼로부터의 제 1오퍼랜드, 및 상기 제 2기수항 데이타 기억회로에 기억된 가산 데이타를 수신하도록 형성되며, 또한 상기 우수항 계산수단의 상기 적어도 1이상의 우수항 피드백선은 제 2피드백선, 및 상기 제 2피드백선을 통하여 공급된 계산된 우수항을 기억하기 위해 직렬 접속된 제 1 및 제 2우수항 데이타 기억회로를 포함하며, 상기 우수항 계산수단은, (i) 상기제 2가산회로는 상기 다수의 선택기중 제 4선택기로부터 가수를 수신하며, (j) 상기 제 2승산회로는 상기 다수의 선택기중 제 5 및 제 6선택기로부터 승수 및 피승수를 수신하며, (k) 상기 제 2승산회로로부터 승산된 데이타를 수신하기 위한 상기 제 2가산회로, (1) 상기 제 1우수항 데이타 기억회로는 상기 제 2가산회로로부터 가산데이타를 수신하며, (m) 상기 제 2우수항 데이타 기억회로는 상기 제 1우수항 데이타 기억회로로부터 가산 데이타를 수신하며, (n) 상기 제 4선택기는 상수 데이타 0, 상기 제 2버퍼로부터의 제 2오퍼랜드, 및 상기 제 1우수항 데이타 기억회로로부터의 가산 데이타를 수신하며, (o) 상기 제 5선택기는 상수 데이타 0, 초기치 데이타, 제 1 및 제 2오퍼랜드 및 상기 다른 피드백선을 통하여 상기 제 2가산회로로부터 가산 데이타를 수신하며, 그리고 (P) 상기 제 6선택기는 상수 데이타 0, 상기 제 1버퍼로부터의 제 1오퍼랜드 및 상기 제 2우수항 데이타 기억회로에 기억된 가산 데이타를 수신하도록 형성되는 것을 특징으로 하는 벡터 프로세서.

제 10 항에 있어서, 상기 기수항 계산수단은 데이타를 임시기억하기 위해 상기 제 1선택기에 접속된 기수 제 1단 제 1데이타 기억회로, 상기 제 2 및 제 3선택기로부터 데이타를 임시기억하기 위하여 상기 제 2 및 제 3선택기와 상기 제 1승산회로 사이에 각각 접속된 기수 제 1단 제 2 및 제 3데이타 기억회로, 상기 기수 제 1단 제 1데이타 기억회로로부터의 데이타를 임시기억하기 위하여 상기 기수 제 1단 제 1데이타 기억회로와 상기 제 1가산회로 사이에 접속된 기수 제 2단 제 1데이타 기억회로, 입력단이 상기 제 1승산회로에 접속되며, 출력단이 상기 제 1가산회로에 접속되며, 상기 제 1승산회로로부터 승산된 데이타를 임시 기억하는 기수 제 2단 제 2데이타 기억회로, 및 상기 제 1가산회로로부터 가산 데이타를 임시 기억하기 위하여, 상기 제 1피드백선을 통하여 상기 제 1가산회로와 상기 제 1기수항 데이타 기억회로 사이에 접속된 기수 3단 데이타 기억회로를 포함하며, 또한 상기 우수항 계산수단은 데이타를 임시 기억하기 위하여 상기 제 4선택기에 접속된 우수 제 1단 제 1데이타 기억회로, 상기 제 5 및 제 6선택기로부터 데이타를 임시 기억하기 위하여 상기 제 5 및 제 6선택기와 상기 제 2승산회로 사이에 접속된 우수 제 1단 제 2 및 제 3데이타 기억회로, 상기 우수 제 1단 제 1데이타 기억회로로부터의 데이타를 임시 기억하기 위하여 상기 우수 제 1단 제 1데이타 기억회로와 상기 제 2가산회로 사이에 접속된 우수 제 2단 제 1데이타 기억회로, 입력단이 상기 제 2승산회로에 접속되며, 출력단이 상기 제 2가산회로에 접속되며, 상기 제 2승산회로로부터 승산된 데이타를 임시 기억하는 우수 제 2단 제 2데이타 기억회로, 및 상기 제 2가산회로로부터 가산 데이타를 임시 거억하기 위하여 상기 제 2피드백선을 통하여 상기 제 2가산회로와 상기 제 1우수항 데이타 기억회로사이에 접속된 우수 제 3단 데이타 기억회로를 포함하는 것을 특징으로 하는 벡터 프로세서.

제 11 항에 있어서, 초기치 연산시간에서, 상기 기수항 계산수단 및 상기 데이타 분배수단은 2연산 시간동안 다음 항을 계산하기 위해 협동하며,

a_l=a₀×b_l+c_l

a_l=a₁×1+0

상기 우수한 계산수단 및 상기 데이타 분배수단은 동일 2연산시간동안 다음항을 계산하기 위해 협동하며,

a_l=a₀×b_l+c_l

a₂=a₁×b₁+c₂

상기 초기치 연산시간 후 정상 연산시간에서, 상기 기수항 계산수단 및 상기 데이타 분배수단은 각 연산시간에서 다음식의 각 기수항을 계산하기 위해 협동하며,

a_j=a_j-2×b_j-1+b_j×c_i-1+c_j

여기서, j=3, 5‥‥, n

상기 우수항 계산수단 및 상기 데이타 분배수단은 각 연산시간에서 다음식의 각 우수항을 계산하기 위해 협동하는 것을 특징으로 하는 벡터 프로세서.

a_k=a_k-2×b_k-1×b_k+b_k×c_k-1×c_k

여기서, k=4, 6‥‥, n+1

제 12 항에 있어서, 각 연산시간은 상기 벡터 프로세서의 다수의 연산 사이클을 포함하며, 연산시간은 각항을 계산하기 위해 동일하며, 인접항을 계산하기 위한 인접연산시간은 부분적으로 겹치는 것을 특징으로 하는 벡터 프로세서.

제 13 항에 있어서. 상기 데이타 분배수단은 상기 기수 및 우수 제 3단 데이타 기억회로에서 데이터를 수신하며, 데이타를 상기 벡터 기억 억세스 수단에 출력하는 것을 특징으로 하는 벡터 프로세서.

제 14 항에 있어서, 상기 벡터 기억 억세스 수단은 입력 오퍼랜드 및 계산된 기수 및 우수항을 임시기억하는 벡터 레지스터 장치를 포함하며, 상기 데이타 분배수단은 입력 오퍼랜드 및 계산된 기수 및 우수항을 전송하는 것을 특징으로 하는 벡터 프로세서.

벡터 프로세싱 시스템에 있어서, 벡터명령을 수신하고 벡터명령의 처리를 제어하기 위한 벡터명령제어수단 ; 주기억장치로부터 벡터 데이타를 억세스하며 주기억장치로 계산된 벡터 데이타를 전송하기 위한 벡터 기억장치 억세스 수단, 수정된 순환 방정식의 기수항을 계산하기 위한 적어도 하나의 기수항 계산수단 ; 및 상기 적어도 하나의 기수항 계산수단의 계산과 동시에 수정된 순환 방정식의 우수항을 계산하기 위한 적어도 하나의 우수항 계산회로수단을 포함하며 상기 벡터명령 제어수단의 제어하에 계산된 벡터 데이타를 계산하기 위한, 입력단을 갖는 벡터계산수단 ; 및 벡터 데이타를 상기 벡터 기억장치 억세스 수단으로부터 상기 벡터 계산수단으로 공급하고, 상기 벡터 계산수단으로 계산된 기수항 및 우수항을 상기 벡터 계산수단의 입력단으로 일시적으로 저장한 후 공급하기 위한 데이타 분배수단으로 구성되며, 기수항 및 우수항을 갖는 수정 순환 방정식을 처리하고, 상기 수정 순환 방정식이,

식, a_i=a_i-2×b_i-1×b_i+b_i×c_i-1×c_i

여기서, i는 정수

을 가지며, 벡터 데이타를 저장하기 위한 기억장치를 포함하는 것을 특징으로 하는 벡터 프로세싱 시스템.

벡터 프로세싱 시스템에 있어서, 벡터명령을 수신하고, 벡터명령의 처리를 제어하기 위한 벡터명령제어수단 ; 주기억장치로부터 벡터 데이타를 수신하며, 계산된 벡터 데이타를 주기억장치로 전송하기 위한 기억장치 억세스 수단, 수정된 순환 방정식의 기수항을 계산하기 위한 적어도 하나의 기수항 계산수단 ; 및 상기 적어도 하나의 기수항 계산회로의 계산과 동시에 수정된 순환 방정식의 우수항을 계산하기 위한 적어도 하나의 우수항 계산회로수단을 포함하며,상기 벡터명령 제어수단의 제어하에 계산된 벡터 데이타를 계산하기 위한, 입력단을 갖는 벡터계산수단 ; 및 벡터 데이타를 상기 벡터 기억장치 억세스 수단으로부터 상기 벡터 계산수단으로 공급하고, 상기 벡터계산수단으로 계산된 기수항 및 우수항을 상기 벡터계산수단의 입력단으로 일시적으로 기억한 후 공급하기 위한 데이타 분배수단으로 구성되며, 기수항 및 우수항을 갖는 수정된 순환 방정식을 처리하고, 상기 수정된 순환 방정식이,

식, a_i=a_i-3×b_i-2×b_i-1×b_i+b_i-2×b_i-1×c_i-2+b_i×c_i-1+c_i

여기서, i는 정수을 가지며, 벡터 데이타를 저장하기 위한 기억장치를 포함하는 것을 특징으로 하는 벡터 프로세싱 시스템.