JPH0650512B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPH0650512B2 JPH0650512B2 JP59143579A JP14357984A JPH0650512B2 JP H0650512 B2 JPH0650512 B2 JP H0650512B2 JP 59143579 A JP59143579 A JP 59143579A JP 14357984 A JP14357984 A JP 14357984A JP H0650512 B2 JPH0650512 B2 JP H0650512B2
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- JP
- Japan
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- register
- instruction
- vector
- operand
- arithmetic circuit
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- 238000000034 method Methods 0.000 claims 1
- 238000007796 conventional method Methods 0.000 description 3
- 125000004122 cyclic group Chemical group 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
- G06F7/5095—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators word-serial, i.e. with an accumulator-register
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/52—Multiplying; Dividing
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はベクトル命令により指定されたベクトルデータ
または指定された複数個の演算回路に対する総和を求め
る演算を行なうデータ処理装置に関する。
または指定された複数個の演算回路に対する総和を求め
る演算を行なうデータ処理装置に関する。
第３図を参照すると、データ処理装置内の命令により指
定された演算処理を行なう従来の演算制御ユニットは、
ソフトウェアがデータを保持するソフトウェア用レジス
タ１０と記憶装置からの読出データを一時的に保持する
読出データレジスタ１１と、レジスタ１０の出力または
レジスタ１１の出力を選択する第１オペランドセレクタ
１２および第２オペランドセレクタ１３と該セレクタ１
２および１３の出力をそれぞれ一時的に保持する第１オ
ペランドレジスタ１４および第２オペランドレジスタ１
５と、それぞれのレジスタの出力を入力し、命令により
指定された演算を行なう演算回路１６とからなる。該演
算回路１６の出力である演算結果は命令の指定に従いソ
フトウェアレジスタ１０または記憶装置への書込データ
を保持する書込データレジスタ１７にセットされる。こ
の例の演算制御ユニットではソフトウェアレジスタ１０
または読出データレジスタ１１の内を第１オペランドセ
レクタ１２または第２オペランドセレクタ１３を介して
第１オペランドレジスタ１４または第２オペランドレジ
スタ１５にセットするまでに１マシンサイクルを要す
る。第１オペランドレジスタ１４と第２オペランドレジ
スタ１５との内容の演算回路１６において命令で指定さ
れた種類に従い行なわれ、その演算結果がソフトウェア
レジスタ１０または書込データレジスタ１７にセットさ
れるまでに１マシンサイクルを要する。ここでソフトウ
ェア用レジスタ１０の内容をＲとし、記憶装置のベクト
ルデータの内容をＶｉ（ｉ＝１，２……）とする。ｉが
異なれば該データの記憶アドレスが異なることを表わし
ている。
定された演算処理を行なう従来の演算制御ユニットは、
ソフトウェアがデータを保持するソフトウェア用レジス
タ１０と記憶装置からの読出データを一時的に保持する
読出データレジスタ１１と、レジスタ１０の出力または
レジスタ１１の出力を選択する第１オペランドセレクタ
１２および第２オペランドセレクタ１３と該セレクタ１
２および１３の出力をそれぞれ一時的に保持する第１オ
ペランドレジスタ１４および第２オペランドレジスタ１
５と、それぞれのレジスタの出力を入力し、命令により
指定された演算を行なう演算回路１６とからなる。該演
算回路１６の出力である演算結果は命令の指定に従いソ
フトウェアレジスタ１０または記憶装置への書込データ
を保持する書込データレジスタ１７にセットされる。こ
の例の演算制御ユニットではソフトウェアレジスタ１０
または読出データレジスタ１１の内を第１オペランドセ
レクタ１２または第２オペランドセレクタ１３を介して
第１オペランドレジスタ１４または第２オペランドレジ
スタ１５にセットするまでに１マシンサイクルを要す
る。第１オペランドレジスタ１４と第２オペランドレジ
スタ１５との内容の演算回路１６において命令で指定さ
れた種類に従い行なわれ、その演算結果がソフトウェア
レジスタ１０または書込データレジスタ１７にセットさ
れるまでに１マシンサイクルを要する。ここでソフトウ
ェア用レジスタ１０の内容をＲとし、記憶装置のベクト
ルデータの内容をＶｉ（ｉ＝１，２……）とする。ｉが
異なれば該データの記憶アドレスが異なることを表わし
ている。
第４図の上部に示すようないわゆるスカラ命令の命令シ
ーケンスである命令１，２，３…を実行する場合には第
４図下部に示したタイムチャートのように各命令の実行
サイクルを１マシンサイクルとできる。すなわちいわゆ
るパイプライン処理が可能である。
ーケンスである命令１，２，３…を実行する場合には第
４図下部に示したタイムチャートのように各命令の実行
サイクルを１マシンサイクルとできる。すなわちいわゆ
るパイプライン処理が可能である。
しかし、第５図の上部に示すようにｎ個の要素V1，V2…
Vnの総和を求めてその結果をＲとするベクトル命令を実
行する場合には、ある要素の演算結果がソフトウェア用
レジスタ１０を介して次の要素に対する演算入力とな
る。このため第５図の下部に示したタイムチャートのよ
うに各要素に対する演算の実行サイクルは２マシンサイ
クルを要してしまうためパイプライン処理の特徴である
高速性を発揮できないという欠点がある。
Vnの総和を求めてその結果をＲとするベクトル命令を実
行する場合には、ある要素の演算結果がソフトウェア用
レジスタ１０を介して次の要素に対する演算入力とな
る。このため第５図の下部に示したタイムチャートのよ
うに各要素に対する演算の実行サイクルは２マシンサイ
クルを要してしまうためパイプライン処理の特徴である
高速性を発揮できないという欠点がある。
本発明の目的は上述の欠点を解決し、上述の総和を求め
るベクトル命令でも各要素に対する演算の実行サイクル
を１マシンサイクルでできるようにしたデータ処理装置
を提供することにある。
るベクトル命令でも各要素に対する演算の実行サイクル
を１マシンサイクルでできるようにしたデータ処理装置
を提供することにある。
そのために本発明では、命令及びデータを記憶する記憶
装置と、データを前記記憶装置より読出し、該データあ
るいはソフトウェア用レジスタの内容に対して命令によ
り指定された演算を行なうデータ処理装置とからなるデ
ータ処理システムに、演算の中間結果を保持する複数個
のレジスタと該複数個のレジスタの１個を順にサイクリ
ックに指定できるレジスタ指定回路を設けている。
装置と、データを前記記憶装置より読出し、該データあ
るいはソフトウェア用レジスタの内容に対して命令によ
り指定された演算を行なうデータ処理装置とからなるデ
ータ処理システムに、演算の中間結果を保持する複数個
のレジスタと該複数個のレジスタの１個を順にサイクリ
ックに指定できるレジスタ指定回路を設けている。
すなわち、第５図の上部に示したベクトル命令の処理は
Ｒ＋V1＋V2＋V3＋V4＋…＋Vn→Ｒであるが、これを例え
ばV1＋V3＋…＋Vn′→WR1，V2＋V4＋…＋Vn″→WR2，Ｒ
＋WR1＋WR2→Ｒとしても同一の結果が得られることを利
用している。ここでｎが偶数の時ｎ′＝ｎ−１，ｎ″＝
ｎであり、ｎが寄数の時ｎ′＝ｎ，ｎ″＝ｎ−１であ
る。
Ｒ＋V1＋V2＋V3＋V4＋…＋Vn→Ｒであるが、これを例え
ばV1＋V3＋…＋Vn′→WR1，V2＋V4＋…＋Vn″→WR2，Ｒ
＋WR1＋WR2→Ｒとしても同一の結果が得られることを利
用している。ここでｎが偶数の時ｎ′＝ｎ−１，ｎ″＝
ｎであり、ｎが寄数の時ｎ′＝ｎ，ｎ″＝ｎ−１であ
る。
次に本発明について図面を参照して詳細に説明する。
第１図を参照すると、本発明の一実施例は、ソフトウェ
アの指示によりデータを保持するソフトウェア用レジス
タ１０と、記憶装置からの読出データを一時的に保持す
る読出データレジスタ１１と、それらレジスタ１０およ
び１１とタイミング的に同位置にある演算回路１６の出
力を一時的に保持する第１ワークレジスタ１８および第
２ワークレジスタ１９と、このワークレジスタ群１８お
よび１９の出力を選択するワークレジスタセレクタ２０
と前記ソフトウェア用レジスタ１０，読出データレジス
タ１１，および該ワークレジスタセレクタ２０の出力を
選択する第１オペランドセレクタ１２および第２オペラ
ンドセレクタ１３と、該セレクタの出力をそれぞれ一時
的に保持する第１オペランドレジスタ１４および第２オ
ペランドレジスタ１５と、これらレジスタ１４および１
５のそれぞれの出力を受け命令により指定された演算を
行なう演算回路１６とを含む。該演算回路１６の出力で
ある演算結果は命令の指定に従いソフトウェアレジスタ
１０または記憶装置への書込データを保持する書込デー
タレジスタ１７にセットされる。本発明の重要な部分で
あるワークレジスタサイクリック指定回路２１は、前記
演算回路１６の出力である演算結果を１マシンサイクル
毎に、第１ワークレジスタ１８および第２ワークレジス
タ１９に、順にサイクリックにセット指示を行なうとと
もに、ワークレジスタセレクタ２０を交互に選択指示す
る。
アの指示によりデータを保持するソフトウェア用レジス
タ１０と、記憶装置からの読出データを一時的に保持す
る読出データレジスタ１１と、それらレジスタ１０およ
び１１とタイミング的に同位置にある演算回路１６の出
力を一時的に保持する第１ワークレジスタ１８および第
２ワークレジスタ１９と、このワークレジスタ群１８お
よび１９の出力を選択するワークレジスタセレクタ２０
と前記ソフトウェア用レジスタ１０，読出データレジス
タ１１，および該ワークレジスタセレクタ２０の出力を
選択する第１オペランドセレクタ１２および第２オペラ
ンドセレクタ１３と、該セレクタの出力をそれぞれ一時
的に保持する第１オペランドレジスタ１４および第２オ
ペランドレジスタ１５と、これらレジスタ１４および１
５のそれぞれの出力を受け命令により指定された演算を
行なう演算回路１６とを含む。該演算回路１６の出力で
ある演算結果は命令の指定に従いソフトウェアレジスタ
１０または記憶装置への書込データを保持する書込デー
タレジスタ１７にセットされる。本発明の重要な部分で
あるワークレジスタサイクリック指定回路２１は、前記
演算回路１６の出力である演算結果を１マシンサイクル
毎に、第１ワークレジスタ１８および第２ワークレジス
タ１９に、順にサイクリックにセット指示を行なうとと
もに、ワークレジスタセレクタ２０を交互に選択指示す
る。
ここで第２図の上部に示すようにｎ個の要素V1，V2…Vn
の総和を求めてその結果をＲとするベクトル命令につい
て説明する。第２図のマイシンサイクル２Ｔでは、ソフ
トウェア用レジスタ１０にセットされたデータＲおよび
記憶装置から読出され読出データレジスタ１１にセット
されたデータV1とが第１および第２オペランドセレクタ
１２および１３のそれぞれを介して第１および第２のオ
ペランドレジスタ１４および１５のそれぞれにセットさ
れ、それと同じマシンサイクル２Ｔで読出データレジス
タ１１に次のベクトルデータV2がセットされる。次のマ
シンサイクル３Ｔでは、演算回路１６での演算結果（こ
こではＲ＋V1であるR1）が第１のワークレジスタ１８に
セットされ、同じマシンサイクル３Ｔで読出データレジ
スタ１１にデータV3がセットされるとともにオペランド
レジスタ１４および１５にそれぞれ第２のワークレジス
タ１９の出力（R2＝０），読出データレジスタ１１の出
力（V2）がセットされる。次のマシンサイクル４Ｔでは
読出データレジスタ１１にデータV4がセットされ第１お
よび第２オペランドレジスタ１４および１５にそれぞれ
演算結果R1，およびデータV3がセットされるとともにR2
＋V2の演算結果が第２ワークレジスタ１９にR2としてセ
ットされる。すなわち、 Ｒ＋V1→R1 R2＋V2→R2 R1＋V3→R1 の演算が１マシンサイクル毎に行なわれる。ベクトルデ
ータの最終要素の演算終了後R1＋R2→Ｒの演算が行なわ
れると、 が行なわれたことになり、ベクトルデータの総和が１マ
シンサイクルのパイプラインで実行されたことになる。
の総和を求めてその結果をＲとするベクトル命令につい
て説明する。第２図のマイシンサイクル２Ｔでは、ソフ
トウェア用レジスタ１０にセットされたデータＲおよび
記憶装置から読出され読出データレジスタ１１にセット
されたデータV1とが第１および第２オペランドセレクタ
１２および１３のそれぞれを介して第１および第２のオ
ペランドレジスタ１４および１５のそれぞれにセットさ
れ、それと同じマシンサイクル２Ｔで読出データレジス
タ１１に次のベクトルデータV2がセットされる。次のマ
シンサイクル３Ｔでは、演算回路１６での演算結果（こ
こではＲ＋V1であるR1）が第１のワークレジスタ１８に
セットされ、同じマシンサイクル３Ｔで読出データレジ
スタ１１にデータV3がセットされるとともにオペランド
レジスタ１４および１５にそれぞれ第２のワークレジス
タ１９の出力（R2＝０），読出データレジスタ１１の出
力（V2）がセットされる。次のマシンサイクル４Ｔでは
読出データレジスタ１１にデータV4がセットされ第１お
よび第２オペランドレジスタ１４および１５にそれぞれ
演算結果R1，およびデータV3がセットされるとともにR2
＋V2の演算結果が第２ワークレジスタ１９にR2としてセ
ットされる。すなわち、 Ｒ＋V1→R1 R2＋V2→R2 R1＋V3→R1 の演算が１マシンサイクル毎に行なわれる。ベクトルデ
ータの最終要素の演算終了後R1＋R2→Ｒの演算が行なわ
れると、 が行なわれたことになり、ベクトルデータの総和が１マ
シンサイクルのパイプラインで実行されたことになる。
本発明には、演算の中間結果を保持するワークレジスタ
をソフトウェア用レジスタと同一の位置に複数個設け、
このワークレジスタ群をサイクリックに使用することに
より、総和を求めるベクトル命令でも各要素に対する演
算の実行サイクルを１マシンサイクルでできるという効
果がある。
をソフトウェア用レジスタと同一の位置に複数個設け、
このワークレジスタ群をサイクリックに使用することに
より、総和を求めるベクトル命令でも各要素に対する演
算の実行サイクルを１マシンサイクルでできるという効
果がある。
第１図は、本発明の一実施例を示す図、第２図は、本発
明でのベクトル命令時の各レジスタの状態を示すタイム
チャート、第３図は、従来技術の一例を示す図、第４図
は、従来技術でのスカラー命令時の各レジスタのタイム
チャート、および第５図は従来技術でのベクトル命令時
の各レジスタのタイムチャート。 １０……ソフトウェア用レジスタ、１１……読出データ
レジスタ、１２……第１オペランドセレクタ、１３……
第２オペランドセレクタ、１４……第１オペランドレジ
スタ、１５……第２オペランドレジスタ、１６……演算
回路、１７……書込データレジスタ、１８……第１ワー
クレジスタ、１９……第２ワークレジスタ、２０……ワ
ークレジスタセレクタ、２１……ワークレジスタサイク
リック指定回路。
明でのベクトル命令時の各レジスタの状態を示すタイム
チャート、第３図は、従来技術の一例を示す図、第４図
は、従来技術でのスカラー命令時の各レジスタのタイム
チャート、および第５図は従来技術でのベクトル命令時
の各レジスタのタイムチャート。 １０……ソフトウェア用レジスタ、１１……読出データ
レジスタ、１２……第１オペランドセレクタ、１３……
第２オペランドセレクタ、１４……第１オペランドレジ
スタ、１５……第２オペランドレジスタ、１６……演算
回路、１７……書込データレジスタ、１８……第１ワー
クレジスタ、１９……第２ワークレジスタ、２０……ワ
ークレジスタセレクタ、２１……ワークレジスタサイク
リック指定回路。
Claims (1)
- 【請求項１】命令により指定された種類の演算を行なう
演算回路と、前記演算回路への入力データを保持する入
力データ保持手段と、前記演算回路からの出力結果を保
持する演算結果保持手段とを有し、 前記演算回路を用いるベクトル命令が指定された場合に
複数のベクトル要素を記憶装置より順次読み出して共通
な演算処理を繰り返し実行し、パイプライン制御される
データ処理装置であって、 前記指定されたベクトル命令が前のベクトル要素の演算
回路を次のベクトル要素の演算の入力オペランドとして
用いる帰還オペランドを有するベクトル命令の場合には
前記演算結果保持手段から前記入力データ保持手段にオ
ペランドを順次帰還させながら、前記帰還オペランドを
有するベクトル命令を実行するデータ処理装置におい
て、 前記演算回路からの出力結果を一時的に順次保持できる
複数のワークレジスタ機能を有する手段と、前記複数の
ワークレジスタ機能を有する手段の出力のうちの一つを
選択する選択手段と、予め定められた帰還オペランドを
有するベクトル命令に応答し応答出力がある場合には前
記複数のワークレジスタ機能を有する手段のうちの１個
に対して、前記演算回路からの出力結果を格納するため
の指令および前記選択手段へ所望のワークレジスタを選
択して前記演算回路へ与える指令を順次サイクリックに
発生するワークレジスタ機能制御手段と、全ベクトル要
素の演算終了時に前記複数のワークレジスタ機能を有す
る手段に保持されている最終的に確定した複数の中間結
果により命令によって指定された演算結果を算出する手
段と、該演算結果を命令による指定によって格納する演
算レジスタとを含むことを特徴とするデータ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143579A JPH0650512B2 (ja) | 1984-07-11 | 1984-07-11 | デ−タ処理装置 |
| EP85304956A EP0169030A3 (en) | 1984-07-11 | 1985-07-11 | Data processing circuit for calculating either a total sum or a total product of a series of data at a high speed |
| US07/177,840 US4849926A (en) | 1984-07-11 | 1988-03-28 | Data processing circuit for calculating either a total sum or a total product of a series of data at a high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143579A JPH0650512B2 (ja) | 1984-07-11 | 1984-07-11 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123276A JPS6123276A (ja) | 1986-01-31 |
| JPH0650512B2 true JPH0650512B2 (ja) | 1994-06-29 |
Family
ID=15342015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59143579A Expired - Lifetime JPH0650512B2 (ja) | 1984-07-11 | 1984-07-11 | デ−タ処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4849926A (ja) |
| EP (1) | EP0169030A3 (ja) |
| JP (1) | JPH0650512B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920004772B1 (ko) * | 1987-05-14 | 1992-06-15 | 후지쓰 가부시끼가이샤 | 순환 방정식을 고속으로 처리하는 벡터 프로세서 |
| JP2806524B2 (ja) * | 1988-03-04 | 1998-09-30 | 日本電気株式会社 | ベクトル演算命令発行制御方法 |
| DE68926183T2 (de) * | 1988-06-23 | 1996-10-10 | Ibm | Ergebnisverfügbarkeit einer Rechensequenz |
| JPH0527970A (ja) * | 1991-07-18 | 1993-02-05 | Seikosha Co Ltd | 演算装置 |
| EP0606674B1 (en) * | 1992-12-04 | 1999-07-28 | Koninklijke Philips Electronics N.V. | Processor for uniform operations on respective series of successive data in respective parallel data streams |
| US6128721A (en) * | 1993-11-17 | 2000-10-03 | Sun Microsystems, Inc. | Temporary pipeline register file for a superpipelined superscalar processor |
| US5619664A (en) * | 1994-01-04 | 1997-04-08 | Intel Corporation | Processor with architecture for improved pipelining of arithmetic instructions by forwarding redundant intermediate data forms |
| EP1162547A3 (en) * | 2000-06-05 | 2003-09-03 | DSP Group Ltd. | In-Place Memory Management for FFT |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3673399A (en) * | 1970-05-28 | 1972-06-27 | Ibm | Fft processor with unique addressing |
| US3875391A (en) * | 1973-11-02 | 1975-04-01 | Raytheon Co | Pipeline signal processor |
| US3900723A (en) * | 1974-05-28 | 1975-08-19 | Control Data Corp | Apparatus for controlling computer pipelines for arithmetic operations on vectors |
| US4128880A (en) * | 1976-06-30 | 1978-12-05 | Cray Research, Inc. | Computer vector register processing |
| JPS5532161A (en) * | 1978-08-29 | 1980-03-06 | Fujitsu Ltd | Integration processing unit |
| US4298936A (en) * | 1979-11-15 | 1981-11-03 | Analogic Corporation | Array Processor |
| US4484259A (en) * | 1980-02-13 | 1984-11-20 | Intel Corporation | Fraction bus for use in a numeric data processor |
| JPS5725069A (en) * | 1980-07-21 | 1982-02-09 | Hitachi Ltd | Vector data processing equipment |
| JPS57141753A (en) * | 1981-02-25 | 1982-09-02 | Nec Corp | Multiplication circuit |
| US4405992A (en) * | 1981-04-23 | 1983-09-20 | Data General Corporation | Arithmetic unit for use in data processing systems |
| JPS57209570A (en) * | 1981-06-19 | 1982-12-22 | Fujitsu Ltd | Vector processing device |
| JPS58181165A (ja) * | 1982-04-16 | 1983-10-22 | Hitachi Ltd | ベクトル演算プロセツサ |
| US4589067A (en) * | 1983-05-27 | 1986-05-13 | Analogic Corporation | Full floating point vector processor with dynamically configurable multifunction pipelined ALU |
-
1984
- 1984-07-11 JP JP59143579A patent/JPH0650512B2/ja not_active Expired - Lifetime
-
1985
- 1985-07-11 EP EP85304956A patent/EP0169030A3/en not_active Ceased
-
1988
- 1988-03-28 US US07/177,840 patent/US4849926A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0169030A2 (en) | 1986-01-22 |
| US4849926A (en) | 1989-07-18 |
| EP0169030A3 (en) | 1988-07-06 |
| JPS6123276A (ja) | 1986-01-31 |
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