JPH04177462A - ベクトル総和演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、ベクトル処理装置に関し、特にベクトル総和
演算装置に関する。

従来技術 従来、第３図に示すように、ベクトル総和演算装置では
２つのベクトルデータＡ−［ａｉ、ａ２゜・・・ａ１コ
及びＢ−［ｂ、、ｂ２．・・・、ｂ。］を入力として、
Ｃ１＝ａ１　＋ｂ１　（ｉ＝１．２．−。

ｎ）となるベクトルデータＣ−［ｃ、、ｃ２．　　。

ｃ、］を出力するベクトル加算回路６が用いられている
。

従って、２１個のデータの総和を求める場合、まず２＃
−１個のベクトルデータＡと、２１−１個のベクトルデ
ータＢの２つに分けて、ベクトル要素ａ１とベクトル要
素ｂｌのベクトル加算を行い、２ｊ−１個の加算結果を
求める。

次に、２１−１個の加算結果を２′−２個のベクトルデ
ータＡと２１−２個のベクトルデータＢの２つに分けて
、ベクトル要素ａｔとベクトル要素ｂＩのベクトル加算
を行ない２ｌ−２個の加算結果を求める。以下同様にし
て加算結果を半分にしてベクトル加算を繰返して、２′
個の総和を求める。

ところで、ベクトル加算回路６で１つのベクトル要素の
加算を行なうのにｍＴ　（Ｔはタイミングサイクルタイ
ムを示す）かかるとすると、２Ｍ−１個の加算結果を求
めるのに（２′−’　＋ｍ−１）　Ｔ必要なので、２１
個の総和を求めるためには、第４図に示すように、 ）：　（２ｌ　十ｍ−１）−＝Σ　２１　＋Σ　（ｍ−
１）−２’　−１−＋Ｊ　　（ｍ−１） であり、従ってｆ２’　−１−ｔ−４７（ｍ−１）　Ｊ
　Ｔ必要となる。

また、第５図に示すように、２つのベクトルデータＡｓ
ｓ＋＋　［ａｉ、ａ２．　・、ａｉコ及びＢ−［ｂ１＋
　　ｂ２＋　・・・、ｂ７〕と選択回路から出力される
ベクトルデータＣ−［ＣＩ　＋　　２　＋　・・・、Ｃ
，］を入力として、ｄ　ｉ　＝　ａ　１＋　ｂ　＋　＋
　ｄ　＋　　（ｉ　＝　１　。

２、・・・、ｎ）となるベクトルデータＤ−［ｄ、。

ｄ２＋　・・・、ｄゎ］を出力する入力ベクトル加算回
路８と、この３入力ベクトル加算回路８の出力であるベ
クトルデータＤ−［ｄ、、ｄ２．・・・、ｄ、］と固定
値０とのいずれか一方を出力する選択手段７とから構成
されたベクトル総和演算装置について説明する。

２′個のデータの総和を求める場合、まず２＃−１個の
ベクトルデータＡと、２１−１個のベクトルデータＢの
２つに分ける。選択回路７は固定値０を選択し、３入力
ベクトル加算回路８でｄ、　−ａ＋　＋　ｂ　＋　＋　
０の加算を行う。

次にｄｌが求まるｍＴ後からは、選択回路７は３入力ベ
クトル加算回路８の出力であるｄｌを選択し、３入力加
算回路８でｄ＋　ｍｇ、＋ｂ、＋ｄト、の加算を行う。

このようにして、ｍ個の加算結果ｄ＋　　（ｉｍ２’−
’−ｍ＋１．２’−’　−ｍ＋２゜・・・　３＃−１）
を求める。

最後に、ｍ個の加算結果ｄ、を會１２個のベクトルデー
タＡと１７２個のベクトルデータＢとの２つに分けて、
選択回路７は固定値０を選択し、３入力ベクトル加算回
路８でｄ＋　−ａ＋　＋ｂ＋　＋ｏの加算を行って、１
１２個の加算結果ｄ、を求める。

これを繰返して総和を求める。

従って、２１個の総和を求めるためには、第６図に示す
ように、ｍ個の加算結果を求めるのに（２”　＋ｍ−１
）Ｔ必要とし、ｍ個の加算結果の総和を求めるのに、２
　ｋ＞　ｍ　＞　２　”となるｋより、（２に一１＋ｋ
　（ｍ−１）ＪＴＴ必要する。

従って、トータルでは、 （２”　＋ｍ−１）　十 （２’　−１＋ｋ　（ｍ−１）　ｌ　＝（２”　＋２’
　−１＋　（ｍ＋１）（ｍ−１）１となり、 （２’−’　＋２’−１＋（ｍ＋１）（ｍ−１）ｌ　Ｔ
必要となる。

上述した従来のベクトル演算回路は、２′個の総和を求
めるのに、２入力のベクトル加算回路を用いた場合は、
ｆ２’　−１＋４！　　（ｍ−１）Ｊ　Ｔ必要とし、極
めて長い時間を要する。また、３入力のベクトル加算回
路を用いた場合は、ｍ個の加算結果を求めるまでは、（
２１−１＋ｍ−１）ｌ　Ｔと短縮されるが、ｍ個の加算
結果の総和を求めるのに、（２に一１＋ｋ　（ｍ−１）
Ｉ　Ｔ必要とし、トータルでは、＋２’−１＋２’　−
１＋　（ｍ＋１）（ｍ−１）ＩＴＴ必要なり、ｍが大き
い値であるときには特に長い時間を要するという欠点が
ある。

発明の目的 本発明の目的は、ベクトルデータの総和をできるだけ短
い時間で求めることが可能なベクトル総和演算装置を提
供することである。

発明の構成 本発明によれば、１つのベクトル要素の加算がｍタイミ
ングサイクルを要する３入力加算回路と、２″−１個の
ベクトル要素ａｉ（ｉは１〜２１″′１の全ての整数）
、固定値０．前記加算回路の加算出力を択一的に入力し
て保持しこの保持出力を前記加算回路の第１の入力とす
る第１のレジスタと、２ｌ−１個のベクトル要素ｂ　ｌ
　＋　固定値０．前記加算出力を択一的に入力して保持
しこの保持出力を前記加算回路の第２の入力とする第２
のレジスタと、固定値０．前記加算出力を択一的に入力
して保持しこの保持出力を前記加算回路の第３の入力と
する第３のレジスタと、最初のＴｉ（ｉは０〜ｍ−１の
全ての整数）のｍタイミングサイクルでは、前記第１の
レジスタがａｉを、前記第２のレジスタがｂｌを、前記
第３のレジスタが０を夫々選択するよう制御しつつ前記
加算回路がこれ等３入力の加算を行うよう制御し、次の
Ｔｉ（ｉはｍ〜２１−１　　１の全ての整数）のｍタイ
ミングサイクルでは、前記第１のレジスタがａｉを、前
記第２のレジスタがｂｉを、前記第３のレジスタが前記
加算出力ｃ′−１を夫々選択するよう制御しつつ前記加
算回路がこれ等３入力の加算を行うよう制御し、最後に
前記加算回路での加算処理中の加算出力ｃ、（ｉは２’
−’−１−’の全テノ整数）のｍ要素の加算を行うべく
、前記レジスタの各々に対して前記加算出力を予め定め
られた順序で選択して保持するよう制御する制御回路と
を含むことを特徴とするベクトル総和演算装置が得られ
る。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。本
実施例は、ベクトルデータＡとベクトル加算回路４の加
算結果Ｃと固定値Ｏとを入力として、いずれか１つを選
択して保持する第１のレジスタ１と、ベクトルデータＢ
とベクトル加算回路４の加算結果Ｃと固定値０とを入力
として、いずれか１つを選択して保持する第２のレジス
タ２と、ベクトル加算回路４の加算結果Ｃと固定値Ｏと
を入力として、いずれか一方を選択して保持する第３の
レジスタ３と、第１のレジスターの出力と第２のレジス
タ２の出力と第３のレジスタ３の出力とを入力として、
３個の入力データの総和をｍタイミングサイクルタイム
で求め、その加算結果Ｃを出力すると共に、レジスター
〜３へも加算結果Ｃを出力する３入力ベクトル加算回路
４と、これ等レジスター〜３の入力選択制御や加算回路
４の制御を行う制御回路５とを有している。

本実施例を用いて、ｍ−９のときの２１個の総和を求め
る場合について説明する。２１個のベクトルデータは、
２１−１個のベクトルデータＡ−［ａ＋　＋　　２１　
・・・＋　ａｍ　］　　（］ｎ−２’−’）と２１−１
個のベクトルデータＢ”　［ｂｌ　、ｂ２．・・・、ｂ
、コとに分けて加算する。

まず、最初の９タイミングサイクルすなわちＴｉ　　（
ｊ−０，１，２，・・・、８）のときは、第１のレジス
タ１は、ベクトル要素ａｉを選択して保持し、第２のレ
ジスタ２はベクトル要素す、を選択して保持し、第３の
レジスタ３は固定値Ｏを選択して保持する。

次のタイミングサイクルタイムでは、３入力ベクトル加
算回路４で第１のレジスタ１の出力ａ１と第２のレジス
タ２の出力す、と第３のレジスタ３の出力Ｏとを加算し
、９タイミングサイクル（以下Ｔと示す）後に、加算結
果ｃ１を出力する。

次に、Ｔｉ　　（ｉ＝９．１０．　・・・、２’−’　
−１）のときは、第１のレジスタ１はベクトル要素ａｔ
を選択して保持し、第２のレジスタ２はベクトル要素ｂ
１を選択して保持し、第３のレジスタ３は３入力ベクト
ル加算回路４の出力ＣＩ−９を選択して保持する。

次のタイミングサイクルタイムでは、３入力ベクトル加
算回路４で第１のレジスタ１の出力ａ１と第２のレジス
タ２の出力ｂ＋と第３のレジスタ３の出力Ｃ３−、とを
加算し、９Ｔ後に、加算結果Ｃ６を出力する。

最後に、３入力のベクトル加算回路４で加算中の加算結
果ｃ　ｉ　　（ｉ　＝２’−’−８．２’−’　−７゜
・・・、２ｌ−１）の９個の加算を行なう。まず、Ｔ。

（ｉ−ｎ＝２’−’）のとき、第１のレジスタ１は３入
力ベクトル加算回路４の出力Ｃゎ−８を選択して保持し
、第２のレジスタ２は固定値Ｏを選択して保持し、第３
のレジスタ３は固定値０を選択して保持する。

次にＴｉ　　（ｉ＝ｎ＋１−２’−’　＋１）のとき、
第２のレジスタ２は３入力ベクトル加算回路４の出力ｃ
０−７を選択して保持し、第３のレジスタ３は固定値Ｏ
を選択して保持する。

次にＴｉ　　（ｉ−ｎ＋２−２’−’　＋２）のとき、
第３のレジスタ３は３入力ベクトル加算回路４の出力Ｃ
ａ−６を選択して保持する。

次にＴｉ　　（ｉ−ｎ＋３−２’−’　＋３）のとき、
３入力ベクトル加算回路４で第１のレジスタ１の出力Ｃ
７−８と、第２のレジスタ２の出力Ｃ７−７と、第３の
レジスタ３の出力Ｃ，，−６とを加算し、９Ｔ後に、加
算結果Ｃ６＋３を出力する。

同様にして、３入力ベクトル加算回路４の加算結果Ｃｎ
−９＋　　Ｃ＋＋−４＋　”’＋　　Ｃｎ−１を加算し
て、Ｃ、、＋６１　　Ｃ１１４９を求める。

次にＴｉ　　（ｉ−ｎ＋　１１−２’−’　＋１１）の
とき、第１のレジスタ１は３入力ベクトル加算回路４の
出力Ｃｆｆ１＋３を選択して保持し、第２のレジスタは
固定値Ｏを選択して保持し、第３のレジスタ３は固定値
０を選択して保持する。

次にＴｉ　　（ｔ　＝ｎ　＋　１４−２’−’　＋１４
）のとき、第２のレジスタ２は固定値０を選択して保持
し、第３のレジスタ３は固定値Ｏを選択する。

次にＴｉ　　（ｉ−ｎ＋１７＝２’−’　＋１７）のと
き、第３のレジスタ３は３入力ベクトル加算回路４の出
力Ｃｎ＋９を選択して保持する。

次１こＴｉ　　（ｉ−ｎ＋１８−２’−’　＋１８）の
とき、３入力ベクトル加算回路４て第１のレジスタ１の
出力ｃ１＋３と第２のレジスタ２の出力Ｃｎ＋６と第３
のレジスタ３の出力Ｃ，，＋９とを加算し、９Ｔ後に、
加算結果Ｃ０４１８すなわち２１個の総和を出力する。

従って、第２図に示すように（２’−’　＋２６）Ｔ後
に、２１個の総和を求めることができる。

また、２　ｊ−１＜　９の場合は、最後の３入力のベク
トル加算回路４で加算中の加算結果ｃ、（ｉ−１，２，
・・・　２ｊ−１）が９個未満となるがその場合にも、
容易に総和を得ることができる。

ここで、ｍ−９とし、２８個の総和を求める場合を考え
ると、従来の第３図に示した２入力加算回路を用いた場
合、 ２’　−１＋８　（９−１）−２８＋６３　（Ｔ）必要
であり、従来の第５図に示した３入力の加算回路を用い
た場合は、 ２’−’　＋２’　−１＋　（４＋１）（９−１）−２
’−’　＋５５　（Ｔ） 必要であったが、本発明では、２’−’　＋２６　（Ｔ
）で実行できる。

すなわち、従来の３入力加算回路が、最後の３入力のベ
クトル加算回路で加算中の加算結果を加算するのに多く
の時間がかかつていたものを、短かくすることができ、
ｍが大きいほど効果的である。

発明の効果 以上述べた如く、本発明によれば、３入力加算回路と、
この加算出力とベクトルデータとを選択して保持し、こ
れを３入力加算回路への入力とする３つのレジスタとを
用いて、ベクトルデータの各要素の加算を行いつつ、そ
の加算結果とベクトル要素の加算を実行し、全ての要素
の加算の終了後における加算回路内での加算処理中に、
その加算出力を加算処理ができるたけ早く終了する様に
、予め定められた順序で各レジスタへ選択的に入力保持
するようにしたので、ベクトル総和演算が高速で行える
という効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
の実施例の動作を示すタイムチャート、第３図は従来の
ベクトル総和演算回路の一例を示すブロック図、第４図
は第３図の回路の動作を示すタイムチャート、第５図は
従来のベクトル総和演算回路の他の例を示すブロック図
、第６図は第５図の回路の動作を示すタイムチャートで
ある。 主要部分の符号の説明 １．２．３・・・・・・レジスタ ４・・・・・３入力ベクトル加算回路 ５・・・・・・制御回路

Claims (1)

【特許請求の範囲】
1. （１）１つのベクトル要素の加算がｍタイミングサイク
   ルを要する３入力加算回路と、２＾ｌ＾−＾１個のベク
   トル要素ａ＿ｉ（ｉは１〜２＾ｌ＾−＾１の全ての整数
   ）、固定値０、前記加算回路の加算出力を択一的に入力
   して保持しこの保持出力を前記加算回路の第１の入力と
   する第１のレジスタと、２＾ｌ＾−＾１個のベクトル要
   素ｂ＿ｉ、固定値０、前記加算出力を択一的に入力して
   保持しこの保持出力を前記加算回路の第２の入力とする
   第２のレジスタと、固定値０、前記加算出力を択一的に
   入力して保持しこの保持出力を前記加算回路の第３の入
   力とする第３のレジスタと、最初のＴ＿ｉ（ｉは０〜ｍ
   −１の全ての整数）のｍタイミングサイクルでは、前記
   第１のレジスタがａ＿ｉを、前記第２のレジスタがｂ＿
   ｉを、前記第３のレジスタが０を夫々選択するよう制御
   しつつ前記加算回路がこれ等３入力の加算を行うよう制
   御し、次のＴ＿ｉ（ｉはｍ〜２＾ｌ＾−＾１−１の全て
   の整数）のｍタイミングサイクルでは、前記第１のレジ
   スタがａ＿ｉを、前記第２のレジスタがｂ＿ｉを、前記
   第３のレジスタが前記加算出力ｃ＾ｉ＾−＾ｍを夫々選
   択するよう制御しつつ前記加算回路がこれ等３入力の加
   算を行うよう制御し、最後に前記加算回路での加算処理
   中の加算出力ｃ＿ｉ（ｉは２＾ｌ＾−＾１−ｍ〜２＾ｌ
   ＾−＾１の全ての整数）のｍ要素の加算を行うべく、前
   記レジスタの各々に対して前記加算出力を予め定められ
   た順序で選択して保持するよう制御する制御回路とを含
   むことを特徴とするベクトル総和演算装置。