JP2658397B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- 238000009434 installation Methods 0.000 claims description 2
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- 238000010586 diagram Methods 0.000 description 2
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- 230000007850 degeneration Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサシステムに関する。
1978年に米国クレー社からクレー１（Cray−１）と名
づけられた計算機システムが出荷されて以来，科学計算
に対する需要が急速に高まり，高速計算を実現するため
に各種の改善がなされている。このような改善として，
例えば，ベクトル演算を行なうベクトル演算ユニットを
複数個備えて，命令制御ユニットがこれらのベクトル演
算ユニットを制御して大規模ベクトルを高速に処理する
方法，プロセッサを複数個設けてマルチプロセッシング
を行ない，スループットの改善をはかる方法等がある。
づけられた計算機システムが出荷されて以来，科学計算
に対する需要が急速に高まり，高速計算を実現するため
に各種の改善がなされている。このような改善として，
例えば，ベクトル演算を行なうベクトル演算ユニットを
複数個備えて，命令制御ユニットがこれらのベクトル演
算ユニットを制御して大規模ベクトルを高速に処理する
方法，プロセッサを複数個設けてマルチプロセッシング
を行ない，スループットの改善をはかる方法等がある。
ところで，複数のベクトル演算ユニットを備えてベク
トル演算を行う場合には，大量のジョブに対応するのが
困難であり，また複数のプロセッサを設けて演算を行う
場合には，一般にベクトル演算ユニットが単一であるた
め大規模ベクトルの処理における応答時間が遅くなると
いう問題点がある。つまり，従来の計算システムでは，
大量のベクトルデータを高速に，かつ大量のジョブを処
理したいという要求を満たすには計算能力不十分であ
る。
トル演算を行う場合には，大量のジョブに対応するのが
困難であり，また複数のプロセッサを設けて演算を行う
場合には，一般にベクトル演算ユニットが単一であるた
め大規模ベクトルの処理における応答時間が遅くなると
いう問題点がある。つまり，従来の計算システムでは，
大量のベクトルデータを高速に，かつ大量のジョブを処
理したいという要求を満たすには計算能力不十分であ
る。
本発明の目的は大量のベクトルデータを高速にかつ大
量のジョブを処理することのできるマルチプロセッサシ
ステムを提供することにある。
量のジョブを処理することのできるマルチプロセッサシ
ステムを提供することにある。
本発明のマルチプロセッサシステムは、複数のプロセ
ッサと、この複数のプロセッサに共有される共有メモリ
と、前記複数のプロセッサの各々に少なくとも１つ設け
られるとともに設置数が前記プロセッサ毎に独自に設定
されるベクトル演算ユニットと、前記複数のプロセッサ
の各々に対応して設けられ、該プロセッサに設置された
前記ベクトル演算ユニットの構成を示す構成情報を保持
する構成情報保持手段と、前記共有メモリと前記複数の
プロセッサに設けられた前記ベクトル演算ユニットとの
間でデータ転送を行う場合、該データ転送が行われる複
数のプロセッサのうちの１つの前記構成情報手段に保持
された構成情報に示されるベクトル演算ユニットと該共
有メモリとの間のデータ転送を制御する制御手段とを含
む。
ッサと、この複数のプロセッサに共有される共有メモリ
と、前記複数のプロセッサの各々に少なくとも１つ設け
られるとともに設置数が前記プロセッサ毎に独自に設定
されるベクトル演算ユニットと、前記複数のプロセッサ
の各々に対応して設けられ、該プロセッサに設置された
前記ベクトル演算ユニットの構成を示す構成情報を保持
する構成情報保持手段と、前記共有メモリと前記複数の
プロセッサに設けられた前記ベクトル演算ユニットとの
間でデータ転送を行う場合、該データ転送が行われる複
数のプロセッサのうちの１つの前記構成情報手段に保持
された構成情報に示されるベクトル演算ユニットと該共
有メモリとの間のデータ転送を制御する制御手段とを含
む。
次に，本発明について実施例によって説明する。
第１図を参照して，本発明によるマルチプロセッサシ
ステムは，プロセッサ１及び2,メモリアクセス制御装置
（MAC）３及び主記憶装置（MM）４を備えている。
ステムは，プロセッサ１及び2,メモリアクセス制御装置
（MAC）３及び主記憶装置（MM）４を備えている。
プロセッサ１からMAC3へ結線101を介してリクエスト
情報，結線102を介してストアデータがそれぞれ供給さ
れ,MAC3からプロセッサ１へは結線103を介してロードデ
ータが供給される。同様にして，プロセッサ２からMAC3
へ結線111を介してリクエスト情報，結線112を介してス
トアデータがそれぞれ供給され，結線113を介してMAC3
からプロセッサ２へロードデータが供給される。MAC3と
MM4とにおいては，結線121を介して，リクエスト情報，
アドレスが，結線122を介してストアデータがそれぞれM
AC3からMM4へ，結線123を介してロードデータがMM4から
MAC3へそれぞれ供給される。MAC3とMM4は３本のポート
で接続されており，それぞれリクエスト情報，ストアデ
ータ，ロードデータが転送される。
情報，結線102を介してストアデータがそれぞれ供給さ
れ,MAC3からプロセッサ１へは結線103を介してロードデ
ータが供給される。同様にして，プロセッサ２からMAC3
へ結線111を介してリクエスト情報，結線112を介してス
トアデータがそれぞれ供給され，結線113を介してMAC3
からプロセッサ２へロードデータが供給される。MAC3と
MM4とにおいては，結線121を介して，リクエスト情報，
アドレスが，結線122を介してストアデータがそれぞれM
AC3からMM4へ，結線123を介してロードデータがMM4から
MAC3へそれぞれ供給される。MAC3とMM4は３本のポート
で接続されており，それぞれリクエスト情報，ストアデ
ータ，ロードデータが転送される。
プロセッサ１及び２は第２図に示すように命令制御ユ
ニット11,ベクトル演算ユニット21〜24を備えている。
命令制御ユニット11は命令の解読，発行を制御し，ベク
トル演算命令を解読すると演算ユニット21〜24に対し結
線200を介して演算指示を出す。命令制御ユニット11は
メモリ参照命令を解読すると結線101−１を介してMAC3
に対してリクエスト，コマンド，アドレス，ベクトルデ
ータの要素間距離等のリクエスト情報を送出する。
ニット11,ベクトル演算ユニット21〜24を備えている。
命令制御ユニット11は命令の解読，発行を制御し，ベク
トル演算命令を解読すると演算ユニット21〜24に対し結
線200を介して演算指示を出す。命令制御ユニット11は
メモリ参照命令を解読すると結線101−１を介してMAC3
に対してリクエスト，コマンド，アドレス，ベクトルデ
ータの要素間距離等のリクエスト情報を送出する。
メモリのアクセス終了によってデータ送出される際に
は,MAC3から結線101−２を介してリプライ信号が命令制
御ユニット11に供給され，命令制御ユニット11はリプラ
イ信号を受取ると結線200を介してベクトル演算ユニッ
ト21〜24に対してロードデータの取込み指示を行なう。
ベクトル演算ユニット21〜24はベクトル演算パイプライ
ンで並列に動作し，各ベクトル演算ユニットは複数要素
を保持するベクトルレジスタ群および加減算，乗除算，
論理演算，シフトの演算パイプラインのセットを有して
いる。そして，要素番号はベクトル演算ユニット21〜24
の構成順に与えられ，同一のベクトル演算ユニットが要
素番号をベクトル演算ユニット数で割った剰余が等しい
ものを処理するように割り付けられる。また，ベクトル
演算ユニット21〜24の内いずれかのベクトル演算ユニッ
トに障害が発生した場合，縮退して動作することができ
るどのベクトル演算ユニットが構成されているか，また
は装備されているかは命令制御ユニット11に設けられて
いるベクトル演算ユニット構成レジスタ12で示される。
レジスタ12は４ビットから成り，各ビットがそれぞれベ
クトル演算ユニット21〜24に対応している。即ち，全ベ
クトル演算ユニットが構成されている場合，レジスタ12
で保持されている値は“1111"になる。また，例えばベ
クトル演算ユニット21のみが構成されている場合はレジ
スタ12で保持されている値は“1000"になる。レジスタ1
2は，図示されないスキャンパスによってのみセットさ
れ，レジスタ12がとりうる値は,MAC3での制御の容易性
から“1111",“1100",“0011",“1000",“0100",“001
0",“0001"の７通りに制限されている。MM4からのロー
ドデータ,MM4へのストアデータはそれぞれのベクトル演
算ユニット21〜24とMAC3の間にパスが設けられており，
パス102−１〜102−４を介してストアデータがそれぞれ
ベクトル演算ユニット21〜24からMAC3へ送られ，パス10
3−１〜103−４を介してロードデータがそれぞれMAC3か
らベクトル演算ユニット21〜24へ送られる。ベクトル演
算ユニット21〜24のうち構成（装備）されていないベク
トル演算ユニットがあると,MAC3はストアデータとして
構成されているベクトル演算ユニットからのデータのみ
をMM4へ送るよう選択し，ロードデータは構成されてい
るベクトル演算ユニットにMM4から読出したデータが全
て供給されるよう制御する。
は,MAC3から結線101−２を介してリプライ信号が命令制
御ユニット11に供給され，命令制御ユニット11はリプラ
イ信号を受取ると結線200を介してベクトル演算ユニッ
ト21〜24に対してロードデータの取込み指示を行なう。
ベクトル演算ユニット21〜24はベクトル演算パイプライ
ンで並列に動作し，各ベクトル演算ユニットは複数要素
を保持するベクトルレジスタ群および加減算，乗除算，
論理演算，シフトの演算パイプラインのセットを有して
いる。そして，要素番号はベクトル演算ユニット21〜24
の構成順に与えられ，同一のベクトル演算ユニットが要
素番号をベクトル演算ユニット数で割った剰余が等しい
ものを処理するように割り付けられる。また，ベクトル
演算ユニット21〜24の内いずれかのベクトル演算ユニッ
トに障害が発生した場合，縮退して動作することができ
るどのベクトル演算ユニットが構成されているか，また
は装備されているかは命令制御ユニット11に設けられて
いるベクトル演算ユニット構成レジスタ12で示される。
レジスタ12は４ビットから成り，各ビットがそれぞれベ
クトル演算ユニット21〜24に対応している。即ち，全ベ
クトル演算ユニットが構成されている場合，レジスタ12
で保持されている値は“1111"になる。また，例えばベ
クトル演算ユニット21のみが構成されている場合はレジ
スタ12で保持されている値は“1000"になる。レジスタ1
2は，図示されないスキャンパスによってのみセットさ
れ，レジスタ12がとりうる値は,MAC3での制御の容易性
から“1111",“1100",“0011",“1000",“0100",“001
0",“0001"の７通りに制限されている。MM4からのロー
ドデータ,MM4へのストアデータはそれぞれのベクトル演
算ユニット21〜24とMAC3の間にパスが設けられており，
パス102−１〜102−４を介してストアデータがそれぞれ
ベクトル演算ユニット21〜24からMAC3へ送られ，パス10
3−１〜103−４を介してロードデータがそれぞれMAC3か
らベクトル演算ユニット21〜24へ送られる。ベクトル演
算ユニット21〜24のうち構成（装備）されていないベク
トル演算ユニットがあると,MAC3はストアデータとして
構成されているベクトル演算ユニットからのデータのみ
をMM4へ送るよう選択し，ロードデータは構成されてい
るベクトル演算ユニットにMM4から読出したデータが全
て供給されるよう制御する。
第３図に示すように,MAC3はリクエスト制御部51,アド
レス生成部52,切替回路53,アライン制御部54及び57,ア
ライン回路55および58,及び遅延回路55を備えている。
リクエスト制御部51はプロセッサ１及び２からそれぞれ
結線101−１及び111−１を介して供給されるリクエスト
情報に基づいてMM4へのリクエストを制御する。リクエ
スト情報には，リクエスト信号の他にベクトルデータの
先頭アドレス，ベクトルデータの要素間間隔，ベクトル
データの要素数，アクセス種別を示すコマンド，さら
に，レジスタ12に保持されているベクトル演算ユニット
構成情報が含まれている。リクエスト制御部51は，プロ
セッサ１からのリクエストとプロセッサ２からのリクエ
ストを調停し，前記リクエスト情報に基いて，同時にア
クセスする最大要素数を決定する。同時アクセス最大要
素数はリクエスト情報に含まれている構成ベクトル演算
ユニット数によって決定される。即ち，ベクトル演算ユ
ニットが４つ構成されている場合は同時アクセス最大要
素数は4,2つの場合及び１つの場合にはそれぞれ同時ア
クセス最大要素数は２及び１となる。なお，リクエスト
情報はプロセッサ毎に送られてくるので，プロセッサ毎
にベクトル演算ユニット数が異なっていてもリクエスト
毎に同時アクセス最大要素数を正しく求めることができ
る。
レス生成部52,切替回路53,アライン制御部54及び57,ア
ライン回路55および58,及び遅延回路55を備えている。
リクエスト制御部51はプロセッサ１及び２からそれぞれ
結線101−１及び111−１を介して供給されるリクエスト
情報に基づいてMM4へのリクエストを制御する。リクエ
スト情報には，リクエスト信号の他にベクトルデータの
先頭アドレス，ベクトルデータの要素間間隔，ベクトル
データの要素数，アクセス種別を示すコマンド，さら
に，レジスタ12に保持されているベクトル演算ユニット
構成情報が含まれている。リクエスト制御部51は，プロ
セッサ１からのリクエストとプロセッサ２からのリクエ
ストを調停し，前記リクエスト情報に基いて，同時にア
クセスする最大要素数を決定する。同時アクセス最大要
素数はリクエスト情報に含まれている構成ベクトル演算
ユニット数によって決定される。即ち，ベクトル演算ユ
ニットが４つ構成されている場合は同時アクセス最大要
素数は4,2つの場合及び１つの場合にはそれぞれ同時ア
クセス最大要素数は２及び１となる。なお，リクエスト
情報はプロセッサ毎に送られてくるので，プロセッサ毎
にベクトル演算ユニット数が異なっていてもリクエスト
毎に同時アクセス最大要素数を正しく求めることができ
る。
これらの同時アクセス最大要素数は先頭アドレス，要
素間間隔とともに結線300を介してアドレス生成部52へ
送られ，ここで各要素のアドレスが計算される。そし
て，これら計算アドレスは対応するポートに結線121−
１〜121−４を介してリクエストと共に送出される。
素間間隔とともに結線300を介してアドレス生成部52へ
送られ，ここで各要素のアドレスが計算される。そし
て，これら計算アドレスは対応するポートに結線121−
１〜121−４を介してリクエストと共に送出される。
ベクトル演算ユニット21〜24からのストアデータはパ
ス102−１〜102−４及びパス112−１〜112−４を介して
それぞれプロセッサ１及びプロセッサ２から切替回路53
に供給される。切替回路53ではリクエスト制御部51によ
って調停され，処理される側のプロセッサからのストア
データがリクエスト制御部51から結線301を介して供給
される切替信号によりそれぞれ結線302−１〜302−４を
介してアライン回路55に供給される。アライン回路55
は，それぞれがベクトル演算ユニット21〜24からのスト
アデータを結線302−１〜302−４を介して入力とし，そ
れぞれのストアデータがストアされるアドレスに対応し
たメモリポート122−１〜122−４に出力するようアライ
ンする回路であり，アライン制御部54で生成される制御
信号により制御される。アライン制御部54は結線303に
より供給される先頭アドレス，要素間間隔，ベクトル演
算ユニット構成情報により，アライン回路55の制御信号
を生成する。なお，これらアライン制御部54及びアライ
ン回路55の構成については，例えば特願昭61−12258号
明細書に記載されている。
ス102−１〜102−４及びパス112−１〜112−４を介して
それぞれプロセッサ１及びプロセッサ２から切替回路53
に供給される。切替回路53ではリクエスト制御部51によ
って調停され，処理される側のプロセッサからのストア
データがリクエスト制御部51から結線301を介して供給
される切替信号によりそれぞれ結線302−１〜302−４を
介してアライン回路55に供給される。アライン回路55
は，それぞれがベクトル演算ユニット21〜24からのスト
アデータを結線302−１〜302−４を介して入力とし，そ
れぞれのストアデータがストアされるアドレスに対応し
たメモリポート122−１〜122−４に出力するようアライ
ンする回路であり，アライン制御部54で生成される制御
信号により制御される。アライン制御部54は結線303に
より供給される先頭アドレス，要素間間隔，ベクトル演
算ユニット構成情報により，アライン回路55の制御信号
を生成する。なお，これらアライン制御部54及びアライ
ン回路55の構成については，例えば特願昭61−12258号
明細書に記載されている。
ここでは，ベクトル演算ユニット構成情報が各プロセ
ッサ（本実施例の場合，プロセッサ１及びプロセッサ
２）から独立にリクエスト情報として供給されるので，
プロセッサ毎にベクトル演算ユニットの構成が異なって
いても，それぞれのプロセッサに対応したベクトル演算
ユニットの構成でアライン回路55が制御できる。例え
ば，プロセッサ１のレジスタ12の内容が“1111"でプロ
セッサ２のレジスタ12の内容が“0011"である場合，先
頭要素のアドレスがメモリポート122−１に対応したポ
ート，次の要素のアドレスがメモリポート122−２に対
応したポートに属しているものとすると，プロセッサ１
からのアクセスでは結線302−１からアライン回路55に
供給されるデータがメモリポート122−１を経てMM4へ，
結線302−２からアライン回路55に供給されるデータが
メモリポート122−２を経てMM4へそれぞれ送出される。
ッサ（本実施例の場合，プロセッサ１及びプロセッサ
２）から独立にリクエスト情報として供給されるので，
プロセッサ毎にベクトル演算ユニットの構成が異なって
いても，それぞれのプロセッサに対応したベクトル演算
ユニットの構成でアライン回路55が制御できる。例え
ば，プロセッサ１のレジスタ12の内容が“1111"でプロ
セッサ２のレジスタ12の内容が“0011"である場合，先
頭要素のアドレスがメモリポート122−１に対応したポ
ート，次の要素のアドレスがメモリポート122−２に対
応したポートに属しているものとすると，プロセッサ１
からのアクセスでは結線302−１からアライン回路55に
供給されるデータがメモリポート122−１を経てMM4へ，
結線302−２からアライン回路55に供給されるデータが
メモリポート122−２を経てMM4へそれぞれ送出される。
一方，プロセッサ２からのアクセスでは，先頭要素の
アドレス，要素間間隔がプロセッサ１と同様であっても
プロセッサ２ではベクトル演算ユニット23及び24が構成
されているだけであるためベクトル演算ユニット23から
送られてきたデータ，つまり結線302−３を介してアラ
イン回路55に供給されるデータがメモリポート122−１
を経てMM4へ，ベクトル演算ユニット24から送られてき
たデータ，つまり，結線302−４を介してアライン回路5
5に供給されるデータがメモリポート122−２を経てMM4
へそれぞれ送出される。
アドレス，要素間間隔がプロセッサ１と同様であっても
プロセッサ２ではベクトル演算ユニット23及び24が構成
されているだけであるためベクトル演算ユニット23から
送られてきたデータ，つまり結線302−３を介してアラ
イン回路55に供給されるデータがメモリポート122−１
を経てMM4へ，ベクトル演算ユニット24から送られてき
たデータ，つまり，結線302−４を介してアライン回路5
5に供給されるデータがメモリポート122−２を経てMM4
へそれぞれ送出される。
遅延回路６にはリクエスト制御部51からMM4へ送出さ
れたリクエストに関する情報が結線303を介して送ら
れ，このリクエスト情報はMM4へのアクセス時間分遅延
させられ，プロセッサ１へのリプライを結線101−２を
介して，プロセッサ２へのリプライを結線111−２を介
してそれぞれのプロセッサ１及び２へ送出する。また,M
M4から読出したデータを各プロセッサのベクトル演算ユ
ニットへ供給するために，遅延回路56から結線305を介
してアライン制御部57に制御情報を供給する。アライン
制御部57にはMM4からメモリポート123−１〜123−４を
介して読出したデータが入力され，この読出しデータを
対応するベクトル演算ユニット21〜24へ結線103−１〜1
03−4,または結線113−１〜113−４を介して供給するよ
うアラインする。なお，アライン制御部57及びアライン
回路58は，ベクトル演算ユニット側が出力側になること
を除いてMM4へデータをストアする際に用いられるアラ
イン回路55及びアライン制御部54と同様である。つま
り，ベクトル演算ユニット構成情報に基いて，先頭アド
レスから読出したデータを対応するベクトル演算ユニッ
トへ返すようにアライン回路58は制御される。従って，
プロセッサ毎にベクトル演算ユニットの構成が異なって
いても，正しくロードデータをベクトル演算ユニットに
供給することができる。
れたリクエストに関する情報が結線303を介して送ら
れ，このリクエスト情報はMM4へのアクセス時間分遅延
させられ，プロセッサ１へのリプライを結線101−２を
介して，プロセッサ２へのリプライを結線111−２を介
してそれぞれのプロセッサ１及び２へ送出する。また,M
M4から読出したデータを各プロセッサのベクトル演算ユ
ニットへ供給するために，遅延回路56から結線305を介
してアライン制御部57に制御情報を供給する。アライン
制御部57にはMM4からメモリポート123−１〜123−４を
介して読出したデータが入力され，この読出しデータを
対応するベクトル演算ユニット21〜24へ結線103−１〜1
03−4,または結線113−１〜113−４を介して供給するよ
うアラインする。なお，アライン制御部57及びアライン
回路58は，ベクトル演算ユニット側が出力側になること
を除いてMM4へデータをストアする際に用いられるアラ
イン回路55及びアライン制御部54と同様である。つま
り，ベクトル演算ユニット構成情報に基いて，先頭アド
レスから読出したデータを対応するベクトル演算ユニッ
トへ返すようにアライン回路58は制御される。従って，
プロセッサ毎にベクトル演算ユニットの構成が異なって
いても，正しくロードデータをベクトル演算ユニットに
供給することができる。
以上説明したように、本発明では、各プロセッサが少
なくとも一つのベクトル演算ユニットを備え、プロセッ
サの各々においてベクトル演算ユニットの構成数を他の
プロセッサにおけるベクトル演算ユニットの構成数に依
存することなく定めるようにして、つまり、ベクトル演
算ユニットの構成数をプロセッサ毎に独立して決定する
ようにして、主記憶アクセスの際、各プロセッサは、ベ
クトル演算ユニットの構成を示す構成情報をリクエスト
情報に含めてメモリアクセス制御装置に与えるようにし
たから、プロセッサ毎にベクトル演算ユニットの構成が
異なっていても、主記憶アクセス制御を行うことができ
る。つまり、プロセッサを動作させることができる。こ
れによって、柔軟なシステム構成が可能となるとともに
ベクトル演算ユニットの縮退を最小限に食い止めること
ができる。
なくとも一つのベクトル演算ユニットを備え、プロセッ
サの各々においてベクトル演算ユニットの構成数を他の
プロセッサにおけるベクトル演算ユニットの構成数に依
存することなく定めるようにして、つまり、ベクトル演
算ユニットの構成数をプロセッサ毎に独立して決定する
ようにして、主記憶アクセスの際、各プロセッサは、ベ
クトル演算ユニットの構成を示す構成情報をリクエスト
情報に含めてメモリアクセス制御装置に与えるようにし
たから、プロセッサ毎にベクトル演算ユニットの構成が
異なっていても、主記憶アクセス制御を行うことができ
る。つまり、プロセッサを動作させることができる。こ
れによって、柔軟なシステム構成が可能となるとともに
ベクトル演算ユニットの縮退を最小限に食い止めること
ができる。
従って，大量のベクトルデータを高速かつ大量のジョ
ブを処理することができる。
ブを処理することができる。
第１図は本発明によるマルチプロセッサシステムを示す
ブロック図，第２図はプロセッサの構成の一実施例を示
すブロック図，第３図は第１図のメモリアクセス制御装
置の構成の一実施例を示すブロック図である。 1,2……プロセッサ,3……メモリアクセス制御装置（MA
C）,4……主記憶装置（MM）,11……命令制御ユニット,1
2……パイプライン演算器構成レジスタ,21〜24……ベク
トル演算ユニット,51……リクエスト制御部,52……アド
レス生成部,53……切替回路,54,57……アライン制御部,
55,58……アライン回路,56……遅延回路。
ブロック図，第２図はプロセッサの構成の一実施例を示
すブロック図，第３図は第１図のメモリアクセス制御装
置の構成の一実施例を示すブロック図である。 1,2……プロセッサ,3……メモリアクセス制御装置（MA
C）,4……主記憶装置（MM）,11……命令制御ユニット,1
2……パイプライン演算器構成レジスタ,21〜24……ベク
トル演算ユニット,51……リクエスト制御部,52……アド
レス生成部,53……切替回路,54,57……アライン制御部,
55,58……アライン回路,56……遅延回路。
Claims (2)
- 【請求項１】複数のプロセッサと、 この複数のプロセッサに共有される共有メモリと、 前記複数のプロセッサの各々に少なくとも１つ設けられ
るとともに設置数が前記プロセッサ毎に独自に設定され
るベクトル演算ユニットと、 前記複数のプロセッサの各々に対応して設けられ、該プ
ロセッサに設置された前記ベクトル演算ユニットの構成
を示す構成情報を保持する構成情報保持手段と、 前記共有メモリと前記複数のプロセッサに設けられた前
記ベクトル演算ユニットとの間でデータ転送を行う場
合、該データ転送が行われる複数のプロセッサのうちの
１つの前記構成情報手段に保持された構成情報に示され
る少なくとも１つのベクトル演算ユニットと該共有メモ
リとの間のデータ転送を制御する制御手段とを含むこと
を特徴とするマルチプロセッサシステム。 - 【請求項２】前記制御手段は、前記構成情報に示される
少なくとも１つのベクトル演算ユニットからのデータを
整列して前記共有メモリに送出する第１の整列手段と、
前記共有メモリ空のデータを整列して前記構成情報に示
される少なくとも１つベクトル演算ユニットに送出する
第２の整列手段とを含むことを特徴とする請求項１記載
のマルチプロセッサシステム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148273A JP2658397B2 (ja) | 1989-06-13 | 1989-06-13 | マルチプロセッサシステム |
| EP90111189A EP0402891B1 (en) | 1989-06-13 | 1990-06-13 | Multiprocessor system with vector pipelines |
| CA002018865A CA2018865C (en) | 1989-06-13 | 1990-06-13 | Multiprocessor system with vector pipelines |
| DE69025650T DE69025650T2 (de) | 1989-06-13 | 1990-06-13 | Multiprozessorsystem mit Vektorpipelinen |
| US08/064,678 US5887182A (en) | 1989-06-13 | 1993-05-21 | Multiprocessor system with vector pipelines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148273A JP2658397B2 (ja) | 1989-06-13 | 1989-06-13 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0314063A JPH0314063A (ja) | 1991-01-22 |
| JP2658397B2 true JP2658397B2 (ja) | 1997-09-30 |
Family
ID=15449081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1148273A Expired - Lifetime JP2658397B2 (ja) | 1989-06-13 | 1989-06-13 | マルチプロセッサシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5887182A (ja) |
| EP (1) | EP0402891B1 (ja) |
| JP (1) | JP2658397B2 (ja) |
| CA (1) | CA2018865C (ja) |
| DE (1) | DE69025650T2 (ja) |
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|---|---|---|---|---|
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| CA2147314C (en) * | 1994-05-09 | 1999-09-07 | Hubert Rae Mclellan, Jr. | A configurable vector processor |
| JP3344345B2 (ja) | 1998-12-15 | 2002-11-11 | 日本電気株式会社 | 共有メモリ型ベクトル処理システムとその制御方法及びベクトル処理の制御プログラムを格納する記憶媒体 |
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| EP1215574A1 (en) * | 2000-12-12 | 2002-06-19 | Sony International (Europe) GmbH | Method for processing data on an iterative algorithm basis and an apparatus therefore |
| JP2003263331A (ja) * | 2002-03-07 | 2003-09-19 | Toshiba Corp | マルチプロセッサシステム |
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| US8423745B1 (en) | 2009-11-16 | 2013-04-16 | Convey Computer | Systems and methods for mapping a neighborhood of data to general registers of a processing element |
| US10430190B2 (en) | 2012-06-07 | 2019-10-01 | Micron Technology, Inc. | Systems and methods for selectively controlling multithreaded execution of executable code segments |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4636942A (en) * | 1983-04-25 | 1987-01-13 | Cray Research, Inc. | Computer vector multiprocessing control |
| US4901230A (en) * | 1983-04-25 | 1990-02-13 | Cray Research, Inc. | Computer vector multiprocessing control with multiple access memory and priority conflict resolution method |
| JPS6077265A (ja) * | 1983-10-05 | 1985-05-01 | Hitachi Ltd | ベクトル処理装置 |
| JPS6353678A (ja) * | 1986-08-22 | 1988-03-07 | Hitachi Ltd | ベクトル処理装置 |
| WO1988009016A1 (en) * | 1987-05-14 | 1988-11-17 | Fujitsu Limited | Vector processor for processing recurrent equations at a high speed |
| JP2602240B2 (ja) * | 1987-08-28 | 1997-04-23 | 株式会社日立製作所 | マルチプロセツサシステム |
| JP2941817B2 (ja) * | 1988-09-14 | 1999-08-30 | 株式会社日立製作所 | ベクトル処理装置 |
-
1989
- 1989-06-13 JP JP1148273A patent/JP2658397B2/ja not_active Expired - Lifetime
-
1990
- 1990-06-13 CA CA002018865A patent/CA2018865C/en not_active Expired - Fee Related
- 1990-06-13 EP EP90111189A patent/EP0402891B1/en not_active Expired - Lifetime
- 1990-06-13 DE DE69025650T patent/DE69025650T2/de not_active Expired - Fee Related
-
1993
- 1993-05-21 US US08/064,678 patent/US5887182A/en not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| 別冊インターフェース数値演算プロセッサ（昭和６２年４月１日初版発行）ＣＱ出版株式会社１９９頁 |
| 情報処理学会第３６回（昭和６３年前期）全国大会 ７Ｃ−４ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69025650T2 (de) | 1996-08-22 |
| CA2018865A1 (en) | 1990-12-13 |
| JPH0314063A (ja) | 1991-01-22 |
| DE69025650D1 (de) | 1996-04-11 |
| EP0402891B1 (en) | 1996-03-06 |
| EP0402891A3 (en) | 1991-04-24 |
| US5887182A (en) | 1999-03-23 |
| CA2018865C (en) | 1994-10-25 |
| EP0402891A2 (en) | 1990-12-19 |
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