JPH0314063A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JPH0314063A JPH0314063A JP1148273A JP14827389A JPH0314063A JP H0314063 A JPH0314063 A JP H0314063A JP 1148273 A JP1148273 A JP 1148273A JP 14827389 A JP14827389 A JP 14827389A JP H0314063 A JPH0314063 A JP H0314063A
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- 239000013598 vector Substances 0.000 claims abstract description 77
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 101500021165 Aplysia californica Myomodulin-A Proteins 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8092—Array of vector units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセッサシステムに関する。
１９７８年に米国クレー社からクレー１ （Ｃｒａｙ−
１）と名づけられた計算機システムが出荷されて以来。
１）と名づけられた計算機システムが出荷されて以来。
科学計算に対する需要が急速に高まり、高速計算を実現
するために各種゛の改善がなされている。このような改
善として１例えば、ベクトル演算を行なうベクトル演算
ユニットを複数個備えて、命令制御ユニットがこれらの
ベクトル演算ユニットを制御して大規模ベクトルを高速
に処理する方法。
するために各種゛の改善がなされている。このような改
善として１例えば、ベクトル演算を行なうベクトル演算
ユニットを複数個備えて、命令制御ユニットがこれらの
ベクトル演算ユニットを制御して大規模ベクトルを高速
に処理する方法。
７’ｏ七ツサを複数個設けてマルチプロセノン７ｆを行
ない、スループットの改善をはかる方法等がある。
ない、スループットの改善をはかる方法等がある。
ところで、複数のベクトル演算ユニットを備えてベクト
ル演算を行う場合には、大量のジョブに対応するのが困
難であり、また複数のプロセッサを設けて演算を行う場
合には、一般にベクトル演算ユニットが単一であるため
大規模ベクトルの処理における応答時間が遅くなるとい
う問題点がある。つまり、従来の計算システムでは、大
量のベクトルデータを高速に、かつ大量のジョブを処理
したいという要求を満たすには計算能力不十分である。
ル演算を行う場合には、大量のジョブに対応するのが困
難であり、また複数のプロセッサを設けて演算を行う場
合には、一般にベクトル演算ユニットが単一であるため
大規模ベクトルの処理における応答時間が遅くなるとい
う問題点がある。つまり、従来の計算システムでは、大
量のベクトルデータを高速に、かつ大量のジョブを処理
したいという要求を満たすには計算能力不十分である。
本発明の目的は大量のベクトルデータを高速にかつ大量
のジョブを処理することのできるマルチプロセッサシス
テムを提供することにある。
のジョブを処理することのできるマルチプロセッサシス
テムを提供することにある。
本発明によれば複数のプロセッサが主記憶を共有スるマ
ルチプロセッサシステムであって、前記各プロセッサは
少なくとも１つのベクトル演算ユニットを有し、前記ベ
クトル演算ユニットはプロセッサ毎に独立であることを
特徴とするマルチプロセッサシステムが得られる。
ルチプロセッサシステムであって、前記各プロセッサは
少なくとも１つのベクトル演算ユニットを有し、前記ベ
クトル演算ユニットはプロセッサ毎に独立であることを
特徴とするマルチプロセッサシステムが得られる。
この際前記各プロセッサにはベクトル演算ユニットの構
成数を示す構成情報が格納されるレジスタ手段が備えら
れ、前記各プロセッサからの主記憶アクセスの際、前記
構成情報に基づいて前記主記憶へのアクセスを調停制御
するアクセス制御手段を有することが望ましい。
成数を示す構成情報が格納されるレジスタ手段が備えら
れ、前記各プロセッサからの主記憶アクセスの際、前記
構成情報に基づいて前記主記憶へのアクセスを調停制御
するアクセス制御手段を有することが望ましい。
次に１本発明について実施例によって説明する。
第１図を参照して１本発明によるマルチプロセッサシス
テムは、プロセッサ１及び２．メモリアクセス制御装置
（ＭＡＣ）３及び主記憶装置（ＭＭ） ４を備えている
。
テムは、プロセッサ１及び２．メモリアクセス制御装置
（ＭＡＣ）３及び主記憶装置（ＭＭ） ４を備えている
。
プロセッサ１からＭＡＣ３へ結線１０１を介してリクエ
スト情報、結線１０２を介してストアデータがそれぞれ
供給され、 ＭＡＣ３からプロセッサ１へは結線１０３
を介してロードデータが供給される。同様にして、プロ
セッサ２からＭＡＣ３へ結線１１１を介してリクエスト
情報、結線１１２を介してストアデータがそれぞれ供給
され、結線１１３を介してＦｉｌｉＡＣ３からプロセッ
サ２ヘロードデータが供給される。
スト情報、結線１０２を介してストアデータがそれぞれ
供給され、 ＭＡＣ３からプロセッサ１へは結線１０３
を介してロードデータが供給される。同様にして、プロ
セッサ２からＭＡＣ３へ結線１１１を介してリクエスト
情報、結線１１２を介してストアデータがそれぞれ供給
され、結線１１３を介してＦｉｌｉＡＣ３からプロセッ
サ２ヘロードデータが供給される。
ＭＡＣ３とＭＭ４とにおいては、結線１２１を介して。
リクエスト情報、アドレスが、結線１２２を介してスト
アデータがそれぞれＭＡＣ３がらＭＭ４へ、結線１２３
を介してロードデータがＭＭ４がらＭＡＣ３へそれぞ谷
泄給される。ＭＡＣ３とＭＭ４は４本のポートで接続さ
れており、それぞれリクエスト情報、ストアデータ、ロ
ードデータが転送される。
アデータがそれぞれＭＡＣ３がらＭＭ４へ、結線１２３
を介してロードデータがＭＭ４がらＭＡＣ３へそれぞ谷
泄給される。ＭＡＣ３とＭＭ４は４本のポートで接続さ
れており、それぞれリクエスト情報、ストアデータ、ロ
ードデータが転送される。
プロセッサ１及び２は第２図に示すように命令制御ユニ
ット１１ 、ベクトル演算ユニット２１〜２４を備えて
いる。命令制御ユニット１１は命令の解読１発行を制御
し、ベクトル演算命令を解読すると演算ユニット２１〜
２４に対し結線２００を介して演算指示を出す。命令制
御ユニット１１はメモリ参照命令を解読すると結線１０
１−１を介してＭＡＣ３に対してリクエスト、コマンド
、アドレス、ベクトルデータの要素間距離等のリクエス
ト情報を送出する。
ット１１ 、ベクトル演算ユニット２１〜２４を備えて
いる。命令制御ユニット１１は命令の解読１発行を制御
し、ベクトル演算命令を解読すると演算ユニット２１〜
２４に対し結線２００を介して演算指示を出す。命令制
御ユニット１１はメモリ参照命令を解読すると結線１０
１−１を介してＭＡＣ３に対してリクエスト、コマンド
、アドレス、ベクトルデータの要素間距離等のリクエス
ト情報を送出する。
メモリのアクセス終了によってデータ送出される際には
、 ＭＡＣ３から結線１０１−２を介してリグライ信号
が命令制御ユニット１１に供給され、命令制御ユニット
１１はリプライ信号を受取ると結線２００を介してベク
トル演算ユニット２１〜２４に対してロードデータの取
込み指示を行なう。ベクトル演算ユニット２１〜２４は
ベクトル演算パイプラインで並列に動作し、各ベクトル
演算ユニットは複数要素を保持するベクトルレジスタ群
および加減算２乗除算、論理演算、シフトの演算パイプ
ラインのセントを有している。
、 ＭＡＣ３から結線１０１−２を介してリグライ信号
が命令制御ユニット１１に供給され、命令制御ユニット
１１はリプライ信号を受取ると結線２００を介してベク
トル演算ユニット２１〜２４に対してロードデータの取
込み指示を行なう。ベクトル演算ユニット２１〜２４は
ベクトル演算パイプラインで並列に動作し、各ベクトル
演算ユニットは複数要素を保持するベクトルレジスタ群
および加減算２乗除算、論理演算、シフトの演算パイプ
ラインのセントを有している。
そして、要素番号はベクトル演算ユニット２１〜２４の
構成順に与えられ、同一のベクトル演算ユニットが要素
番号をベクトル演算ユニット数で割った剰余が等しいも
のを処理するように割り付けられる。また、ベクトル演
算ユニット２１〜２４の内いずれかのベクトル演算ユニ
ットに障害が発生した場合、縮退して動作することがで
きるどのベクトル演算ユニットが構成されているか、ま
たは装備されているかは命令制御ユニット１１に設けら
れているベクトル演算ユニット構成レジスタ１２で示さ
れる。レジスタ１２は４ビツトから成り、各ビットがそ
れぞれベクトル演算ユニット２１〜２４に対応している
。即ち、全ベクトル演Ｘユニットが構成されている場合
、レジスタ１２で保持さ′れている値は”１１１１”に
なる。また１例えばベクトル演算ユニット２１のみが構
成されている場合はレジスタ１２で保持されている値は
”１０００ ’になる。レジスタ１２は２図示されない
スキャンパスによってのみセットされ、レジスタ１２が
とりうる値は、 ＭＡＣ３での制御の容易性から” １
１１１”、”１１００”、”００１１”、”１０００”
’ ０１００”ど００１０ ”ど０００１”の７通りに
制限されている。ＭＭ４からのロードデータ、 ＭＭ
４へのストアデータはそれぞれのベクトル演算ユニット
２１〜２４とＭＡＣ３の間に・ンスが設けられており。
構成順に与えられ、同一のベクトル演算ユニットが要素
番号をベクトル演算ユニット数で割った剰余が等しいも
のを処理するように割り付けられる。また、ベクトル演
算ユニット２１〜２４の内いずれかのベクトル演算ユニ
ットに障害が発生した場合、縮退して動作することがで
きるどのベクトル演算ユニットが構成されているか、ま
たは装備されているかは命令制御ユニット１１に設けら
れているベクトル演算ユニット構成レジスタ１２で示さ
れる。レジスタ１２は４ビツトから成り、各ビットがそ
れぞれベクトル演算ユニット２１〜２４に対応している
。即ち、全ベクトル演Ｘユニットが構成されている場合
、レジスタ１２で保持さ′れている値は”１１１１”に
なる。また１例えばベクトル演算ユニット２１のみが構
成されている場合はレジスタ１２で保持されている値は
”１０００ ’になる。レジスタ１２は２図示されない
スキャンパスによってのみセットされ、レジスタ１２が
とりうる値は、 ＭＡＣ３での制御の容易性から” １
１１１”、”１１００”、”００１１”、”１０００”
’ ０１００”ど００１０ ”ど０００１”の７通りに
制限されている。ＭＭ４からのロードデータ、 ＭＭ
４へのストアデータはそれぞれのベクトル演算ユニット
２１〜２４とＭＡＣ３の間に・ンスが設けられており。
パス１０２−１〜１０２−４を介してストアデータがそ
れぞれベクトル演算ユニット２１〜２４からＭＡＣ３へ
送られ、／ぞス１０３−１〜１０３−４を介してロード
データがそれぞれＭＡＣ３からベクトル演算ユニット２
１〜２４へ送られる。ベクトル演算ユニノ１−２１〜２
・４のうち構成（装備）されていないベクトル演算ユニ
ットがあると、ＭＡＣ，３はストアデータとして構成さ
れているベクトル演算ユニットからのデータのみをＭＭ
４へ送るよう選択し。
れぞれベクトル演算ユニット２１〜２４からＭＡＣ３へ
送られ、／ぞス１０３−１〜１０３−４を介してロード
データがそれぞれＭＡＣ３からベクトル演算ユニット２
１〜２４へ送られる。ベクトル演算ユニノ１−２１〜２
・４のうち構成（装備）されていないベクトル演算ユニ
ットがあると、ＭＡＣ，３はストアデータとして構成さ
れているベクトル演算ユニットからのデータのみをＭＭ
４へ送るよう選択し。
ロードデータは構成されているベクトル演算ユニットに
ＭＭ’４から読出したデータが全て供給されるよう制御
する。
ＭＭ’４から読出したデータが全て供給されるよう制御
する。
第３図に示すように、 ＭＡＣ３はリクエスト制御部５
↓、アドレス生成部５２．切替回路５３．アライン制御
部５４及び５７．アライン回路５５および５８．及び遅
延回路５５を備えている。リクエスト制御部５１はプロ
セッサ１及び２からそれぞれ結線１０１−１及び１１１
−１を介して供給されるリクエスト情報に基づいてＭＭ
４へのリクエストを制御する。リクエスト情報には、リ
クエスト信号の他にベクトルデータの先頭アドレス、ベ
クトルデータの要素間間隔、ベクトルデータの要素数。
↓、アドレス生成部５２．切替回路５３．アライン制御
部５４及び５７．アライン回路５５および５８．及び遅
延回路５５を備えている。リクエスト制御部５１はプロ
セッサ１及び２からそれぞれ結線１０１−１及び１１１
−１を介して供給されるリクエスト情報に基づいてＭＭ
４へのリクエストを制御する。リクエスト情報には、リ
クエスト信号の他にベクトルデータの先頭アドレス、ベ
クトルデータの要素間間隔、ベクトルデータの要素数。
アクセス種別を示すコマンド、さらに、レジスタ１２に
保持されているベクトル演算ユニット構成情報が含まれ
ている。リクエスト制御部５１は。
保持されているベクトル演算ユニット構成情報が含まれ
ている。リクエスト制御部５１は。
プロセッサ１からのリクエストとプロセッサ２からのリ
クエストを調停し、前記リクエスト情報に基いて、同時
にアクセスする最大要素数を決定する。同時アクセス最
大要素数はリクエスト情報に含まれている構成ベクトル
演算ユニット数によって決定される。即ち、ベクトル演
算ユニットが４つ構成されている場合は同時アクセス最
大要素数は４，２つの場合及び１つの場合にはそれぞれ
同時アクセス最大要素数は２及び１となる。なお。
クエストを調停し、前記リクエスト情報に基いて、同時
にアクセスする最大要素数を決定する。同時アクセス最
大要素数はリクエスト情報に含まれている構成ベクトル
演算ユニット数によって決定される。即ち、ベクトル演
算ユニットが４つ構成されている場合は同時アクセス最
大要素数は４，２つの場合及び１つの場合にはそれぞれ
同時アクセス最大要素数は２及び１となる。なお。
リクエスト情報はプロセッサ毎に送られてくるので、プ
ロセッサ毎にベクトル演算ユニット数が異なっていても
リクエスト毎に同時アクセス最大要素数を正しく求める
ことができる。
ロセッサ毎にベクトル演算ユニット数が異なっていても
リクエスト毎に同時アクセス最大要素数を正しく求める
ことができる。
これらの同時アクセス最大要素数は先頭アドレス、要素
間間隔とともに結線３００を介してアドレス生成部５２
へ送られ、ここで各要素のアドレスが計算される。そし
て、これら計算アドレスは対応するポートに結線１２１
−１〜１２１−４を介してリクエストと共に送出される
。
間間隔とともに結線３００を介してアドレス生成部５２
へ送られ、ここで各要素のアドレスが計算される。そし
て、これら計算アドレスは対応するポートに結線１２１
−１〜１２１−４を介してリクエストと共に送出される
。
ベクトル演算ユニット２１〜２４からのストアデータは
パス１０２−１〜１０２−４及びノやス１１２−１〜１
１２−４を介してそれぞれプロセッサ１及びプロセッサ
２から切替回路５３に供給される。切替回路５３ではリ
クエスト制御部５１によって調停され、処理される側の
アクセス４からのストアデータがリクエスト制御部５１
から結ａ３０１を介して供給される切替信号によりそれ
ぞれ結線３０２−１〜３０２−４を介してアライン回路
５５に供給される。アラ士ン回路５５は、それぞれがベ
クトル演算ユニット２１〜２４からのストアデータを結
線３０２−１〜３０２−４を介して入力とし、それぞれ
のストアデータがストアされるアドレスに対応したメモ
リポート１２２−１〜１２２−４に出力するようアライ
ンする回路であり、アライン制御部５４で生成される制
御信号により制御される。アライン制御部５４は結線３
０３によシ供給される先頭アドレス、要素間間隔、ベク
トル演算ユニット構成情報により、アライン回路５５の
制御信号を生成する。なお、これらアライン制御部５４
及びアライン回路５５の構成については１例えば特願昭
６１−１２２５８号明細書に記載されている。
パス１０２−１〜１０２−４及びノやス１１２−１〜１
１２−４を介してそれぞれプロセッサ１及びプロセッサ
２から切替回路５３に供給される。切替回路５３ではリ
クエスト制御部５１によって調停され、処理される側の
アクセス４からのストアデータがリクエスト制御部５１
から結ａ３０１を介して供給される切替信号によりそれ
ぞれ結線３０２−１〜３０２−４を介してアライン回路
５５に供給される。アラ士ン回路５５は、それぞれがベ
クトル演算ユニット２１〜２４からのストアデータを結
線３０２−１〜３０２−４を介して入力とし、それぞれ
のストアデータがストアされるアドレスに対応したメモ
リポート１２２−１〜１２２−４に出力するようアライ
ンする回路であり、アライン制御部５４で生成される制
御信号により制御される。アライン制御部５４は結線３
０３によシ供給される先頭アドレス、要素間間隔、ベク
トル演算ユニット構成情報により、アライン回路５５の
制御信号を生成する。なお、これらアライン制御部５４
及びアライン回路５５の構成については１例えば特願昭
６１−１２２５８号明細書に記載されている。
ここでは、ベクトル演算ユニット構成情報が各プロセッ
サ（本実施例の場合、プロセッサ１及びプロセッサ２〕
から独立にリクエスト情報として供給されるので、プロ
セッサ毎にベクトル演算ユニットの構成が異なっていて
も、それぞれのプロセッサに対応したベクトル演算ユニ
ットの構成でアライン回路５５が制御できる。例えば、
プロセッサ１のレジスタ１２の内容が’１１１１”でプ
ロセノサ２のレソスタ１２の内容が００１１”である場
合、先頭要素のアドレスがメモリポート１２２−１に対
応したポート、次の要素のアドレスがメモリ、１？−ト
１２２−２に対応したポートに属しているものとすると
、プロセッサ１からのアクセスでは結線３０２−１から
アライン回路５５に供給されるデータがメモリポー）
１２２−１を経てＭＭ４へ、結線３０２−２からアライ
ン回路５５に供給されるデータがメモリポー） １２２
−２を経てＭＭ４へそれぞれ送出される。
サ（本実施例の場合、プロセッサ１及びプロセッサ２〕
から独立にリクエスト情報として供給されるので、プロ
セッサ毎にベクトル演算ユニットの構成が異なっていて
も、それぞれのプロセッサに対応したベクトル演算ユニ
ットの構成でアライン回路５５が制御できる。例えば、
プロセッサ１のレジスタ１２の内容が’１１１１”でプ
ロセノサ２のレソスタ１２の内容が００１１”である場
合、先頭要素のアドレスがメモリポート１２２−１に対
応したポート、次の要素のアドレスがメモリ、１？−ト
１２２−２に対応したポートに属しているものとすると
、プロセッサ１からのアクセスでは結線３０２−１から
アライン回路５５に供給されるデータがメモリポー）
１２２−１を経てＭＭ４へ、結線３０２−２からアライ
ン回路５５に供給されるデータがメモリポー） １２２
−２を経てＭＭ４へそれぞれ送出される。
一方、プロセッサ２からのアクセスでは、先頭要素のア
ドレス、要素間間隔がプロセッサ１と同様であってもプ
ロセッサ２ではベクトル演算ユニット２３及び２４が構
成されているだけであるためベクトル演算ユニット２３
から送られてきたデータ、つまシ結線３０２−３を介し
てアライン回路５５に供給されるデータがメモリポー）
１２２−１を経てＭＭ４へ、ベクトル演算ユニット２
４から送られてきたデータ、つまり、結線３０２−４を
介してアライーり回路５５に供給されるデータがメモリ
ポー） １２２−２を経てＭＭ４へそれぞれ送出される
。
ドレス、要素間間隔がプロセッサ１と同様であってもプ
ロセッサ２ではベクトル演算ユニット２３及び２４が構
成されているだけであるためベクトル演算ユニット２３
から送られてきたデータ、つまシ結線３０２−３を介し
てアライン回路５５に供給されるデータがメモリポー）
１２２−１を経てＭＭ４へ、ベクトル演算ユニット２
４から送られてきたデータ、つまり、結線３０２−４を
介してアライーり回路５５に供給されるデータがメモリ
ポー） １２２−２を経てＭＭ４へそれぞれ送出される
。
遅延回路６にはリクエスト制御部５１からＭＭ４へ送出
されたリクエストに関する情報が結線３０３を介して送
られ、このリクエスト情報はＭＭ４へのアクセス時間分
遅延させられ、プロセッサ１へのリグライを結線１０１
−２を介して、プロセッサ２へのリプライを結線１１１
−２を介してそれぞれのプロセッサ１及び２へ送出する
。また、ＭＭ４から読出したデータを各プロセッサのベ
クトル演算ユニットへ供給するために、遅延回路５６か
ら結線３０５を介してアライン制御部５７に制御情報を
供給する。アライン制御部５７にはＭＭ４からメモリポ
ー） １２３−１〜１２３−４を介して読出したデータ
が入力され、この読出しデータを対応するベクトル演算
ユニット２１〜２４へ結線１０３−１〜１０３−４ 、
または結線１１３−１〜１１３−４を介して供給するよ
うアラインする。なお、アライン制御部５７及びアライ
ン回路５８は、ベクトル演算ユニット側が出力側になる
ことを除いてＭＭ４ヘデータをスト人する際に用いられ
るアライン回路５５及びアライン制御部５４と同様であ
る。つまシ。
されたリクエストに関する情報が結線３０３を介して送
られ、このリクエスト情報はＭＭ４へのアクセス時間分
遅延させられ、プロセッサ１へのリグライを結線１０１
−２を介して、プロセッサ２へのリプライを結線１１１
−２を介してそれぞれのプロセッサ１及び２へ送出する
。また、ＭＭ４から読出したデータを各プロセッサのベ
クトル演算ユニットへ供給するために、遅延回路５６か
ら結線３０５を介してアライン制御部５７に制御情報を
供給する。アライン制御部５７にはＭＭ４からメモリポ
ー） １２３−１〜１２３−４を介して読出したデータ
が入力され、この読出しデータを対応するベクトル演算
ユニット２１〜２４へ結線１０３−１〜１０３−４ 、
または結線１１３−１〜１１３−４を介して供給するよ
うアラインする。なお、アライン制御部５７及びアライ
ン回路５８は、ベクトル演算ユニット側が出力側になる
ことを除いてＭＭ４ヘデータをスト人する際に用いられ
るアライン回路５５及びアライン制御部５４と同様であ
る。つまシ。
ベクトル演算ユニット構成情報に基いて、先頭アドレス
から読出したデータを対応するベクトル演算ユニットへ
返すようにアライン回路５８は制御される。従って、プ
ロセッサ毎にベクトル演算ユニットの構成が異なってい
ても、正しくロードデータをベクトル演算ユニットに供
給することができる。
から読出したデータを対応するベクトル演算ユニットへ
返すようにアライン回路５８は制御される。従って、プ
ロセッサ毎にベクトル演算ユニットの構成が異なってい
ても、正しくロードデータをベクトル演算ユニットに供
給することができる。
以上説明したように１本発明では、各プロセッサが少な
くとも１つのベクトル演算ユニットを備え、ベクトル演
算ユニットの構成情報をリクエスト情報に含めてプロセ
ッサがメモリアクセスリクエストを発するようにしたか
ら、プロセッサ毎にベクトル演算ユニットの構成が違っ
ていてもプロセッサを動作させることができ、柔軟なシ
ステム構成が可能であるとともにベクトル演算ユニット
の縮退を最小限に食い止めることができる。
くとも１つのベクトル演算ユニットを備え、ベクトル演
算ユニットの構成情報をリクエスト情報に含めてプロセ
ッサがメモリアクセスリクエストを発するようにしたか
ら、プロセッサ毎にベクトル演算ユニットの構成が違っ
ていてもプロセッサを動作させることができ、柔軟なシ
ステム構成が可能であるとともにベクトル演算ユニット
の縮退を最小限に食い止めることができる。
従って、大量のベクトルデータを高速がり大量のジョブ
を処理することができる。
を処理することができる。
第１図は本発明によるマルチプロセッサシステムを示す
ブロック図、第２図はプロセッサの構成の一実施例を示
すブロック図、第３図は第１図のメモリアクセス制御装
置の構成の一実施例を示すブロック図である。 １．２・・・プロセッサ、３・・・メモリアクセス制御
装置（ＭＡＣ） 、 ４・・・主記憶装置（ＭＭ・）、
１１・・・命令制御ユニット、１２・・り母イブライン
演算器構成レジスタ、２１〜２４・・・ベクトル演算ユ
ニット５１・・・リクエスト制御部、５２・・・アドレ
ス生成部。 ５３・・・切替回路、５４．５７・・・アライン制御部
２５５．５８・・・アライン回路、５６・・遅延回路。 第 １ 図
ブロック図、第２図はプロセッサの構成の一実施例を示
すブロック図、第３図は第１図のメモリアクセス制御装
置の構成の一実施例を示すブロック図である。 １．２・・・プロセッサ、３・・・メモリアクセス制御
装置（ＭＡＣ） 、 ４・・・主記憶装置（ＭＭ・）、
１１・・・命令制御ユニット、１２・・り母イブライン
演算器構成レジスタ、２１〜２４・・・ベクトル演算ユ
ニット５１・・・リクエスト制御部、５２・・・アドレ
ス生成部。 ５３・・・切替回路、５４．５７・・・アライン制御部
２５５．５８・・・アライン回路、５６・・遅延回路。 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、複数のプロセッサが主記憶を共有するマルチプロセ
ッサシステムであって、前記各プロセッサは少なくとも
１つのベクトル演算ユニットを有し、前記ベクトル演算
ユニットはプロセッサ毎に独立であることを特徴とする
マルチプロセツサシステム。 ２、特許請求の範囲第１項の記載において、前記各プロ
セッサにはベクトル演算ユニットの構成数を示す構成情
報が格納されるレジスタ手段が備えられ、前記各プロセ
ッサからの主記憶アクセスの際、前記構成情報に基づい
て前記主記憶へのアクセスを調停制御するアクセス制御
手段を有することを特徴とするマルチプロセッサシステ
ム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148273A JP2658397B2 (ja) | 1989-06-13 | 1989-06-13 | マルチプロセッサシステム |
| EP90111189A EP0402891B1 (en) | 1989-06-13 | 1990-06-13 | Multiprocessor system with vector pipelines |
| DE69025650T DE69025650T2 (de) | 1989-06-13 | 1990-06-13 | Multiprozessorsystem mit Vektorpipelinen |
| CA002018865A CA2018865C (en) | 1989-06-13 | 1990-06-13 | Multiprocessor system with vector pipelines |
| US08/064,678 US5887182A (en) | 1989-06-13 | 1993-05-21 | Multiprocessor system with vector pipelines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148273A JP2658397B2 (ja) | 1989-06-13 | 1989-06-13 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0314063A true JPH0314063A (ja) | 1991-01-22 |
| JP2658397B2 JP2658397B2 (ja) | 1997-09-30 |
Family
ID=15449081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1148273A Expired - Lifetime JP2658397B2 (ja) | 1989-06-13 | 1989-06-13 | マルチプロセッサシステム |
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| Country | Link |
|---|---|
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| EP (1) | EP0402891B1 (ja) |
| JP (1) | JP2658397B2 (ja) |
| CA (1) | CA2018865C (ja) |
| DE (1) | DE69025650T2 (ja) |
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| US8205066B2 (en) * | 2008-10-31 | 2012-06-19 | Convey Computer | Dynamically configured coprocessor for different extended instruction set personality specific to application program with shared memory storing instructions invisibly dispatched from host processor |
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| US10430190B2 (en) | 2012-06-07 | 2019-10-01 | Micron Technology, Inc. | Systems and methods for selectively controlling multithreaded execution of executable code segments |
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| US4636942A (en) * | 1983-04-25 | 1987-01-13 | Cray Research, Inc. | Computer vector multiprocessing control |
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| JPS6353678A (ja) * | 1986-08-22 | 1988-03-07 | Hitachi Ltd | ベクトル処理装置 |
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| JP2602240B2 (ja) * | 1987-08-28 | 1997-04-23 | 株式会社日立製作所 | マルチプロセツサシステム |
| JP2941817B2 (ja) * | 1988-09-14 | 1999-08-30 | 株式会社日立製作所 | ベクトル処理装置 |
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1989
- 1989-06-13 JP JP1148273A patent/JP2658397B2/ja not_active Expired - Lifetime
-
1990
- 1990-06-13 DE DE69025650T patent/DE69025650T2/de not_active Expired - Fee Related
- 1990-06-13 CA CA002018865A patent/CA2018865C/en not_active Expired - Fee Related
- 1990-06-13 EP EP90111189A patent/EP0402891B1/en not_active Expired - Lifetime
-
1993
- 1993-05-21 US US08/064,678 patent/US5887182A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
|---|---|
| CA2018865C (en) | 1994-10-25 |
| DE69025650D1 (de) | 1996-04-11 |
| CA2018865A1 (en) | 1990-12-13 |
| EP0402891B1 (en) | 1996-03-06 |
| DE69025650T2 (de) | 1996-08-22 |
| JP2658397B2 (ja) | 1997-09-30 |
| US5887182A (en) | 1999-03-23 |
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| EP0402891A3 (en) | 1991-04-24 |
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