KR900009117B1 - 데이타 전송 시스템 - Google Patents

Abstract

내용 없음.

Description

데이타 전송 시스템

제1도는 종래 기술의 다수 처리기에 데이타 처리 시스템을 나타내는 블럭 다이어그램.

제2도는 본 발명에 사용된 비데오 RAM 부속 시스템의 도시도.

제3도는 본 발명에 따르는 다수 처리기 데이타 처리 시스템의 블럭 다이어그램.

제4도는 두 순차 엑세스 비데오 RAM소자간의 데이타 전송을 도시하는 타이밍 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

21 : 비데오 RAM 부속 시스템 31, 41 : 기억장치(메모리)

32, 42 : 채널 제어 네트워크

본 발명은 상호 연결된 다수 처리기를 가진 개선된 데이타 처리 시스템에 관한 것으로서, 상기 처리기 사이에서 테이타 및 제어 정보가 교환된다.

시스템 처리능력을 증가시키는데 흔히 사용되는 한 메카니즘은 제2 또는 제3처리기를 부가하는 다중처리 방식을 사용하는 것이다. 이것은 매초마다 타스크(task)를 실행하는데 유용한 컴퓨터 명령어의 수를 증가시킨다.

일반적으로, 상호연결 채널은 통상적으로 병렬 버스로 구성되어 있고, 전송은 사실상 기억장치(메모리)간에 이루어진다. 흔히, 전송은 한 처리기의 기억장치로부터 다른 처리기의 기억장치로의 큰 "블럭"의 데이타의 이동이다. 이런 데이타 전송율은 주요한 관심사로, 전송율이 너무 느리면 다수 처리기의 완전한 장점이 얻어지지 못하며, 전송율이 너무 빠르면 두 처리기의 효과적인 처리를 정지시키고, I/O장치, 인터럽트 처리장치등과 같은 소정의 시간 의존 동작에 영향을 주는 경향이 있다.

다수 처리가 시스템과 연관된 문제점들중 하나는 시스템 설계자가 처리기에서 처리기로 전송되는 블럭 크기 및 전송속도를 주의깊게 균형을 맞추어, 어떠한 처리기도 전송동안 "폐쇄(locked out)"되지 않고, 부가적인 처리기로부터 최대 효과를 얻어야 한다는 점이다.

일반적인 시스템 구조에 있어서, 기억장치 부속 시스템에 대한 엑세스는 공통 어드레스와 데이타 버스를 통한다. 그러므로, 처리기들간의 모든 전송은 유용한 기억장치 대역폭을 직접 감소시켜, 다수 처리기 시스템 구조내에서 본래의 최대 포텐셜 이득을 얻지 못하게 된다. 어느 "폐쇄" 및 감소된 처리 능력은 바람직하거나 수락 가능한 한계를 넘는 인터럽트 잠재성을 증가시킬 수 있다.

종래 기술의 처리기에서 처리기로의 전송을 위한 데이타 흐름을 나타내는 블럭 다이어그램이 제1도에 도시되어 있다 이런 예에서, 두 처리기 부속 시스템은 P1으로부터 P2로 흐르는 데이타로 나타내었다. 초기화 및 전송 종료 서비스를 무시하고, 데이타 전송 시퀀스는 다음과 같은 3동작으로 세분될 수 있다.

1. 제1단계의 동작은 처리기 P1의 기억장치로부터의 데이타를 판독하여, P1의 인터페이스 네트워크로 판독된 데이타를 전송시킨다. 이 단계동안, 처리기 P1는 그것의 시스템 버스를 엑세스시키지 않는다.

2. 제2단계의 동작은 그 자체가 처리기간의 채널을 통한 데이타 전송에 관계한다.

3. 제3단계의 동작 동안에 데이타는 처리기 P2의 기억 유니트내로 기록된다. 이 단계동안, 처리기 P2는 그것의 시스템 버스를 엑세스시키지 않는다.

시스템이 처리기로부터 처리기로의 전송율을 최대화하도록 설계된다면, 처리기 P1 및 P2는 블럭 전송의 지속기간에 모든 제3단계의 동작동안 내부 버스들을 엑세스시키지 않는다. P1 및 P2는 각각의 기억 유니트를 폐쇄시켜, 전송동안 명령실행을 중단할 것이다. 상기 시스템은 시간 주기를 통해 간섭을 분배하도록 설계될 수 있다. 처리기에서 처리기로의 인터페이스 네트워크에 의한 기억 유니트로의 엑세스는 예를 들어, 명령어 채취(fetching)나 직접 메모리 엑세스(DMA) 교통량(traffic)과 같은 각 시스템내의 다른 활동으로 인터리브(interleave)될 수 있다. 이러한 상태에 있어서, 처리가 P1 및 P2는 각각 제1 및 3단계 동안에만 정지될 것이다. 그러므로, 명령어 실행은 계속되지만, 전송율은 감소될 것이다. 이전의 예와 비교하여, 간섭은 더욱 긴 시간 주기를 통해 발생하며, 누산 또는 자체 간섭은 두 활동(명령어 실행과 전송 동작)의 비동기성에 기인하여 더 커지며, 내부 시스템 버스에서의 반복 조정으로 감소한다.

어느 한 예에 있어서, 처리기에 대한 간섭은 전송된 데이타의 양에 정비례한다.

본 발명은 일반적으로 이런 동작과 연관된 처리가 실행에 대해 큰 충격을 주는 일이 없이 데이타 및 제어 정보의 전송을 허용하도록 다중 처리기를 상호 연결할 효과적인 메카니즘에 관한 것이다. 본원에 기술된 것은 데이타 처리 시스템내에 다중 처리기로 상호 연결시키기 위한 선택적인 통신 채널의 정의(denfinition) 및 구현에 관한 것이다.

본 발명내에 포함된 채널은 비데오 랜덤 엑세스 메모리(VRAM) 기억 기술에 기초한다. 상기 비데오 RAM은 직렬 포트를 통하여 칩내부의 "워드" 시프트 레지스터에 엑세스를 제공하는 동적 RAM이다. 그러므로, 비데오 RAM은 두개의 데이타 포트, 즉 동적 RAM의 종래의 랜덤 엑세스 포트 및, 비데오 RAM에 단일한 직렬 또는 순차 엑세스 포트를 제공한다. 비데오 RAM을 텍사스 인스투루먼트의 TMS 4161가 현재 유용하다. 텍사스 인스투루먼트 메모리는 "MDS 메모리 데이타 북 1984년에 대한 보충"페이지 5-3 내지 5-10내의 명칭 "고속도 직렬 엑세스를 갖는 이중 포트 메모리"인 논문에 기술되어 있다.

비데오 RAM을 N비트(여기에서 N=8, 16, 32, …)의 병렬 구조내로 어셈블링시키므로서, 직렬 포트는 N폭의 순차적으로 엑세스 가능한 포트의 속성(attributes)을 갖는다. 제2도에 도시된 바와 같이, 기억장치(21)는 "저"속도 랜덤 엑세스 RAM(21a)와 더 작은 "고"속도 순차 엑세스 RAM(21b)인 두개의 독립 RAM으로 간주될 수 있다.

다중 처리기 통신 채널은 채널의 데이타 버스를 비데오 RAM의 순차 엑세스 포트에 연결시키므로써 구성될 수 있다. 그러한 시스템은 다음과 같은 바람직한 속성을 가질 것이다. 실제 데이타 전송의 시간동안 어느 하나의 처리기에는 간섭이 0이다. 두 처리기는 어느 응용 또는 I/O 타스크(task)의 실행을 위한 거의 100%의 이용 가능도를 갖고 있다. 이것은 종래 기술의 예에 있어서의 종래 시스템의 폐쇄 또는 감소된 명령어 실행과 대조를 이룬다. 셋 업 및 전송 종료 서비스를 위한 처리기의 관련(involvement)주어진 구현에 의존하며, 10 내지 20명령어만큼 낮을 수 있다.

제3도는 본 발명에 따르는 비데오 RAM 메카니즘을 사용하는 처리기에서 처리기로의 전송을 위한 데이타 흐름을 나타내는 블럭 다이어그램이다. 다음은 처리기 P1의 기억장치(31a)로부터 처리기 P2의 기억장치(41a)로 메시지(데이타)를 전송시킬 사건(events)의 한 가능 시퀀스를 기술한 것이다. 메시지는 데이타의 다수 "블럭"으로 구성되며, 상기 "블럭"은 순차 RAM(21b)내의 비트수와 동일하다. 이런 동작은 다음과 같이 진행된다.

1. P2로의 정보의 전송을 필요로하는 P1내에서 실행하는 타스크는 순차 RAM(31b)이 RAM 어레이(31a)로부터의 적절한 데이타 블럭으로 적재되게 하며, 정보를 전송하도록 채널 제어 네트워크(32)에 통보할 것이다.

2. 적절한 신호표시 프로토콜을 사용하는 채널 제어 네트워크(32)는 처리기에서 처리기로의 채널(51)의 사용을 요청할 것이며, 라인(51b)를 통하여 처리기 P2의 채널 제어 네트워크(42)와의 통신 링크를 설정한다.

3. 채널제어 네트워크(32)와 (42)사이에 통신 링크가 설정되면, 데이타는 순차 RAM(31b)에서 구동기/수신기(D/R)를 통하여, 비데오 RAM에 의해 요구된 프로토콜을 사용하고, 제3도에 (51a)로 표시된 링크를 이용하여 순차 RAM(41b)내로 클럭될 수 있다.

4. 순차 RAM(31b)의 전체 내용(데이타"블럭")의 순차 RAM(41b)내로 전송되면, 채널상의 데이타의 이동동작은 중지될 것이다. 이것은 순차 RAM(41b)의 내용을 RAM 배열(41a) 내로 전송시키도록 처리기 P2의 채널 제어 네트워크(42)에 대한 시간을 허용할 것이며, 적절한 비데오 RAM 프로토콜을 사용하는 비데오 RAM의 랜덤 엑세스 포트에서 한 엑세스를 필요로하며, 그때, 또다른 데이타의 "블럭"을 수행하도록 준비한다. 동시에, 처리가 P1의 채널 제어 네트워크(32)는 RAM배열(31a)로부터 순차 RAM(31b)내로 데이타의 다음 "블럭"을 전송시킬 것이며, 채널을 통해 다음 전송의 준비로 적절한 비데오 RAM 프로토콜을 사용하여 비데오 RAM 랜덤 엑세스 포트에서 한 엑세스를 필요로 한다. 채널을 통한 데이타 전송의 중지는 채널의 프로토콜을 통하여 조정될 것이다. 만일 이것이 채널을 통해 전송되어질 메세지의 최후 데이타 "블럭"이라면, 동작은 처리기 P1의 제어 네트워크(32)에 의해 종료되어지거나, 상기 기술된 바와 같이 계속되어질 것이다.

제3도에 도시된 바와 같이, 데이타는 각 비데오 RAM의 순차 RAM 포트 사이에 전송되며, 처리기 P1 의내부 시스템 버스(33)나 처리기 P2의 시스템 버스(43) 어느 하나를 이용하지 않는다. 시스템 버스(33) 또는 (43)에 대한 엑세스는 비데오 RAM내부의 데이타 전송 동안만 필요하며, 매 순차 엑세스 배열 전송마다 한 기억 싸이클에 제한된다. 구현에 의해, 명령어 처리를 위한 시스템의 이용 가능도 및 다른 I/O 활동성은 99%만큼 될 수 있다. 예를 들어, 32비트 처리기대 처리기의 채널(51)과 100ns 데이타 클럭을 사용하는 시스템에 있어서, 40M바이트/Sec의 연속율은, 표 1 아래에 나타낸 바와 같이, 유지될 수 있으며, 1% 이하의 총간섭을 갖는다.

데이타의 실제 전송동안, 처리기에서 처리기로의 채널은 각 처리기의 어느 하나에 동기성 방법 및 비동기성 방법으로 동작될 수 있다는 것은 주목해야만 한다.

메모리(31b)에서 메모리(41b)로의 데이타 전송은 제4도에 도시된 바와 같이 단일 클럭의 제어하에 동작할 수 있다.

이것은 종래의 전송 메카니즘에서의 제어 네트워크(32) 및 (42)를 상당히 간단화시킨다. 상기 동작은 메모리(31a) 및 (41a)의 랜덤 엑세스 포트에 대한 엑세스가 필요한 중지점에서 각 처리기 클럭에 동기화를 필요로 한다.

[표 1]

Claims (2)

1. 제1 및 2처리기(P1, P2)사이에 데이타를 전송하는 시스템에 있어서, 랜덤 엑세스부(31a, 41a)와 순차 엑세스부(31b, 41b)를 갖는 각각의 제1 및 2메모리(31, 41), 상기 제1처리기와 제1메모리의 상기 랜덤 엑세스부와 연관되어, 그들 사이에서 데이타 흐름을 허용하는 제1 시스템 버스(33) 및, 상기 제2처리기와 제2메모리의 상기 랜덤 엑세스부와 연관되어, 그들 사이에서 데이타 흐름을 허용하는 제2시스템 버스(43), 상기 제1메모리의 상기 순차 엑세스부와 상기 제2메모리의 상기 순차 엑세스부를 연결하는 채널 수단(51a)과, 제각기 상기 제1 및 2메모리와 연관되어, 각각의 상기 제1 및 2메모리내의 상기 랜덤 엑세스부와 상기 순차 엑세스부 사이에서 한 블럭씩의 형식으로 데이타 블럭의 전송을 제어하는 제어 수단(32, 42)을 포함하여 이루어지며, 상기 제어수단은 상기 제1 및 2처리기와 상기 제1 및 2시스템버스를 수반하지 않고, 상기 제1 및 2메모리의 상기 순차 엑세스부 사이에서 채널수단을 통해 각 데이타 블럭의 전송을 인에이블하도록 서로 협력하는 기능을 갖는 데이타 전송 시스템.
2. 제1항에 있어서, 상기 제1 및 2메모리의 상기 순차 엑세스부는 상기 제1 및 2처리기의 동작에 비동기적으로 상기 데이타블럭의 상기 전송을 클록하는 수단을 포함하는 데이타 전송 시스템.

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