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KR900001035A - 분리식 수직형 수퍼베타 바이폴라 트랜지스터를 제조하기 위한 방법 - Google Patents

분리식 수직형 수퍼베타 바이폴라 트랜지스터를 제조하기 위한 방법 Download PDF

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KR900001035A
KR900001035A KR1019890008465A KR890008465A KR900001035A KR 900001035 A KR900001035 A KR 900001035A KR 1019890008465 A KR1019890008465 A KR 1019890008465A KR 890008465 A KR890008465 A KR 890008465A KR 900001035 A KR900001035 A KR 900001035A
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KR
South Korea
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region
transistor
forming
collector
conductivity type
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KR1019890008465A
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Inventor
알.시크리스트 마이클
알.트로골로 조
엠.벨 케네스
엠.제임스 펠리샤
Original Assignee
엔.라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
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Publication date
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Abstract

내용 없음

Description

분리식 수직형 슈퍼베타 바이폴라 트랜지스터를 제조하기 위한 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도∼제3도는 수직형 PNP트랜지스터, 종래의 수직형 NPN트랜지스터 및 본 발명에 따른 수직형 슈퍼베타 NPN트랜지스터를 제조하는 연속적인 단계를 크게 확대하여 도시한 개략 단면도.

Claims (21)

  1. 제1전도 형태의 단일 반도체 기판을 기판을 사용하여 제1전도 형태의 제1수직형 트랜지스터 및 제2전도 형태의 제2트랜지스터를 제조하기 위한 방법에 있어서, 반도체 기판의 면에 제2전도 형태의 제2트랜지스터 콜렉터 영역을 형성하는 단계, 제2트랜지스터 콜렉터 영역으로부터 간격을 두고 떨어진 면에 제2전도 형태의 제1트랜지스터 매입 영역을 형성하는 단계, 매입 영역 면내에 제1전도 형태의 제1트랜지스터 콜렉터 영역을 형성하는 단계, 반도체 기판의 면상에 제2전도 형태의 에피택셜 반도체 층을 형성하는 단계, 열확산에 의해 에피택셜층내로 제1 및 제2트랜지스터 콜렉터를 연장시키는 단계, 에피택셜 층의 외면으로부터 제1콜렉터 영역까지 연장하도록 제1전도 형태의 제1트랜지서터 깊은 콜렉터 영역을 형성하는 단계, 에피택셜 층면에, 제2트랜지스터 콜렉터 영역으로부터 간격을 두고 그 위에 형성된 제1전도 형태의 제2트랜지스터 베이스 영역, 및 제1트랜지스터 콜렉터 영역으로부터 간격을 두고 제1깊은 콜렉터 영역으로 부터 측방향으로 간격을 두고 그 위에 형성된 제1전도 형태의 제1트랜지스터 에미터 영역을 동시에 형성하는 단계, 깊은 콜렉터 영역과 제1트랜지스터 콜렉터 영역으로부터 간격을 두고 제1트랜지스터 에미터 영역 주변의 에피택셜층면에 제2전도 형태의 제1트랜지스터 베이스 영역을 형성하는 단계, 및 에피택셜 층 면에, 제2트랜지스터 베이스 영역내에 형성된 제2전도 형태의 제2트랜지스터 에미터 영역, 및 제1트랜지스터 깊은 콜렉터 영역 및 제1트랜지스터 에미터 영역으로부터 간격을 두고 제1트랜지스터 베이스 영역과 접촉하도록 형성된 제2전도 형태의 제1트랜지스터 베이스 접촉 영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 제1트랜지스터가 PNP트랜지스터이고, 제2트랜지스터가 NPN트랜지스터인 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 제1트랜지스터 콜렉터 영역 형성 단계와 동시에, 반도체 기판에, 제1전도 형태로 되고 제2트랜지스터 영역과 제1트랜지스터 콜렉터 영역 사이에 형성된 깊은 접합 분리 영역을 형성하는 단계, 및 얕은 접합 분리 영역 및 깊은 접합 분리 영역이 결합되도록 깊은 콜렉터 영역 형성 단계와 동시에 깊은 접합 분리 영역위의 에피테결층내에 제1전도 형태의 최소한 1개의 얕은 접합 분리 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있엇, 제2트랜지스터 베이스 영역과 얕은 접합 분리 영역 사이에 배치되도록 에피택셜 층면에 제2전도 형태의 도펀틀 필드 조정 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제3항에 있어서, 깊은 접합 분리 영역 및 제1트랜지서터 콜렉터 영역으로부터 에피택셜 층내로 도펀트를 동시에 상향-확산시키는 단계, 및 깊은 콜렉터 영역이 제1트랜지스터 콜렉터 영역과 접촉되고, 얕은 접합 분리 영역 및 깊은 접합 분리 영역이 연속하도록 얕은 분리 접합 및 깊은 콜렉터 영역으로부터 도펀트를 동시에 하향-확산시키는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 깊은 콜렉터 영역이 제1트랜지스터 영역과 연속될때까지 제1트랜지스터 깊은 콜렉터 영역으로부터 도펀트를 하향-확산시키는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 반도체 기판의 외면을 가로질러 제1산화물 층을 형성하는 단계, 및 제2트랜지스터 콜렉터 영역을 형성하고, 제1트랜지스터 매입 영역을 형성하며, 제1트랜지스터 콜렉터 영역을 형성하는 각각의 단계전에, 산화물층이 각 단계용 도핑 마스크로서 작용하도록 각 단계마다 산화물 층의 각각의 선정된 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제1항에 있어서, 에피택셜 반도체 층 형성 단계후에, 에피택셜 층의 외면상에 산화물 층을 형성하는 단계, 및 깊은 콜렉터 영역을 형성하고, 제2트랜지스터 베이스 영역을 형성하며, 제1트랜지스터 베이스 영역을 형성하는 각각의 단계전에, 각각의 단계용 각각의 도펀트 마스크로서 작용하도록 산화층의 각각의 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 제2트랜지스터 콜렉터 영역으로 부터 간격을 두고 에피택셜층 위에, 제2트랜지스터 에미터 영역 주변에 배치되고, 제2트랜지스터 베이스 영역에 접촉되도록 형성된 제1전도 형태의 슈퍼베타 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제1항에 있어서, 제1트랜지스터 콜렉터 영역 형성 스텝과 동시에, 기판내에 제1전도 형태의 제2깊은 접합 분리 영역을 형성하는 단계, 및 제2접합 분리 영역위에 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 제2깊은 접합 분리 영역 및 제2얕은 접합 분리 영역이 연속 제2접합 분리 영역이 되도록 깊은 콜렉터 영역 형성 단계와 동시에 캐패시터용 에피택셜 층내에 제1전도 형태의 제2얕은 접합 분리 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 에피택셜 층상에 산화물 층을 형성하는 단계, 및 제2접합 분리 영역위의 산화물 층상에 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제1항에 있어서, 캐패시터가 수직형 트랜지스터 및 측방향 트랜지스터로부터 간격을 둔 반도체 기판의 캐패시터 영역내에 형성되고, 캐패시터 영역내의 에피택셜층 위에 절연적으로 간격을 두고 배치시키도록 다결정성 실리콘 캐패시터 전극을 형성하는 단계, 및 제2트랜지스터 에미터 영역 및 제1트랜지스터 베이스 접촉 영역 형성단계와 동시에 높은 전도성을 갖도록 다결정성 실리콘 전극을 도핑하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제1항에 있어서, 제2트랜지스터 베이스 영역 및 제1트랜지스터 에미터 영역을 동시에 형성하는 단계와 동시에, 제2트랜지스터 베이스 영역으로부터 간격을 두고 제2트랜지스터 콜렉터 영역 위에 에피택셜층 외면에 제2전도 형태의 제2트랜지스터 콜렉터 접촉 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제1항의 방법에 따라 제조된 집적 히로.
  16. 제1전도 형태의 단일 반도체 기판을 사용하여 수직형 트랜지스터 및 캐패시터를 제조하기 위한 방법에 있어서, 반도체 기판 면에 제2전도 형태의 매입 영역을 형성하는 단계, 제1전도 형태의 면에 매입 영역내에 형성된 콜렉터 영역, 및 매입 영역으로부터 간격을 두고 배치되도록 형성된 접합 분리 영역을 동시에 형성하는 단계, 면상에 제2전도 형태의 에피턱셜 층을 형성하는 단계, 에피택셜층 외면상에 절연층을 형성하는 단계, 콜렉터 영역 및 깊은 접합 분리 영역을 에피택셜 층내로 연장시키기 위해 도펀트를 상향-확산시키는 단계, 깊은 콜렉터 영역 및 에피택셜 층 외면에, 콜렉터 영역상에 배치되고 이곳까지 연장되는 제1전도 형태의 깊은 콜렉터 영역, 및 깊은 접합 분리 영역상에 형성되고 이 영역과 연속하도록 형성된 제1전도형태의 얕은 접합 분리 영역을 동시에 형성하는 단계, 콜렉터 영역 및 깊은 콜렉터 영역으로부터 간격을 두고 콜렉터 영역위의 에피택셜 층면에 제2전도 형태의 베이스 영역을 형성하는 단계, 접합 분리 영역 위의 절연체 층상에 실리콘을 포함하는 다결정성 1층을 형성하는 단계, 다결정성 층상에 유전체층을 형성하는 단계,다결정성 층 및 절연층 위에 중간-레벨 절연 층을 형성하는 단계, 다결정성 층, 및 베이스 영역 위의 절연층의 각각의 영역과 매입 영역과 저항성 접촉하는 접촉영역으로 중간-레벨 절연 층내의 오리피스를 개방시키는 단계, 베이스 영역 및 접촉 영역의 선택된 부분으로 노출시키도록 절연층의 각각의 영역을 제거하는 단계, 및 전도성 캐패시터 전극, 베이스 접촉 영역, 및 매입 영역 접촉 영역을 각각 형성하기 위해 다결정성 층 및 이 부분을 동시에 도핑하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 수직형 트랜지스터가 수직형 PNP트랜지스터를 포함하는 것을 특징으로 하는 방법.
  18. 제16항에 있어서, 절연체층이 이산화규소를 포함하고, 도펀트 상향-확산 단계중에 산화물 층을 열적으로 성장시키고, 콜렉터 접촉부 및 얕은 분리 영역을 동시에 형성하며, 베이스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 프로세스 방법.
  19. 제16항에 있어서, 수직형 트랜지스터 베이스 접촉을 형성하도록 에피택셜 층의 면내로 도펀트를 확산시키는 단계, 도펀트를 확산 단계와 동시에, 다결정성 층 위에 산화물 층을 성장시키는 단계, 및 다결정성 층상에 유전체 층을 형성하는 단계전에, 다결정성 실리콘 층의 선택된 부분으로부터 산화물 층을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제16항의 방법에 따라 형성된 집적 회로.
  21. 제2전도 형태의 반도체 기판 면에 제1전도 형태의 제1트랜지스터 및 제2전도 형태의 제2트랜지스터를 동시에 제조하기 위한 방법에 있어서, 면에, 제2트랜지스터 영역내의 제2트랜지스터 매입 콜렉터, 및 제2트랜지스터 영역과 제1트랜지스터 영역의 경계 영역상의 다수의 깊은 접합 분리 영역을 형성하는 단계, 기판상에 제1전도 형태의 에패택셜 층을 형성하는 단계, 제2전도 형태로 되도록, 제2트랜지스터 매입 콜렉터 위에 최소한 1개의 깊은 콜렉터 영역과 각각의 깊은 접합 분리 영역 위에 다수의 얕은 접합 분리 영역을 형성하는 단계, 각각의 얕은 접합 분리영역이 각각의 깊은 접합 분리 영역과 연속하고, 깊은 콜렉터 영역이 매입 콜렉터 영역과 연속하도록, 제2트랜지스터 매입 콜렉터 영역, 깊은 콜렉터 영역, 깊은 접합 분리 영역 및 얕은 접합 분리 영역에 도퍼트를 확산시키는 단계, 에피택셜 층 외면에 형성되고, 제2전도 형태로 되도록 제1트랜지스터 영역내의 제1베이스 영역 및 제2트랜지스터내의 제2에미터 영역을 동시에 형성하는 단계, 및 제2트랜지스터 영역내의 제2트랜지스터 베이스 접촉 영역 및 제1트랜지스터 베이스 영역내의 제1트랜지스터 에미터 영역을 동시에 형성하는 단계를 포함하고, 매입 콜렉터 및 깊은 접합 분리 영역이 제2전도 형태로 되며, 제2트랜지스터 베이스 접촉 영역 및 제1트랜지스터 에미터 영역이 에피택셜층 외면에 제1전도 형태로 되도록 형성되는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890008465A 1988-06-21 1989-06-20 분리식 수직형 수퍼베타 바이폴라 트랜지스터를 제조하기 위한 방법 KR900001035A (ko)

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