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KR900001036A - 분리식 수직형 바이폴라 및 jfet트랜지스터를 제조하기 위한 처리 공정 - Google Patents

분리식 수직형 바이폴라 및 jfet트랜지스터를 제조하기 위한 처리 공정 Download PDF

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Abstract

내용 없음

Description

분리식 수직형 바이폴라 및 JEET트랜지스터를 제조하기 위한 처리 공정
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도, 제2도 및 제4도는 본 발명에 따른 수직형 PNP트랜지스터, P-채널 JFET 및 수직형 NPN트랜지스터의 연속 제조 단계를 확대하여 도시한 개략도,
제3도는 부수적인 JEET제조 스텝을 도시한 도면,
제3a도는 제3도의 단면도.

Claims (23)

  1. 제1전도 형태의 단일 반도체 기판을 사용하여 수직형 바이폴라 트랜지스터 및 접합 전계 효과 트랜지스터(JFET)를 제조하기 위한 처리 공정에 있어서, 반도체 기판면에 제2전도 형태의 JFET매입 영역을 형성하는 스텝 JFET매입 영역면으로 부터 떨어져 제2전도 형태의 바이폴라 매입 영역을 형성하는 스텝, 바이폴라 매입 영역면내에 제1전도 형태의 콜렉터 영역을 형성하는 스텝, 반도체 기판면상에 제2전도 형태의 에피택셜 반도체층을 형성하는 스텝, 열 확산에 의해 에피택셜층내로 JFET매입 영역 및 콜렉터 영역을 연장시키는 스텝, 에피택셜층의 외부면에서 콜렉터 영역까지 연장하도록 제1전도 형태의 깊은 콜렉터 영역을 형성하는 스텝, 콜렉터, 영역상의 에피택셜층면으로 부터 떨어져 제1전도 형태의 베이스 영역을 형성하는 스텝, 에피택셜층면에, 제1전도 형태의 베이스 영역내에 형성된 에미터 영역, JFET매입 영역상에 형성되고 이로부터 떨어져 있으며, 서로 측방으로 떨어져 형성된 JFET소오스 영역 및 JFET드레인 영역을 동시에 형성하는 스텝, 및 에피택셜층면에, 제2전도 형태의 베이스 영역내에 에미터 영역으로 부터 떨어져 형성된 베이스 접촉 영역, 및 JFET매입 영역상에 소오스 및 드레인 영역으로 부터 떨어져 형성된 게이트 접촉 영역을 동시에 형성하는 스텝을 포함하는 것을 특징으로 하는 처리 공정.
  2. 제1항에 있어서, 제1전도 형태가 (P)형인 것을 특징으로 하는 처리 공정.
  3. 제1항에 있어스 콜렉터 영역을 형성하는 스텝과 동시에 반도체 기판내에, 제1전도 형태이고, 콜렉터 영역과 JFET매입 영역사이에 형성된 최소한 1개의 깊은 접합 분리 영역을 형성하는 스텝, 및 얕은 접합분리 영역 및 깊은 접합 분리 영역이 결합되도록 깊은 콜렉터 영역을 형성하는 스텝과 동시에 깊은 접합 분리 영역상의 에피택셜층내에 제1전도 형태의 최소한 1개의 얕은 접합 분리 영역을 형성하는 스텝을 포함하는 것을 특징으로 하는 처리 공정.
  4. 제3항에 있어서, 베이스 영역과 얕은 접합 분리 영역사이에 배치되도록 에피택셜층면에 제2전도 형태의 도펀트로 전체 조정 영역을 형성하는 스텝을 포함하는 것을 특징으로 하는 처리 공정.
  5. 제3항에 있어서, 접합 분리 영역 및 콜렉터 영역으로 부터 에피택셜층 내로 도펀트를 동시에 상향-확산하는 스텝, 및 깊은 콜렉터 영역이 콜렉터 영역과 접촉되고, 얕은 영역 및 깊은 접합 분리 영역이 연속되도도록 얕은 분리 접합 영역 및 깊는 콜렉터 영역으로 부터 도펀트를 동시에 하향-확산하는 스텝을 포함하는 것을 특징으로 하는 처리 공정.
  6. 제1항에 있어서, 깊은 콜렉터 영역이 콜렉터 영역과 연속될 때까지 깊은 콜렉터 영역으로 부터 도펀트를 하향-확산하는 스텝을 포함하는 것을 특징으로 하는 처리 공정.
  7. 제1항에 있어서, 반도체 기판의 외부면양단에 제1산화물층을 형성하는 스텝, 및 콜렉터 영역을 형성하고, 바이폴라 매입 영역을 형성하며, JFET매입 영역을 형성하는 각각의 스텝전에, 산화물층이 각 스텝용 도핑 마스크로부터 작용하도록 각 스텝마다 산화물층의 각각의 선정된 부분을 제거하는 스텝을 포함하는 것을 특징으로 하는 공정.
  8. 제1항에 있어서, 에피택셜 반도체층을 형성하는 스텝후에, 에피택셜층의 외부면상에 산화물층을 형성하는 스텝, 및 깊은 콜렉터 영역을 형성하고, 베이스 영역을 형성하며, 에미터 영역을 형성하는 각각의 스텝전에, 각각의 스텝용 각각의 도펀트 마스크로서 작용하도록 산화물층의 각 부분을 제거하는 스텝을 포함하는 것을 특징으로 하는 공정.
  9. 제1항에 있어서, 베이스 접촉 영역 및 게이트 접촉 영역을 동시에 형성하는 스텝후에, 소오스 영역과 드레인 영역사이의 채널 영역상의 에피택셜층상에 게이트 절연물층을 형성하고, 게이트 접촉 영역까지 측방향 연장시키는 스텝, 게이트 접촉 영역에서 소오스 및 드레인 영역까지 연장되는 상부 게이트를 형성하기 위해 게이트 절연물층을 통해 제2전도 형태의 도펀트를 주입하는 스텝, 및 채널 영역을 도포하기 위해 게이트 절연물층을 통해 제1전도 형태의 도펀트를 주입하는 스텝을 포함하는 것을 특징으로 하는 처리 공정.
  10. 제1항에 있어서, 콜렉터 영역을 형성하는 스텝과 동시에 기판내에 제1전도 형태의 깊은 접합 분리 영역을 형성하는 스텝, 및 접합 분리 영역상에 캐패시터를 형성하는 스텝을 포함하는 것을 특징으로 하는 처리 공정.
  11. 제10항에 있어서, 깊은 접합 분리 영역 및 얕은 접합 분리 영역이 접합 분리 영역과 결합하도록 깊은 콜렉터 영역을 형성하는 스텝과 동시에 캐패시터용 에피택셜층내에 제1전도 형태의 얕은 접합 분리 영역을 형성하는 스텝을 포함하는 것을 특징으로 하는 처리 공정.
  12. 제11항에 있어서, 접합 분리 영역상의 에피택셜층상에 산화물층을 형성하는 스텝, 및 접합 분리 영역상의 산화물층상에 캐패시터를 형성하는 스텝을 포함하는 것을 특징으로 하는 처리 공정.
  13. 제1항에 있어서, 캐패시터가 수직형 트랜지스터 및 측방향 트랜지스터로부터 떨어져 반도체 기판의 캐패시터 영역내에 형성되고, 캐패시터 영역내의 에피택셜층상에 절연적으로 떨어져 배치되도록 다결정성 실리콘 캐패시터 전극을 형성하는 스텝, 및 베이스 접촉 영역 및 게이트 접촉 영역을 동시에 형성하는 스텝과 동시에 높은 전도성을 갖도록 다결정성 실리콘 전극을 도핑하는 스텝을 포함하는 것을 특징으로 하는 처리 공정.
  14. 제1항에 있어서, 베이스 접촉 영역 및 게이트 접촉 영역을 동시에 형성하는 스텝과 동시에, 바이폴라 매입 영역상의 에피택셜층의 외부면에 깊은 콜렉터 영역으로 부터 떨어져 제2전도 형태의 바이폴라 매입 접촉 영역을 형성하는 스텝을 포함하는 것을 특징으로 하는 처리 공정.
  15. 제1항의 처리 공정에 따라 제조되는 집적 회로.
  16. 제1전도 형태의 단일 반도체 기판을 사용하여 접합 전계 효과 트랜지스터(JEET) 및 캐패시터를 제조하기 위한 처리 공정에 있어서, 반도체 기판면에 제1전도 형태의 매입 영역을 형성하는 스텝, 제1전도 형태로 되도록 면에, 기판의 JEET영역과 기판의 캐패시터 영역사이에 형성된 제1깊은 접합 분리 영역 및 캐패시터 영역내에 형성된 제2접합 분리 영역이 최소한 2개의 깊은 접합 분리 영역을 동시에 형성하는 스텝, 면상에 제2전도 형태의 에피택셜층을 형성하는 스텝, 에피택셜층의 외부면상에 절연물층을 형성하는 스텝, 매입 영역 및 깊은 접합 분리 영역을 에피택셜층내로 연장시킥 위해 도펀트를 상향-확산하는 스텝, 에피택셜층의 이부면에, 각각의 깊은 접합 분리 영역과 연속되게 각각 형성된 최소한 2개의 얕은 접합 분리 영역을 동시에 형성하는 스텝, 제2얕은 접합 분리 영역상의 절연물층상에 실리콘을 포함하는 다결정성층을 형성하는 스텝, 다결정상층 및 절연층상에 중간-레벨 절연층을 형성하는 스텝, 다결정성층 및 JEET영역내의 에피택셜층의 게이트 접촉 영역상의 절연층 영역으로 중간-레벨 절연층내의 오리피스를 개방시키는 스텝, 게이트 접촉 영역을 노출시키기 위해 절연층 영역을 제거하는 스텝, 및 전도성 캐패시터 전극 및 상부 게이트 접촉부를 각각 형성하기 위해 다결정성층 및 게이트 접촉 영역을 동시에 도프시키는 스텝을 포함하는 것을 특징으로 하는 처리 공정.
  17. 제16항에 있어서, 절연물층이 이산화 실리콘을 포함하고, 도펀트를 상향-확산하는 스텝중에 최소한 절연물층의 일부분을 열적으로 성장시키는 다른 스텝을 포함하는 것을 특징으로 하는 처리 공정.
  18. 제16항에 있어서, 베이스 접촉 영역을 형성하시기 위해 JEET및 캐패시터 영역으로 부터 떨어진 바이폴라 트랜지스터 영역내의 에피택셜층면내로 도펀트를 확산하는 스텝, 도펀트를 확산하는 스텝과 동시에 다결정성층상에 산화물층을 성장시키는 스텝, 다결정성층의 선택된 부분으로 부터 산화물층을 제거하는 스텝, 및 다결정성층상에 캐패시터 유전체층을 형성하는 스텝을 포함하는 것을 특징으로 하는 처리 공정.
  19. 제16항에 있어서, 깊은 접합 분리 영역을 형성하는 스텝중에 JEET 및 캐패시터 영역으로 부터 떨어진 반도체 기판의 바이폴라 트랜지스터 영역내에 제1전도 형태의 바이폴라 트랜지스터 콜렉터 영역을 형성하는 스텝, 도펀트를 상향-확산하는 스텝중에 에피택셜층내로 콜렉터 영역을 연장시키는 스텝, 및 얕은 접합 분리 영역을 형성하는 스텝중에 콜렉ㅌ 영역과 연속되도록 콜렉터 영역상의 에피택셜층내에 제1전도 형태의 깊은 콜렉터 영역을 형성하는 스텝을 포함하는 것을 특징으로 하는 처리 공정.
  20. 제16항의 처리 공정에 따라 형성되는 집적 회로.
  21. 제1전도 형태의 단일 반도체 기판면에 바이폴라 트랜지스터 및 접합 전계 효과 트랜지스터(JEET)를 동시에 제조하는 처리 공정에 있어서, 반도체 기판상에 제2전도 형태의 에피택셜층을 형성하는 스텝, 에피택셜층의 외부면에 모두 제1전도 형태로 되도록, 서로 떨어져 에패택셜층의 JEET 영역내에 형성된 JEET소오스 및 JEET드레인 영역, 및 JEET 영역으로 부터 떨어져 에피택셜층의 바이폴라 트랜지스터 영역내에 형성된 바이폴라 에미터 영역을 동시에 형성하는 스텝, 및 제2전도 형태로 되도록 에피택셜층내의 바이폴라 트랜지스터 영역내에 형성되고, 에이터 영역으로 부터 떨어진 베이스 접촉 영역, 및 JEET영역내에 형성되고, 소오스 및 드레인 영역으로 부터 떨어진 게이트 접촉 영역을 동시에 형성하는 스텝을 포함하는 것을 특징으로 하는 처리 공정.
  22. 바이폴라 ㅌ랜지스터 및 접합 전계 효과 트랜지스터를 갖고 있는 집적 회로에 있어서, 제1전도 형태의 반도체 기판, 반도체 기판면상에 형성되고, 외부면을 갖고 있는 제2전도 형태의 에피택셜층, 에피택셜층의 바이폴라 트랜지스터 영역으로 부터 떨어진 에피택셜층의 JEET 영역, JEET 영역내에 형성되고, 서로 떨어진 제1전도 형태의 소오스 영역 및 드레인 영역, 바이폴라 트랜지스터 영역내의 에피택셜층의 외부면에 형성된 제1전도 형태의 바이폴라 에미터 영역, 및 바이폴라 트랜지스터 영역내에 형성되고 에미터 영역으로 부터 떨어진 제2전도 형태의 베이스 접촉 영역, JFET 영역내에 형성되고 소오스 및 드레인 영역으로 부터 떨어진 제2전도 형태의 게이트 접촉 영역을 포함하고, 소오스 영역, 드레인 영역, 및 에미터 영역이 동시에 형성되며, 베이스 접촉 영역 및 게이트 접촉 영역이 동시에 형성되는 것을 특징으로 하는 집적 회로.
  23. 접합 전계 효과 트랜지스(JFET) 및 캐패시터를 갖고 있는 집적 회로에 있어서, 제1전도 형태의 반도체 기판, 반도체 기판면상에 형성되고, 외부면을 갖고 있는 집적 회로에 에피택셜층, 제1전도 형태인 반도체 기판면에 형성된 최소한 2개의 깊은 접합 분리 영역, 및 기판의 캐패시터 영역 및 에피택셜층으로 부터 떨어진 기판과 에피택셜 층의 JFET 영역, JFET 영역내의 반도체 기판면에 형성된 제1전도 형태의 매입 영역, 제1 및 제2깊은 접합 분리 영역상의 에피택셜층의 외부면에 각각 형성되고, 이와 연속되에 하향-확산된 제1전도 형태의 제1 및 제2얕은 접합 분리 영역, 에피택셜층의 외부면상에 형성된 절연물층, 제2얕은 접합 분리 영역상의 절연물층상에 형성된 실리콘을 포함하는 다결정성층, 다결정성층 및 절연층상에 형성된 중간-레벨 절연층, 다결정성층으로 개방된 중간-레벨 절연층내의 제1오리피스, 절연물층 영역으로 개방되고, 전도성 캐패시터 전극 및 게이트 접촉부를 노출시키기 위해 절연물층 영역을 통해 연장된 중간-레벨 절연물층내의 제2오리피스 JEET영역내의 절연물층 영역하부에 배치된 에피택셜층의 게이트 접촉 영역, 및 게이트 접촉 영역 및 다결정성층을 동시에 도핑함으로써 형성된 게이트 접촉 영역을 포함하고, 제1깊은 접합 분리 영역이 JEET 영역과 캐패시터 영역사이에 형성되고, 제2깊은 접합 분리 영역이 캐패시터 영역내에 형성되며, 매입 영역 및 접합 분리 영역이 에피택셜층내로 상향 확산되는 것을 특징으로 하는 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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