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KR910007157A - 콜렉터/기체 캐패시턴스가 감소된 cmos와 조화되는 바이폴라 트랜지스터와 그 제조방법 - Google Patents

콜렉터/기체 캐패시턴스가 감소된 cmos와 조화되는 바이폴라 트랜지스터와 그 제조방법 Download PDF

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KR910007157A
KR910007157A KR1019900015071A KR900015071A KR910007157A KR 910007157 A KR910007157 A KR 910007157A KR 1019900015071 A KR1019900015071 A KR 1019900015071A KR 900015071 A KR900015071 A KR 900015071A KR 910007157 A KR910007157 A KR 910007157A
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KR
South Korea
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collector
layer
insulator
buried
forming
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KR1019900015071A
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Inventor
토마스 마이스터
한수-빌리 메울
헬무트 클로제
헤르만 벤트
Original Assignee
발도르프. 피켄셔
지멘스 악티엔게젤샤프트
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Abstract

내용 없음

Description

콜렉터/기체 캐패시턴스가 감소된 CMOS와 조화되는 바이폴라 트랜지스터와 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에 따른 바이폴라 트랜지스터의 여러가지 실시예를 나타내는 단면도.
제 5 도는 본 발명에 따른 바이폴라 트랜지스터를 포함하는 BICMOS구조를 나타내는 단면도.

Claims (18)

  1. a) 반도체 기체, 활동 트랜지스터 영역에 인접한 트랜지스터를 분리하기 위해 상기 반도체 기체에 배치되는 절연 산화물 영역, 상기 절연 산화물 영역사에 적어도 부분적으로 배치도는 매립된 콜렉터 터미널층; b) 콜렉터, 상기 콜렉터를 측면에서 둘러싸는 절연체, 상기 절연 산화물 영역에 의해 둘러싸이고, 상기 콜레터보다 낮은 임피던스를 갖는 동일한 도전 타입을 가지며, 상기 콜렉터 및 절연체 아래 배치되고 그리고 상기 콜렉터에 전기적으로 연결되는 서브 콜렉터; c) 상기 매립된 콜렉터 터미널층을 덮고, 상기 매립된 콜렉터 터미널층으로부터 상기 콜렉터를 측면에서 절연하고, 그리고 상기 절연 산화물 영역 내측에서 상기 서브 콜렉터까지 연장하는 측 표면을 갖는 상기 절연체; d) 상기 서브 콜렉터와 직접 접촉하는 상기 매립된 콜렉터 터미널층, 그리고 서브 콜렉터를 통해서만 상기 매립된 콜렉터 터미날층에 전기적으로 연결되는 콜렉터; 그리고 e) 상기 활동트랜지스터 영역의 측면에서 상기 매립된 콜렉터 터미널층으로 연장하는 접점 구멍을 갖는 상기 절연체, 그리고 상기 접점 구멍을 채우는 금속을 포함하는 것을 특징으로 하는 수직 배치되는 콜렉터, 베이스 및 에미터를 갖는 바이폴라 트랜지스터.
  2. 제 1 항에 있어서, 상기 매립된 콜렉터 터미널층은 상기 콜렉터를 환상으로 둘러싸고, 상기 매립된 콜렉터 터미널층은 상기 서브 콜렉터에 환상으로 접하는 것을 특징으로 하는 바이폴라 트랜지스터.
  3. 제 1 항에 있어서, 상기 매립된 콜렉터 터미널층은 보다 낮은 가장자리를 가지며 일부는 상기 서브 콜렉터상에 배치되고 나머지 부분은 상기 절연 산화물 영역상에 배치되고, 그리고 상기 서브 콜렉터는 상기 일부분을 통해서만 상기 매립된 콜렉터 터미널층에 연결되는 것을 특징으로 하는 바이폴라 트랜지스터.
  4. 제 3 항에 있어서, 상기 매립된 콜렉터 터미널층은 표면을 갖고, 상기 절연체는 상기 매립된 콜렉터 터미널층의 상기 표면을 덮고 상기 매립된 콜레터 터미널층과 공통의 측면을 형성하고, 그리고 상기 절연체는 상기 콜렉터와 상기 매립된 콜렉터 터미널층 사이의 측면 절연을 확실히 하기 위해 상기 측면을 덮는 측면을 갖는 것을 특징으로 하는 바이폴라 트랜지스터.
  5. 제 3 항에 있어서, 상기 절연체는 상기 매립된 콜렉터 터미널층의 상기 측면을 덮기 위해 포토리소그래피 한정에 의해 상기 매립된 콜렉터 터미널층의 상기 표면 및 상기 측면을 덮는 연속적인 층으로부터 형성되는 것을 특징으로 하는 바이폴라 트랜지스터.
  6. 제 1 항에 있어서, a) 에피텍시 및 다결정으로 동시에 성장된 층; b) 상기 절연 산화물 영역에 의해 한정되며 둘러싸이는 노출된 표면을 갖는 상기 반도체 기체; c) 자유표면을 갖는 상기 반도체 기체, 상기 자유표면에 인접한 영역을 갖는 상기 산화물 영역, 상기 자유표면과 상기 인접한 영역에 배치되는 상기 에피텍시 및 다결정으로 동시에 성장되는 층; d) 상기 서브 콜렉터를 형성하는 상기 반도체 기체의 상기 노출된 표면위에 배치되는 단결정 부분을 갖는 상기 에피텍시 및 다결정으로 동시에 성장되는 층; e) 상기 매립된 콜렉터 터미널층을 형성하는 상기 절연 산화물 영역위에 배치되는 다결정 부분을 갖는 상기 에피텍시 및 다결정으로 동시에 성장되는 층; 그리고 f) 상기 절연체에 의해 완전히 둘러싸이고 상기 단결정 서브 콜렉터 상에만 배치되는 상기 콜렉터를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
  7. 제 1 항에 있어서, 동시적인 에피텍시 및 다결정 적층에 의해 형성되는 베이스 터미널을 포함하고, 상기 베이스 터미널은 상기 콜렉터상에 직접 배치되는 단결정 영역을 갖는 것을 특징으로 하는 바이폴라 트랜지스터.
  8. 다수의 바이폴라 트랜지스터와 다수의 CMOS 트랜지스터를 포함하고, 상기 다수의 바이폴라 트랜지스터의 각각은 수직으로 배치되는 콜렉터, 베이스 및 에미터를 갖고 그리고 a) 반도체 기체, 활동 트랜지스터 영역에 인접한 트랜지스터를 분리하기 위해 상기 반도체 기체에 배치되는 절연 산화물 영역, 상기 절연 산화물 영역상에 적어도 부분적으로 배치되는 매립된 콜렉터 터미널층; b) 콜렉터, 상기 콜렉터를측면에서 둘러싸는 절연체, 상기 절연 산화물 영역에 의해 둘러싸이고, 상기 콜렉터보다 낮은 임피던스를 갖는 동일한 도전 타입을 가지며, 상기 콜렉터 및 절연체 아래 배치되고 그리고 상기 콜렉터에 전기적으로 연결되는 서브 콜렉터; c) 상기 매립된 콜렉터 터미널층을 덮고, 상기 매립된 콜렉터 터미널층으로부터 상기 콜렉터를 측면에서 절연하고, 그리고 상기 절연 산화물 영역 내측에서 상기 서브 콜렉터까지 연장하는 측 표면을 갖는 상기 절연체; d) 상기 서브 콜렉터와 직접 접촉하는 상기 매립된 콜렉터 터미널층, 그리고 서브 콜렉터를 통해서만 상기 매립된 콜렉터 터미널층에 전기적으로 연결되는 콜렉터; 그리고 e) 상기 활동트랜지스터 영역의 측면에서 상기 매립된 콜렉터 터미널층으로 연장하는 접점 구멍을 갖는 상기 절연체, 그리고 상기 접점 구멍을 채우는 금속을 포함하는 것을 특징으로 하는 집적회로.
  9. a) 콜레터를 위한 위치를 결정하기 위해 기체상에 절연체를 형성하고; 그리고 b) 콜렉터를 절연체로 측면에서 절연하기 위해 절연체 내측에서만 선택적인 에피텍시로 콜렉터를 형성하는 것을 포함하는 것을 특징으로 하는 수직으로 배치되는 콜렉터, 베이스 및 에미터를 갖는 바이폴라 트랜지스터를 제조하는 방법.
  10. 제 9 항에 있어서, 절연체 아래의 기체에 절연 산화물 영역을 형성하고, 그리고 절연 산화물 영역 사이의 기체에 콜렉터와 동일한 도전 타입을 가지며 콜렉터보다 더 높게 도핑되는 서브 콜렉터를 형성하는 것을 포함하는 특징으로 하는 방법.
  11. 제 10 항에 있어서, a) 절연 산화물 영역의 형성 후, 그 구조의 전 표면에 걸쳐 콜렉터와 동일한 도전 타입으로 도핑되는 도전층을 적층하고, b) 초과 확산에 의해 온도단계에서 도전층으로부터 서브 콜렉터를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, a) 도전층을 포토리소그래피로 구조화하여 도전층으로부터 매립된 콜렉터 터미널층을 형성하고, b) 그 구조의 전체 표면에 걸쳐 절연층을 형성하고, 그리고 c) 매립된 콜렉터 터미널층의 표면과 측면을 절연 재료로 완전히 덮어 선택적인 에피텍시동안 매립된 콜렉터 터미널층에서의 핵 형성을 피하기 위해 또다른 포토리소그래피로 절연층으로부터의 구조화에 의해 절연체를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  13. 제 11 항에 있어서, a) 구조의 전 표면에 걸쳐 절연층을 제공하고, b) 도전층 및 절연층을 포토리소그래피로 구조화하여 도전층으로부터 환상의 매립된 콜렉터 터미널층을 형성하고 절연층으로부터 절연체를 형성하고, 그리고 c) 콜렉터의 위치를 한정하는 공통의 수직 측면으로 서브 콜렉터의 주변에 매립된 콜렉터 터미널층과 절연제를 위치시키는 것을 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 콜렉터를 형성하는 선택적인 에피텍시동안 매립된 콜렉터 터미널층에서의 핵 형성을 피하기 위해 콜레터가 선택적인 에피텍시에 의해 형성되기전에 얇은 측면 절연체로 콜렉터의 위치를 한정하는 측면을 라이닝하는 것을 포함하는 것을 특징으로 하는 방법.
  15. 제 9 항에 있어서, a) 기체상에 노출된 표면을 한정하는 절연 산화물 영역을 형성하고, b) 에피텍시 반응기에서 전 표면위에 에피텍시 및 다결정으로 동시에 성장되는 실리콘층을 형성하여 도핑하고, c) 에피텍시 및 다결정으로 동시에 성장하는 실리콘층을 구조화하여 그 에피텍시 및 다결정으로 동시에 성장되는 실리콘층으로 기체의 노출된 표면과 절연 산화물 영역의 인접한 부분을 덮고, 그리고 d) 기체의 노출된 표면위에 성장되는 에피텍시 및 다결정으로 동시에 성장되는 실리콘층의 단졀정부위에 콜렉터의 위치를 한정하기 위해 에피텍시 및 다결정으로 동시에 성장되는 실리콘층위에 절연체를 형성하고, 그리고 선택적인 에피텍시 동안 에피텍시 및 다결정으로 동시에 적층되는 실리콘층의 다결정 부분에 실리콘 원자의 핵 형성을 피하기 위해 에피텍시 및 다결정으로 동시에 성장되는 실리콘 층의 여전히 노출된 다결정 부분을 절연 재료로 동시에 완전히 덮는 것을 포함하는 것을 특징으로 하는 방법.
  16. 제 9 항에 있어서, a) 콜렉터와 콜렉터를 둘러싸는 절연체상에 환상의 베이스터미널을 형성하고, b) 환상의 베이스터미널의 내측의 콜렉터상에 선택적인 에피텍시에 의해 베이스를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서, 동시적인 에피텍시 및 다결정 적층과 연속적인 구조화에 의해 전 표면에 걸쳐 베이스 터미널을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  18. a) 콜렉터를 위한 위치를 결정하기 위해 기체상에 절연체를 형성하고, b) 콜렉터를 절연체로 측면에서 절연하기 위해 절연체 내측에만 선택적인 에피텍시로 콜렉터를 형성하고, c) CMOS 트랜지스터를 위한 채널 주입 및 게이트 산화물의 형성후 전 표면에 결처 도전층을 제공하고, d) 도던층을 구조화하여 도전층으로부터 게이트 전극 및 매립된 콜렉터 터미널층을 형성하고, 그리고 e) 완전히 처리된 CMOS 트랜지스터를 차후 절연체를 형성할 절연층으로 덮는 것에 의해 수직으로 배치되는 콜렉터, 베이스 및 에미터를 갖는 적어도 하나의 바이폴라 트랜지스터를 형성하는 것을 포함하는 것을 특징으로 하는 다수의 바이폴라 트랜지스터와 다수의 CMOS 트랜지스터를 포함하는 회로를 형성하기 위한 방법.
    ※ 참고사항 : 최초 출원 내용에 의하여 공개하는 것임.
KR1019900015071A 1989-09-22 1990-09-22 콜렉터/기체 캐패시턴스가 감소된 cmos와 조화되는 바이폴라 트랜지스터와 그 제조방법 Withdrawn KR910007157A (ko)

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EP891175804 1989-09-22

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Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19900922

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid