JPS59161867A - 半導体装置 - Google Patents
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- JPS59161867A JPS59161867A JP58035815A JP3581583A JPS59161867A JP S59161867 A JPS59161867 A JP S59161867A JP 58035815 A JP58035815 A JP 58035815A JP 3581583 A JP3581583 A JP 3581583A JP S59161867 A JPS59161867 A JP S59161867A
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置の構造に係り、特に、非常に高速
で且つ非常に低電力、且つ高耐圧の性能を有する非常に
小さな集積回路のバイポーラ装置に供して効を奏するも
のである。
で且つ非常に低電力、且つ高耐圧の性能を有する非常に
小さな集積回路のバイポーラ装置に供して効を奏するも
のである。
従来のバイポーラ装置の代表的な構造ヲ第１図に示す。
ここで１１はｐ型基板、１２ａ、１２ｂはｎ＋型埋め込
み層である。１２ａは横型ｐｎｐトランジスタのペース
端子域シ出し、１２ｂは縦型ｎｐｎ）う／ジスタのコレ
クタ端子取少出しとして、Ｎ０型層１３全通して電極１
ｇｅと接続される。ｐ型領域１５ａ’ｌｒエミッタ、ｐ
型領域１５ｂをコレクタ、ｎ型憤域１４ａｔ＝ペースと
して用いることによシ横ｍｐｎｐトランジスタが形成さ
れる。またｎ２型領域１６をエミッタ、ｐ型領域１５
ｃ（ｉ７ペース、ｎ型領域１４ｂｔ−コレクタとして用
いることによシ縦ｆｆ１ｎｐｎｈランジスタが形成され
る。１７は絶縁分離領域である・本例において、本来の
トランジスタ動作には不必要な寄生領域、すなわち電極
１８ａ、１８ｂ、１８ｃの直下領域の面積が全体の８０
１以上をしめ、トランジスタの特性を著しくそこねてい
る。すなわち、横Ｗｐｎｐ）ランジスタにおいて、エミ
ッタ電極１８ａ直下のエミッタ・ベース接合を通って、
余分なエミッタ′亀流、ベース電流が流れ、消費電力が
増大し、電流利得が低下する。更に、ベース領域１４ａ
に蓄積される正孔量が大きく、高周波特性が蓄しく悪く
なる。また、縦型ｎｐｎト７ンジスタにおいてベース電
極１８Ｃ直下のベース・コレクタ接合谷を瀘大きく論理
回路の遅延時間を犬きくする。更に、縦型ｎｐｎ）ラン
ジスタ全エミッタが基板側となる逆方向に動作させたと
き、ペース電＆１８Ｃ直下の領域は寄生ダイオードとし
て働くため、電流利得を低くし、制周波脣性全悪くする
。これら寄生領域の存在はＩ”Ｌ（Ｉｎｔｅｇｒａｔｅ
ｄＩｎｊｅｃｔｉｏｎ ＬＯｇｉｃ ）やＴＴＬ （Ｔ
ｒａｎｓｉｓｔｏｒＴｒａｖｓｉｓｔｏｒ Ｌｏｇｉｃ
）のように、ｎｐｎ）ランジスタを逆方向に動作させた
シ、飽和動作させる場合、著しくその性能全劣化させる
。
み層である。１２ａは横型ｐｎｐトランジスタのペース
端子域シ出し、１２ｂは縦型ｎｐｎ）う／ジスタのコレ
クタ端子取少出しとして、Ｎ０型層１３全通して電極１
ｇｅと接続される。ｐ型領域１５ａ’ｌｒエミッタ、ｐ
型領域１５ｂをコレクタ、ｎ型憤域１４ａｔ＝ペースと
して用いることによシ横ｍｐｎｐトランジスタが形成さ
れる。またｎ２型領域１６をエミッタ、ｐ型領域１５
ｃ（ｉ７ペース、ｎ型領域１４ｂｔ−コレクタとして用
いることによシ縦ｆｆ１ｎｐｎｈランジスタが形成され
る。１７は絶縁分離領域である・本例において、本来の
トランジスタ動作には不必要な寄生領域、すなわち電極
１８ａ、１８ｂ、１８ｃの直下領域の面積が全体の８０
１以上をしめ、トランジスタの特性を著しくそこねてい
る。すなわち、横Ｗｐｎｐ）ランジスタにおいて、エミ
ッタ電極１８ａ直下のエミッタ・ベース接合を通って、
余分なエミッタ′亀流、ベース電流が流れ、消費電力が
増大し、電流利得が低下する。更に、ベース領域１４ａ
に蓄積される正孔量が大きく、高周波特性が蓄しく悪く
なる。また、縦型ｎｐｎト７ンジスタにおいてベース電
極１８Ｃ直下のベース・コレクタ接合谷を瀘大きく論理
回路の遅延時間を犬きくする。更に、縦型ｎｐｎ）ラン
ジスタ全エミッタが基板側となる逆方向に動作させたと
き、ペース電＆１８Ｃ直下の領域は寄生ダイオードとし
て働くため、電流利得を低くし、制周波脣性全悪くする
。これら寄生領域の存在はＩ”Ｌ（Ｉｎｔｅｇｒａｔｅ
ｄＩｎｊｅｃｔｉｏｎ ＬＯｇｉｃ ）やＴＴＬ （Ｔ
ｒａｎｓｉｓｔｏｒＴｒａｖｓｉｓｔｏｒ Ｌｏｇｉｃ
）のように、ｎｐｎ）ランジスタを逆方向に動作させた
シ、飽和動作させる場合、著しくその性能全劣化させる
。
他の従来例として第２図に上記の欠点金除いたバイポー
ラ装置の構造金示す。本例では寄生領域に酸化膜１２０
’ｔ−挿入することにより、低消費電力・高速な特性を
得ている。第２図において、１２１は高濃匿のｐ型不純
物金含む多結晶シリコンである。横をｐｎｐトランジス
タのエミッタ領域１５ａおよびコレクタ領域１５ｂおよ
びＭ１型ｎｐｎトランジスタのグラフト・ベース領域１
５Ｃは多結晶シリコンからのｐ型不祠物の拡散によシ形
成される。１９はイオン打ち込み等の方法で形成したｐ
型真性ベース領域でめる。本例の構造は前記第１図の従
来型構造に比べ著しく高性能であるが下記のような欠点
を有している。
ラ装置の構造金示す。本例では寄生領域に酸化膜１２０
’ｔ−挿入することにより、低消費電力・高速な特性を
得ている。第２図において、１２１は高濃匿のｐ型不純
物金含む多結晶シリコンである。横をｐｎｐトランジス
タのエミッタ領域１５ａおよびコレクタ領域１５ｂおよ
びＭ１型ｎｐｎトランジスタのグラフト・ベース領域１
５Ｃは多結晶シリコンからのｐ型不祠物の拡散によシ形
成される。１９はイオン打ち込み等の方法で形成したｐ
型真性ベース領域でめる。本例の構造は前記第１図の従
来型構造に比べ著しく高性能であるが下記のような欠点
を有している。
（１）グラフト・ベース１５と埋め込みＮ１１２が接触
することがめシ、制圧不良、洩れ電流等の発生、および
高周波特性の低下全まねく。これはＩ２Ｌ回路等におい
て、ｎ型層１４に蓄積される正孔量を少なくするため同
層の厚さを減らした場合、大きな影響を及ぼす。
することがめシ、制圧不良、洩れ電流等の発生、および
高周波特性の低下全まねく。これはＩ２Ｌ回路等におい
て、ｎ型層１４に蓄積される正孔量を少なくするため同
層の厚さを減らした場合、大きな影響を及ぼす。
（２）縦型” ｐ ｎ トランジスタにおいて、グラフ
ト・ベースとエミッタ領域１６が接触しているため、上
記（１）と同様の性能低下をまねく。
ト・ベースとエミッタ領域１６が接触しているため、上
記（１）と同様の性能低下をまねく。
（３）縦型Ωｐｎｌ−ラ／ジスタのエミッタとグラフト
・ベースとの接触部は基板吹回の酸化膜１２２直下に設
定しなければならない。すなわち上記接触部がエミッタ
電極１８ｄ直下にくるとエミッタ・ペースショート全引
きおこし、多結晶シリコン内Ｑてくると、ビルトイン電
位の差により電流利得が低下する。上記接触部の制御は
、基板吹回の酸化膜１２２およびグラフト・ベース１５
Ｃの制御性が必要でやや困難である。
・ベースとの接触部は基板吹回の酸化膜１２２直下に設
定しなければならない。すなわち上記接触部がエミッタ
電極１８ｄ直下にくるとエミッタ・ペースショート全引
きおこし、多結晶シリコン内Ｑてくると、ビルトイン電
位の差により電流利得が低下する。上記接触部の制御は
、基板吹回の酸化膜１２２およびグラフト・ベース１５
Ｃの制御性が必要でやや困難である。
本発明の目的は、上述の欠点全除去し、高密度でかつ高
周波特性を向上した半導体装置全提供しようとするもの
である。
周波特性を向上した半導体装置全提供しようとするもの
である。
上記目的全達成するための本発明の構成はグラフト・ベ
ースの上下側面を絶縁物で被覆し、かつ、セルファライ
ンで形成したエミッタ・ベース・コレクタ全役けるもの
である。成上の構成によって、ベース抵抗および寄生容
量が著しく低下しバイポーラ製半導体装置が提供される
ものである。
ースの上下側面を絶縁物で被覆し、かつ、セルファライ
ンで形成したエミッタ・ベース・コレクタ全役けるもの
である。成上の構成によって、ベース抵抗および寄生容
量が著しく低下しバイポーラ製半導体装置が提供される
ものである。
〔発明の実施例〕
以下、本発明の実施例七図面合用いて説明する。
第３図は本発明の一実施例として第１および第２のバイ
ポーラ型半導体装置の構造断面図を示すものである。本
発明を明確に示すためとくに断シの無い限り前述の従来
例の第１図及び第２図で用いた図面り符号を用いる。本
図において工は横型トランジスタを、■は縦型トランジ
スタ金示す。
ポーラ型半導体装置の構造断面図を示すものである。本
発明を明確に示すためとくに断シの無い限り前述の従来
例の第１図及び第２図で用いた図面り符号を用いる。本
図において工は横型トランジスタを、■は縦型トランジ
スタ金示す。
本構造において、単結晶半導体領域が酸化膜開口部よシ
も大きく、グラフト・ベース領域１５ａ。
も大きく、グラフト・ベース領域１５ａ。
１５ｂおよび１５Ｃの上下側面が絶縁物で被覆されてい
る。このため、グラフト・ベース１５と埋め込み層１２
が接触することがなく前述の欠点（１）が除かれる。ま
た、グラフト・ベース直上の酸化膜１２２により、接合
形成の余裕が取れ、上記の欠点（３）が除かれる。
る。このため、グラフト・ベース１５と埋め込み層１２
が接触することがなく前述の欠点（１）が除かれる。ま
た、グラフト・ベース直上の酸化膜１２２により、接合
形成の余裕が取れ、上記の欠点（３）が除かれる。
第４図は本発明の他の実施例として第３のバイポーラ型
半導体装置の断面構造図金示すものである。本例では領
域４２．１４’ｔ：ベース、４１ないし１５全エミツタ
ないしコレクタとして用いる。
半導体装置の断面構造図金示すものである。本例では領
域４２．１４’ｔ：ベース、４１ないし１５全エミツタ
ないしコレクタとして用いる。
本例の構造は前記第３図の横型トランジスタ■に比べ、
ベース幅がせまいため高周波特性が向上し、また領域４
２のベース濃度を大きくして高注入効果による高電流側
での電流利得の低下を少なくすることができる。本例で
は酸化膜１２２直下の単結晶領域が大きく、エミッタ接
合およびコレクタ接合を形成するに十分な余裕を取るこ
とができる。
ベース幅がせまいため高周波特性が向上し、また領域４
２のベース濃度を大きくして高注入効果による高電流側
での電流利得の低下を少なくすることができる。本例で
は酸化膜１２２直下の単結晶領域が大きく、エミッタ接
合およびコレクタ接合を形成するに十分な余裕を取るこ
とができる。
第５図は本発明のさらに他の実施例として第４のバイポ
ーラ型半導体装置の断面構造図を示すものである。本例
では酸化膜１２２よシも単結晶を突出し、そこにエミッ
タ領域１６を形成する。エミッタ領域の側壁は絶縁膜に
より覆われる。このため、グラフト・ベース１５がエミ
ッタ領域１６と接触することがなく、前述の欠点■）が
よシ完全に除かれる。
ーラ型半導体装置の断面構造図を示すものである。本例
では酸化膜１２２よシも単結晶を突出し、そこにエミッ
タ領域１６を形成する。エミッタ領域の側壁は絶縁膜に
より覆われる。このため、グラフト・ベース１５がエミ
ッタ領域１６と接触することがなく、前述の欠点■）が
よシ完全に除かれる。
次に、本発明の実施例金机出するための製法につき説明
する。
する。
第６図（ａ）〜（ｋ）に、本発明の第１および第２の半
導体装置の製造工程を示したもので、前記第３図の断面
構造になる以前を示してあ□。以下製造過程を図番にし
たがって説明する。第６図（ａ） ： ｐ型Ｓｉ基板１
１上に酸化膜７１を形成し、パターニングした後ｎ０ｍ
埋込層拡紋１２を行なう。第６図（ｂ） ： ｎ型Ｓｉ
エピタキシャル層１４金成艮し、全面にシリコン酸化膜
７２、シリコンちつ化膜７３、およびシリコン酸化膜７
４を堆積し、パターニングして、トランジスタ活性部以
外の領域を選択エツチングする。第６図（Ｃ）：全面に
５００人程度の酸化膜を形成した後ＳＩちっ化膜を堆積
、し、選択エツチングによシ凸出部の側面にのみシリコ
ンちつ化膜７６およびシリコン酸化膜７５を残す。
導体装置の製造工程を示したもので、前記第３図の断面
構造になる以前を示してあ□。以下製造過程を図番にし
たがって説明する。第６図（ａ） ： ｐ型Ｓｉ基板１
１上に酸化膜７１を形成し、パターニングした後ｎ０ｍ
埋込層拡紋１２を行なう。第６図（ｂ） ： ｎ型Ｓｉ
エピタキシャル層１４金成艮し、全面にシリコン酸化膜
７２、シリコンちつ化膜７３、およびシリコン酸化膜７
４を堆積し、パターニングして、トランジスタ活性部以
外の領域を選択エツチングする。第６図（Ｃ）：全面に
５００人程度の酸化膜を形成した後ＳＩちっ化膜を堆積
、し、選択エツチングによシ凸出部の側面にのみシリコ
ンちつ化膜７６およびシリコン酸化膜７５を残す。
第６図（ｄ）：熱酸化によυ、シリコン酸化Ｍ７７＝ｉ
形成し、その後シリコ／ちつ化膜７６を除去する。
形成し、その後シリコ／ちつ化膜７６を除去する。
その後、パターニングし、シリコ・ン酸化ｌＸ７５の一
部全除去する。第６図（ｅ）：選択エピタキシャル層７
８ｔｌ″単結晶、シリコン半導体の突出部の側面に成長
させる。第６図（ｆ）：全面に多結晶シリコン７９？ｌ
ｌ−堆積する。第６図ハ）：突出部上の多柘晶シリコン
層全エツチングする。第６図（ｈ）：全面金５００λ程
度酸化した後、シリコンちつ化膜を堆積し、パターニン
グしてシリコン族の１部７１１を残す。この後、多結晶
シリコンを酸化し、分離領域１７を形成する。第６図（
す：シリコンちつ化膜７１１を徐去した後、多結゛晶シ
リコンにイオン注入法等にｊυポロンを添加する。この
後、Ｓｉ酸化膜を除去し、シリコンちつ化膜７３をマス
クにして、熱酸化膜１２２ｔ−約３００ＯＡ形成する。
部全除去する。第６図（ｅ）：選択エピタキシャル層７
８ｔｌ″単結晶、シリコン半導体の突出部の側面に成長
させる。第６図（ｆ）：全面に多結晶シリコン７９？ｌ
ｌ−堆積する。第６図ハ）：突出部上の多柘晶シリコン
層全エツチングする。第６図（ｈ）：全面金５００λ程
度酸化した後、シリコンちつ化膜を堆積し、パターニン
グしてシリコン族の１部７１１を残す。この後、多結晶
シリコンを酸化し、分離領域１７を形成する。第６図（
す：シリコンちつ化膜７１１を徐去した後、多結゛晶シ
リコンにイオン注入法等にｊυポロンを添加する。この
後、Ｓｉ酸化膜を除去し、シリコンちつ化膜７３をマス
クにして、熱酸化膜１２２ｔ−約３００ＯＡ形成する。
第６図Ｕ） ： Ｓ ｉちつ化膜７３を徐去した後、軒
だにシリコンちつ化膜７１３を全面に堆積する。パター
ニングによ多領域１３の直上のシリコンちつ化膜を除去
し、イオン注入ないしデポジットによシ高濃度ｎ型層１
３を形成する。第６図（ｋ）：Ｓｉちつ化膜７１３を除
去したのち、ホトレジスト７１４をマスクに各領域にボ
ロンを添加する。以下、通常の方法によシ縦型トランジ
スタのエミッタ領域全形成し、コンタクト穴を開け、電
極を蒸着することになシ、第３図に示した構造ができる
。
だにシリコンちつ化膜７１３を全面に堆積する。パター
ニングによ多領域１３の直上のシリコンちつ化膜を除去
し、イオン注入ないしデポジットによシ高濃度ｎ型層１
３を形成する。第６図（ｋ）：Ｓｉちつ化膜７１３を除
去したのち、ホトレジスト７１４をマスクに各領域にボ
ロンを添加する。以下、通常の方法によシ縦型トランジ
スタのエミッタ領域全形成し、コンタクト穴を開け、電
極を蒸着することになシ、第３図に示した構造ができる
。
また、第７図（ａ）〜（Ｃ）に、本発明の第１および第
２の半導体装置の製法と異なる製造工程全示した。
２の半導体装置の製法と異なる製造工程全示した。
第７図（−二第６図（ａ）〜（Ｃ）の工程の後、単結晶
基板を等方エツチングする。第７図（ｂ）：シリコンち
つ化膜７６全マスクに、酸化膜７７全形成する。その後
、シリコンちり化膜７６全除去し、パターニングして、
酸化膜７５およびシリコンちつ化膜７３の１部全除去す
る。第７図（Ｃ）：多結晶シリコン７９を堆積し、突出
部直上の多結晶シリコン層をエツチングする。その後、
多結晶シリコン層の１部を酸化し、シリコン酸化膜７４
を除去する。
基板を等方エツチングする。第７図（ｂ）：シリコンち
つ化膜７６全マスクに、酸化膜７７全形成する。その後
、シリコンちり化膜７６全除去し、パターニングして、
酸化膜７５およびシリコンちつ化膜７３の１部全除去す
る。第７図（Ｃ）：多結晶シリコン７９を堆積し、突出
部直上の多結晶シリコン層をエツチングする。その後、
多結晶シリコン層の１部を酸化し、シリコン酸化膜７４
を除去する。
以下、第６図（ｉ）以下の工程を行なうことによシ、第
３図に示した構造ができる。
３図に示した構造ができる。
さらにまた、本発明の第３の半導体装置は、第６図（ｋ
）において、リン全イオン注入等で添加したのち、ポロ
ンを添加することによシ、第４図の構造が得られる。
）において、リン全イオン注入等で添加したのち、ポロ
ンを添加することによシ、第４図の構造が得られる。
さらにまた、第８図（ａ）〜（Ｃ）は本発明の第４の半
導体装置の製造工程を示したもので、第５図の断面構造
になる以前を示している。第８図（ａ）：第７図軸）〜
（Ｃ）の工程の後、シリコンちつ化膜７３金マスクに酸
化膜７２の１部全除去する。第８図（ｂ）二酸化膜ない
し、シリコンちつ化［７３’！にマスクに多結晶シリコ
ンおよびエピタキシャル層の表面を選択エツチングする
。第８図（Ｃ）：熱酸化によシ多結晶シリコンおよびエ
ピタキシャル層の露出部全酸化する。以下、通常の方法
を用い第５図の構造を得る。
導体装置の製造工程を示したもので、第５図の断面構造
になる以前を示している。第８図（ａ）：第７図軸）〜
（Ｃ）の工程の後、シリコンちつ化膜７３金マスクに酸
化膜７２の１部全除去する。第８図（ｂ）二酸化膜ない
し、シリコンちつ化［７３’！にマスクに多結晶シリコ
ンおよびエピタキシャル層の表面を選択エツチングする
。第８図（Ｃ）：熱酸化によシ多結晶シリコンおよびエ
ピタキシャル層の露出部全酸化する。以下、通常の方法
を用い第５図の構造を得る。
以上の各実施例１〜４において、絶縁物は、シリコンの
熱酸化による形成ないし、シリコンちつ化膜の他に、絶
縁性樹脂を用いることができる。
熱酸化による形成ないし、シリコンちつ化膜の他に、絶
縁性樹脂を用いることができる。
また半導体としてＧ ａ Ａ Ｓ等の他の半導体を用い
ても本発明の装置を実現できる。また各実施例でのｐ屋
ｎ型の導電型を逆に用いることができる。また各実施例
における不純物はポロ〃、リン等の他にガリウム、ヒ素
等を用いることができる。
ても本発明の装置を実現できる。また各実施例でのｐ屋
ｎ型の導電型を逆に用いることができる。また各実施例
における不純物はポロ〃、リン等の他にガリウム、ヒ素
等を用いることができる。
本発明によれば、高！Ｉ匿のグラフト・ベース層がエミ
ッタ・コレクタ領域と接触しないため、寄生容量を削減
し、耐圧を高くシ、低雑音のバイポーラ・トランジスタ
を実現できる。特に浅い接合、薄いエピタキシ１′ル層
を形成することが容易になり、従来の２倍以上の高速な
バイポーラ・トランジスタ全実現することができる。
ッタ・コレクタ領域と接触しないため、寄生容量を削減
し、耐圧を高くシ、低雑音のバイポーラ・トランジスタ
を実現できる。特に浅い接合、薄いエピタキシ１′ル層
を形成することが容易になり、従来の２倍以上の高速な
バイポーラ・トランジスタ全実現することができる。
第１図は従来の横型トランジスタと縦型トランジスタの
断面構造図、第２図は容土効果全削減したよシ進化した
従来のトランジスタの断面構造図、第３図は本発明の一
実施例としての横型トランジスタと縦型トランジスタの
断面構造図、第４図は本発明の他の実施例としての縦横
型トランジスタの断面構造図、第５図は本発明のさらに
他の実施例としての縦型トランジスタの断面構造図、第
６図、第７図および第８図は本発明の半導体装置の製法
を示す製造工程の断面図である。 １１・・・第１導電型の半導体基板、１２．１６・・・
第２導電型の高不純物濃度層、１３・・・電極域シ出し
のための第２導電型の高不純物濃度層、１４゜４２・・
・第２導電型層、１５，１９．４１・・・第１導電型層
、１７，１２０，１２２・・・Ｐ３縁分離層、１８・・
・金属電極、１２１．７９・・・多結晶シリコン、７２
．７４．７５．７７．７１０・・・シリコン酸化膜、７
３，７６．７１１，７１３・・・シリコンちっ（ｔＪ、
７８・・・選択エピタキシャル／ｌｉｔ、７１４・・・
ホー３２・ 篤 １（２） ン３ 第 ２ 図 窩 ３Ｉ２］ 第 ４ 図 ／４ ／２ Ｖ′Ｊ５１２］ １４／２ η る 図 第６図 （’）ン 第 ６ 図 吏７図 （ａ） 第１頁の続き ０発 明 者 小切間正彦 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 永田穣 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ３２３−
断面構造図、第２図は容土効果全削減したよシ進化した
従来のトランジスタの断面構造図、第３図は本発明の一
実施例としての横型トランジスタと縦型トランジスタの
断面構造図、第４図は本発明の他の実施例としての縦横
型トランジスタの断面構造図、第５図は本発明のさらに
他の実施例としての縦型トランジスタの断面構造図、第
６図、第７図および第８図は本発明の半導体装置の製法
を示す製造工程の断面図である。 １１・・・第１導電型の半導体基板、１２．１６・・・
第２導電型の高不純物濃度層、１３・・・電極域シ出し
のための第２導電型の高不純物濃度層、１４゜４２・・
・第２導電型層、１５，１９．４１・・・第１導電型層
、１７，１２０，１２２・・・Ｐ３縁分離層、１８・・
・金属電極、１２１．７９・・・多結晶シリコン、７２
．７４．７５．７７．７１０・・・シリコン酸化膜、７
３，７６．７１１，７１３・・・シリコンちっ（ｔＪ、
７８・・・選択エピタキシャル／ｌｉｔ、７１４・・・
ホー３２・ 篤 １（２） ン３ 第 ２ 図 窩 ３Ｉ２］ 第 ４ 図 ／４ ／２ Ｖ′Ｊ５１２］ １４／２ η る 図 第６図 （’）ン 第 ６ 図 吏７図 （ａ） 第１頁の続き ０発 明 者 小切間正彦 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 永田穣 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ３２３−
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板上に設けられたエピタキシ
ャル領域に表面側から順次形成された第２導電型の第１
領域、第１導電型の第２領域及び第２導電型の第３領域
を含む半導体装置において、上記第２領域の水平方向に
拡がる面積が、上記第１領域と上記第２領域との接触部
面積、及び上記第３領域と上記第２領域との接触部面積
のいずれに対しても大きいことを％徴とする半導体装置
。 ２、第１導電型の半導体基板上に設けられたエピタキシ
ャル領域に、水平方向に順次形成された第１導電型の第
１領域、第２導電型の第２領域及び第１導電型の第３領
域金含む半導体装置において、第、１領域及び第３領域
の直下に絶縁層を設けたことを％徴とする半導体装置。 ３、第１４電型の半導体基板上に設けられたエピタキシ
ャル層領域に、表面側から順次形成された第１°導電型
の第１領域、第２導電型の第２領域及び水平方向に形成
された第１導電型の第３領域を含む半導体装置において
、＃、３領域の直下に絶縁層を設けたことｔＷ徴とする
半導体装上記第１領域の側壁に絶縁物層が設けられてい
ることｔ−％淑とする半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035815A JPS59161867A (ja) | 1983-03-07 | 1983-03-07 | 半導体装置 |
| CA000448434A CA1202430A (en) | 1983-03-07 | 1984-02-28 | Semiconductor device |
| KR1019840001012A KR910006699B1 (ko) | 1983-03-07 | 1984-02-29 | 반도체 장치 |
| EP84102143A EP0118102B1 (en) | 1983-03-07 | 1984-02-29 | Method for manufacturing a semiconductor device |
| DE8484102143T DE3486144T2 (de) | 1983-03-07 | 1984-02-29 | Verfahren zur herstellung einer halbleiteranordnung. |
| US07/189,382 US4819055A (en) | 1983-03-07 | 1988-05-02 | Semiconductor device having a PN junction formed on an insulator film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035815A JPS59161867A (ja) | 1983-03-07 | 1983-03-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161867A true JPS59161867A (ja) | 1984-09-12 |
Family
ID=12452424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58035815A Pending JPS59161867A (ja) | 1983-03-07 | 1983-03-07 | 半導体装置 |
Country Status (6)
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|---|---|
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| EP (1) | EP0118102B1 (ja) |
| JP (1) | JPS59161867A (ja) |
| KR (1) | KR910006699B1 (ja) |
| CA (1) | CA1202430A (ja) |
| DE (1) | DE3486144T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227660A (en) * | 1987-11-09 | 1993-07-13 | Hitachi, Ltd. | Semiconductor device |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920004366B1 (ko) * | 1989-09-08 | 1992-06-04 | 현대전자산업 주식회사 | 반도체 장치의 자기 정렬 콘택 제조방법 |
| DE58909837D1 (de) * | 1989-09-22 | 1998-09-17 | Siemens Ag | Verfahren zur Herstellung eines Bipolartransistors mit verminderter Basis/Kollektor-Kapazität |
| DE58909884D1 (de) * | 1989-09-22 | 2002-02-14 | Infineon Technologies Ag | CMOS-kompatibler Bipolartransistor mit verringerter Kollektor/Substrat-Kapazität und Verfahren zu dessen Herstellung |
| US5217909A (en) * | 1990-07-18 | 1993-06-08 | Siemens Aktiengesellschaft | Method for manufacturing a bipolar transistor |
| SE513512C2 (sv) * | 1994-10-31 | 2000-09-25 | Ericsson Telefon Ab L M | Halvledaranordning med ett flytande kollektorområde |
| US5631495A (en) * | 1994-11-29 | 1997-05-20 | International Business Machines Corporation | High performance bipolar devices with plurality of base contact regions formed around the emitter layer |
| JP4671728B2 (ja) * | 2005-03-25 | 2011-04-20 | 三洋電機株式会社 | 半導体レーザ装置および光ピックアップ装置 |
| US7342293B2 (en) * | 2005-12-05 | 2008-03-11 | International Business Machines Corporation | Bipolar junction transistors (BJTS) with second shallow trench isolation (STI) regions, and methods for forming same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533051A (en) * | 1978-08-29 | 1980-03-08 | Fujitsu Ltd | Manufacture of semiconductor device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3600651A (en) * | 1969-12-08 | 1971-08-17 | Fairchild Camera Instr Co | Bipolar and field-effect transistor using polycrystalline epitaxial deposited silicon |
| US3796613A (en) * | 1971-06-18 | 1974-03-12 | Ibm | Method of forming dielectric isolation for high density pedestal semiconductor devices |
| JPS561556A (en) * | 1979-06-18 | 1981-01-09 | Hitachi Ltd | Semiconductor device |
| US4274891A (en) * | 1979-06-29 | 1981-06-23 | International Business Machines Corporation | Method of fabricating buried injector memory cell formed from vertical complementary bipolar transistor circuits utilizing mono-poly deposition |
| NL8006339A (nl) * | 1979-11-21 | 1981-06-16 | Hitachi Ltd | Halfgeleiderinrichting en werkwijze voor de vervaar- diging daarvan. |
| US4303933A (en) * | 1979-11-29 | 1981-12-01 | International Business Machines Corporation | Self-aligned micrometer bipolar transistor device and process |
| US4512075A (en) * | 1980-08-04 | 1985-04-23 | Fairchild Camera & Instrument Corporation | Method of making an integrated injection logic cell having self-aligned collector and base reduced resistance utilizing selective diffusion from polycrystalline regions |
| JPS5734365A (en) * | 1980-08-08 | 1982-02-24 | Ibm | Symmetrical bipolar transistor |
| US4433470A (en) * | 1981-05-19 | 1984-02-28 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device utilizing selective etching and diffusion |
| JPS5873156A (ja) * | 1981-10-28 | 1983-05-02 | Hitachi Ltd | 半導体装置 |
-
1983
- 1983-03-07 JP JP58035815A patent/JPS59161867A/ja active Pending
-
1984
- 1984-02-28 CA CA000448434A patent/CA1202430A/en not_active Expired
- 1984-02-29 DE DE8484102143T patent/DE3486144T2/de not_active Expired - Fee Related
- 1984-02-29 KR KR1019840001012A patent/KR910006699B1/ko not_active Expired
- 1984-02-29 EP EP84102143A patent/EP0118102B1/en not_active Expired - Lifetime
-
1988
- 1988-05-02 US US07/189,382 patent/US4819055A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533051A (en) * | 1978-08-29 | 1980-03-08 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227660A (en) * | 1987-11-09 | 1993-07-13 | Hitachi, Ltd. | Semiconductor device |
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|---|---|
| EP0118102A3 (en) | 1987-09-30 |
| CA1202430A (en) | 1986-03-25 |
| KR840008213A (ko) | 1984-12-13 |
| EP0118102A2 (en) | 1984-09-12 |
| DE3486144D1 (de) | 1993-06-17 |
| EP0118102B1 (en) | 1993-05-12 |
| DE3486144T2 (de) | 1993-09-09 |
| KR910006699B1 (ko) | 1991-08-31 |
| US4819055A (en) | 1989-04-04 |
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