DE3486144T2 - Verfahren zur herstellung einer halbleiteranordnung. - Google Patents

Description

Hintergrund der Erfindung
• Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiteranordnung, insbesondere einer Halbleiteranordnung, die effektiv an bipolare Transistoren in sehr kleinen integrierten Schaltungen angepaßt werden kann, die eine sehr hohe Schaltgeschwindigkeit zeigen, sehr wenig elektrische Energie verbrauchen und eine hohe Durchbruchspannung aufweisen.
• In der Fig. 1 ist eine herkömmliche repräsentative Struktur von Bipolartransistoren gezeigt, wobei das Bezugszeichen 11 ein Siliziumsubstrat des p-Leitungstyps bezeichnet und 12a und 12b vergrabene Schichten des n&spplus;-Typs darstellen. Die vergrabene n&spplus;-Schicht 12a ist als Basiselektrode eines Lateral-pnp-Transistors über einen n&spplus;-Typ-Kontaktbereich 13 mit einer Elektrode 18e verbunden und die vergrabene n&spplus;-Schicht 12b als Kollektorelektrode eines Vertikal-npn-Transistors über den n&spplus;-Kontaktbereich 13 mit der Elektrode 18e. Der Lateral-pnp-Transistor wird durch die Verwendung eines p-Typ-Bereiches 15a als Emitter, eines p-Typ-Bereiches 15b als Kollektor und eines n-Typ-Bereiches 14a als Basis gebildet. Der Vertikal-npn-Transistor wird durch die Verwendung eines n&spplus;-Typ-Bereiches 16 als Emitter, eines p-Typ-Bereiches 15c als Basis und eines n-Typ-Bereiches 14b als Kollektor gebildet. Das Bezugszeichen 17 bezeichnet einen Isolierbereich.
• Bei der Anordnung der Fig. 1 werden für parasitäre Bereiche, die für die Transistorwirkung unnötig sind, d. h. für die Bereiche unter den Elektroden 18a, 18b und 18c, mehr als 80% der Gesamtfläche benötigt, wodurch die Eigenschaften des Transistors erheblich verschlechtert werden.
• Insbesondere fließen beim Lateral-pnp-Transistor Überschüsse des Emitterstromes und des Basisstromes durch den Emitter-Basis-Übergang unter der Emitterelektrode 18a, so daß der Verbrauch an elektrischer Energie ansteigt und die Stromverstärkung abnimmt. Des weiteren ist die gesamte Ladung in großer Menge im Basisbereich 14a gespeichert, was die Hochfrequenzeigenschaften bedeutend verschlechtert. Andererseits ist bei dem Vertikal-npn-Transistor die Kapazität des Basis-Kollektor-Überganges unter der Basiselektrode 18c hoch, wodurch die Ausbreitungs-Verzögerungszeit der logischen Schaltung ansteigt. Darüberhinaus wirkt der Bereich unter der Basiselektrode 18c als parasitäre Diode, die die Stromverstärkung und die Hochfrequenzeigenschaften herabsetzt, wenn der Vertikal-npn-Transistor in umgekehrter Richtung betrieben wird, so daß der Emitter auf der Substratseite zu liegen kommt. Das heißt, daß der Injektionswirkungsgrad des Emitters 12b (der Kollektor in Vorwärtsbetrieb wird zum Emitter im Rückwärtsbetrieb) abnimmt, wenn der Vertikal-npn-Transistor in umgekehrter Richtung betrieben wird. Das Vorhandensein dieser parasitären Bereiche verschlechtert daher die Leistungsfähigkeit der npn-Transistoren markant, wenn diese in umgekehrter Richtung betrieben werden oder wenn sie in der Sättigung betrieben werden, wie in einer I²L-Schaltung (integrierte Injektionslogik) oder in einer TTL-Schaltung (Transistor-Transistor-Logik).
• Die Fig. 2 zeigt einen anderen herkömmlichen Aufbau eines Bipolartransistors, der frei ist von den obigen Nachteilen. Gemäß diesem Beispiel ist ein Oxidfilm 120 in den parasitären Bereichen eingefügt, um den Verbrauch an elektrischer Energie zu verringern und um eine hohe Schaltgeschwindigkeit zu erhalten. In der Fig. 2 bezeichnet das Bezugszeichen 121 polykristallines Silizium, das p-Typ-Störstellen in hoher Konzentration enthält. Durch die Diffusion von p-Typ-Störstoffen aus dem polykristallinen Silizium werden der Emitterbereich 15a und der Kollektorbereich 15b des Lateral-pnp-Transistors sowie ein dotierter einkristalliner Bereich 15c gebildet, der zur geeigneten Verbindung des Basisbereiches mit dem polykristallinen Bereich 121 dient (und der im folgenden als Pfropfbasisbereich 15c des Vertikal-npn-Transistors bezeichnet wird). Das Bezugszeichen 19 bezeichnet einen intrinsischen p-Typ-Basisbereich, der durch das Ionenimplantationsverfahren oder dergleichen gebildet wird.
• Die obige Technik ist im IBM T.D.B. Band 23, Nr. 9, Februar 1981, Seiten 4166-4167 und in der EP-A-0 045 848 beschrieben.
• Die in den obigen Patentanmeldungen beschriebenen Strukturen weisen nach wie vor die unten angegeben Nachteile auf, obwohl ihre Leistungsfähigkeit im Vergleich zu der Leistungsfähigkeit der obigen ersten herkömmlichen Struktur erheblich verbessert ist.
• (1) Die Propfbasis 15 und die vergrabene Schicht 12 kommen oft miteinander in Kontakt, wodurch Fehler in der Durchbruchspannung und dem Leckstrom auftreten und eine Verschlechterung der Hochfrequenzeigenschaften verursacht wird. Insbesondere sind I²L-Schaltungen und dergleichen Schaltungen ernsthaft betraffen, bei denen die n-Typ-Schicht 14 eine verringerte Dicke hat, so daß die Gesamtladung in verringerten Mengen gespeichert ist.
• (2) Bei dem Vertikal-npn-Transistor ist die Leistungsfähigkeit genauso wie in Punkt (1) verschlechtert, da die Propfbasis mit dem Emitterbereich 16 in Kontakt kommt.
• (3) Der Kontaktabschnitt zwischen dem Emitter und der Propfbasis des Vertikal-npn-Transistors muß sich unter dem Oxidfilm 122 befinden, der auf der Oberfläche des Substrates ausgebildet wird. Das heißt, daß sich ein Emitter-Basis-Kurzschluß entwickelt, wenn sich der Kontaktabschnitt unter die Emitterelektrode 18d erstreckt. Wenn der Kontaktabschnitt bis in das polykristalline Silizium reicht, das als Basiselektrode dient, nimmt die Stromverstärkung aufgrund des Unterschiedes im Kontaktpotential am pn-Übergang zwischen dem Einkristall und dem Polykristall ab.
• Der Kontaktabschnitt kann nur durch Kontrollieren des Oxidfilmes 122 auf der Substratoberfläche und durch Kontrollieren der Propfbasis 15c eingestellt werden. Das heißt, es ist ziemlich schwierig, den Kontaktabschnitt zu kontrollieren.
• Aus dem IBM T.D.B. Band 23, Nr. 73, Dezember 1980, Seiten 3242-3245 ist eine andere Halbleiteranordnung mit einem Vertikal-Bipolartransistor bekannt. Bei diesem Aufbau sind in lateralen Abschnitten der Basis dotierte Bereiche zur Verbindung der Basis mit dem polykristallinen Bereich vorgesehen, die von der Öffnung im Oxidfilm ausgespart sind, der den Transistorbereich vom darunterliegenden Halbleiterbereich trennt.
Zusammenfassung der Erfindung
• Aufgabe der vorliegenden Erfindung ist es, ein leicht zu beherrschendes Verfahren zur Herstellung einer Halbleiteranordnung zu schaffen, die frei von den oben erwähnten Nachteilen ist und die eine hohe Packungsdichte und verbesserte Hochfrequenzeigenschaften ermöglicht.
• Diese Aufgabe wird durch das im Anspruch 1 angegebene Verfahren gelöst.
• Ausgehend von dem obigen Aufbau wird eine bipolare Halbleiteranordnung geschaffen, deren Merkmale ein bedeutend verringerter Basiswiderstand und bedeutend verringerte parasitäre Kapazitäten sind.
Kurzbeschreibung der Zeichnungen
• Die Fig. 1 ist eine Schnittansicht, die den Aufbau eines herkömmlichen Lateraltransistors und eines herkömmlichen Vertikaltransistors zeigt;
• die Fig. 2 ist eine Schnittansicht, die den Aufbau eines verbesserten herkömmlichen Transistors zeigt, der weniger von parasitären Effekten beeinflußt ist;
• die Fig. 3 ist eine Schnittansicht, die den Aufbau eines erfindungsgemäß hergestellten Lateraltransistors und eines erfindungsgemäß hergestellten Vertikaltransistors zeigt; und
• die Fig. 4A bis 4M sind Abbildungen von Schritten bei der Herstellung einer Halbleiteranordnung nach der vorliegenden Erfindung.
Genaue Beschreibung der Erfindung
• Die Fig. 3 ist eine Schnittansicht, die den Aufbau einer ersten bipolaren Halbleiteranordnung und einer zweiten bipolaren Halbleiteranordnung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. Um die Erfindung deutlich zu erläutern, werden die bei den oben erwähnten herkömmlichen Beispielen der Fig. 1 und 2 verwendeten Bezugszeichen auch in dieser Beschreibung verwendet, falls nichts anderes angegeben ist. In der Fig. 3 bezeichnet das Bezugszeichen I einen Lateraltransistor und das Bezugszeichen II einen Vertikaltransistor. Bei dem Aufbau der Fig. 3 belegen die einkristallinen Halbleiterbereiche größere Bereiche als die Öffnungen des Siliziumdioxidfilms, und die oberen und unteren Seitenflächen der Pfropfbasisbereiche 15a, 15b und 15c sind mit einem Isolator bedeckt. Die Pfropfbasis kommt daher nicht mit der vergrabenen Schicht 12 in Kontakt, und der vorstehend erwähnte Nachteil (1) ist ausgeschlossen. Aufgrund des Oxidfilmes 122 auf der Pfropfbasis kann des weiteren der pn-Übergang leicht ausgebildet werden, wodurch der erwähnte Nachteil (3) beseitigt ist.
• Im folgenden wird das erfindungsgemäße Herstellungsverfahren beschrieben. Die Fig. 4A bis 4M zeigen eine Ausführungsform zur Herstellung der ersten und zweiten Halbleiteranordnungen.
• Fig. 4A: Ein Siliziumsubstrat des p-Leitfähigkeitstyps wird vorbereitet. Das Substrat kann vom n-Typ sein. In diesem Fall müssen die Störstellen jedoch den entgegengesetzten Leitungstyp aufweisen. Des weiteren kann anstelle der Verwendung eines elektrisch leitenden Materiales das Substrat eines von der Art sein, bei der ein elektrisch leitendes Material auf einem Isolator angeordnet ist, wie bei SOI (Silizium auf Isolator) oder SOS (Silizium auf Saphir) oder dergleichen.
• Die Erfinder haben ein Substrat verwendet, das Störstellen des p-Typs in einer Konzentration von 5·10¹&sup4;/cm³ enthielt.
• Das Substrat wurde thermisch oxidiert, um auf der Oberfläche des Substrates einen dünnen Siliziumdioxidfilm 71 auszubilden. Die Erfinder haben die thermische Oxidation bei einer Temperatur von 1000ºC für 150 Minuten bewirkt, um einen Siliziumdioxidfilm zu erhalten, der 600 nm dick war.
• Dann wurde auf der Basis der herkömmlich verwendeten Photolithographie-Technologie im Siliziumdioxidfilm 71 eine Öffnung geschaffen, um eine vergrabene n&spplus;-Typ-Schicht (n&spplus; BL) 12 mit hoher Konzentration auszubilden. Die vergrabene n&spplus;-Typ-Schicht (n&spplus; BL) 12 mit der gewünschten Störstellenkonzentration wird auf der Basis der Diffusions- oder Ionenimplantationstechnik durch die Öffnung ausgebildet. Wenn die Ionenimplantationstechnik angewendet wird, wird gewöhnlich ein thermisches Ausheizen durchgeführt. Erfindungsgemäß ist dieser Schritt der thermischen Behandlung jedoch nicht eigens erforderlich, da der gleiche Effekt in einem nachfolgenden Schritt auf die ionenimplantierte Schicht ausgeübt wird.
• Fig. 4B: Dann wird der Siliziumdioxidfilm 71 entfernt, um die Oberfläche des Substrates freizulegen, und durch das epitaktische Aufbringverfahren wird eine einkristalline n-Typ-Schicht (n-Epi) 14 aufwachsen gelassen. Die epitaktische Schicht 14 kann durch Einstellen der Aufbringzeit und der Temperatur in jeder gewünschten Dicke gebildet werden. Die Erfinder haben eine epitaktische Schicht erhalten, die 1 um dick war.
• Als nächstes wird durch thermische Oxidation ein Siliziumdioxidfilm 72 ausgebildet. Es kann auch ein Abscheidungsprozeß verwendet werden.
• Danach wird durch Abscheidung ein Siliziumnitridfilm 73 aufgebracht. Durch Abscheidung wird dann ein Siliziumdioxidfilm 74 ausgebildet. Die Erfinder haben drei Schichten, d. h. den Siliziumdioxidfilm 72, den Siliziumnitridfilm 73 und den Siliziumdioxidfilm 74, mit Dicken von 50 nm, 120 nm und 900 nm gebildet.
• Fig. 4C: Die epitaktisch aufgebrachte Schicht wird dann einer Ätzung unterworfen, die den Bereich 14 zur Ausbildung der Elemente und den Bereich 13 zum Herausführen der Elektroden stehenläßt, um vorstehende Bereiche zu bilden. Da die vorstehenden Bereiche durch anisotropes Trockenätzen ausgebildet werden, erfolgt fast kein seitliches Ätzen.
• Fig. 4D: Durch einen ähnlichen Prozeß wie beim Film 72 wird ein Siliziumdioxidfilm 75 ausgebildet. Der Film 75 kann jedoch eine leicht geänderte Form haben. Dann wird darauf durch Abscheidung ein Siliziumnitridfilm 76 aufgebracht. Die Erfinder haben den Siliziumdioxidfilm und den Siliziumnitridfilm mit einer Dicke von 50 nm bzw. 120 nm ausgebildet.
• Fig. 4E: Dann wird ein anisotropes Trockenätzen derart bewirkt, daß der Siliziumnitridfilm 76 nur an den Seitenflächen des Bereiches 14 zur Bildung der Elemente und des Bereiches 13 zum Herausführen der Elektrode verbleibt. Zum Ausführen des anisotropen Trockenätzens ist keine Photomaske erforderlich.
• Fig. 4F: Dann wird eine thermische Oxidation unter Verwendung des Siliziumnitridfilmes 76 als Maske bewirkt, um einen dicken Oxidfilm 77 zu bilden. Die Erfinder haben einen Oxidfilm mit 700 nm Dicke erzeugt.
• Der Siliziumnitridfilm 76 wird dann entfernt, woraufhin der Siliziumdioxidfilm 75 entfernt wird. Wenn der Siliziumdioxidfilm entfernt wird, sind die Seitenflächen des Bereiches 13 zum Herausführen der Elektroden durch eine lockere Maske abgedeckt, so daß der Siliziumdioxidfilm 75 von den Seitenflächen nicht entfernt wird. Entsprechend wird der Siliziumdioxidfilm 75 von den abgedeckten Flächen nicht entfernt.
• Fig. 4G: Durch ein selektives epitaktisches Aufbringverfahren wird nur an den Oberflächen, an den in den Bereichen zur Ausbildung der Elemente der Einkristall freiliegt, eine epitaktische Schicht 78 aufwachsen gelassen. Durch geeignetes Wählen der Atmosphäre kann bei diesem Verfahren die einkristalline Schicht nur auf den gewünschten Abschnitten, aber nicht auf dem Siliziumdioxidfilm ausgebildet werden. Die Erfinder haben die einkristalline Schicht 78 bei einer Temperatur von 850ºC unter Verwendung von SiCl&sub4;-Gas erzeugt. Die dieses Verfahren betreffende Technik ist in der JP-A-126259/1978 genau beschrieben.
• Fig. 4H: Auf der gesamten Oberfläche wird eine polykristalline Siliziumschicht 79 abgeschieden.
• Um die nicht benötigten Abschnitte der polykristallinen Schicht 79 wieder zu entfernen, wird die Oberfläche des Substrates zur Bildung der Elemente mittels eines Photolackfilmes flach gemacht. Die Erfinder haben die Oberfläche durch die Verwendung von zwei Photolacken 80 und 81 flach gemacht.
• Der früher aufgebrachte Photolack 80 sollte von dem später aufgebrachten Photolack 81 nicht aufgelöst werden. Dadurch wird es möglich, mit einer minimalen Dicke der Photolackfilme eine ausreichend flache Oberfläche zu erhalten.
• Fig. 4I: Es wird bis zu den Abschnitten, die den Bereichen zur Bildung der Elemente entsprechen, ein anisotropes Trockenätzen bewirkt.
• Fig. 4J: Durch thermische Oxidation oder durch Abscheidung wird ein Siliziumdioxidfilm 710 ausgebildet. Dann wird durch Abscheidung ein Siliziumnitridfilm 711 aufgebracht. Die Erfinder haben diese Filme mit einer Dicke von 30 nm bzw. 120 nm erzeugt. Um die Elemente zu isolieren, werden des weiteren bestimmte Abschnitte der polykristallinen Siliziumschicht 79 oxidiert, um einen Siliziumdioxidfilm zu bilden. Dabei sollte die Dicke der polykristallinen Siliziumschicht der zu oxidierenden Abschnitte vorher durch Ätzen auf die Hälfte verringert worden sein, so daß die Dicke nach der Oxidation nahezu die gleiche ist wie die Dicke der anderen polykristallinen Siliziumabschnitte und eine flache Oberfläche erhalten wird. Dies ist bei der Ausbildung von Verdrahtungen auf dem elementbildenden Bereich günstig. Insbesondere sind, wenn die Elemente eine flache Oberfläche haben, die Verdrahtungen nach ihrer Ausbildung weniger unterbrochen. Durch Oxidation wird dann der in der Fig. 4K gezeigte Aufbau erhalten.
• Fig. 4L: Dann werden der Siliziumdioxidfilm 710 und der Siliziumnitridfilm 711 entfernt, und es werden in die polykristalline Siliziumschicht 79 Borionen implantiert. Durch thermische Oxidation wird danach ein Siliziumdioxidfilm 122 ausgebildet. Durch Abscheidung wird schließlich ein Siliziumnitridfilm 713 aufgebracht, und es werden von den Abschnitten 13, in denen ein hochkonzentrierter n-Typ-Bereich auszubilden ist, die Siliziumnitridfilme 713 und 73 entfernt. Die Oberfläche des Siliziumdioxidfilms 17 wird durch die Implantation von Ionen wenig betroffen, und es kann eine nur grob geformte Maske verwendet werden.
• Fig. 4M: Nachdem der Siliziumnitridfilm 713 entfernt ist, werden mittels eines Photolackes 714 Störstellenionen implantiert oder durch Diffusion eingebracht, um einen Basisbereich und einen Emitterbereich auszubilden.
• Durch Vorsehen von Elektroden für die Basis, den Emitter und den Kollektor wird der in der Fig. 3 gezeigte Aufbau erhalten.
• Gemäß Fig. 3 sind der Lateraltransistor und der Vertikaltransistor separat ausgebildet. Gemäß den Fig. 4A bis 4M sind jedoch der Kollektor des Lateraltransistors und die Basis des Vertikaltransistors miteinander über die gleiche polykristalline Siliziumschicht verbunden. Welcher Aufbau verwendet werden soll, hat keinen Bezug zur Natur der Erfindung und sollte in Abhängigkeit von der Anwendung bestimmt werden.
• Bei dem obigen Herstellungsverfahren wird das anisotrope Trockenätzverfahren verwendet. Generell erfolgt jedoch beim Trockenätzverfahren leicht eine Verunreinigung. Um solche Verunreinigungen zu vermeiden, wird daher empfohlen, nach dem Schritt des Trockenätzens einen Schritt zur Reinigung der Oberfläche hinzuzufügen, um gute Ergebnisse zu erhalten.
• Bei der obigen Ausführungsform wird der Isolator durch thermisches Oxidieren des Siliziums gebildet, oder er besteht aus einem Siliziumnitridfilm oder einem Isoliermaterial. Die erfindungsgemäß hergestellte Anordnung kann auch durch Verwendung anderer Halbleitermaterialien wie GaAs und dergleichen realisiert werden. Bei den erfindungsgemäßen Ausführungsformen können darüberhinaus die Leitfähigkeitstypen, d. h. der p-Typ und der n-Typ vertauscht werden. Auch können bei den erfindungsgemäßen Ausführungsformen Galliumionen und Arsenionen anstelle von Borionen und Phosphorionen verwendet werden.
• Bei der erfindungsgemäß hergestellten Anordnung kommt die Pfropfbasisschicht mit hoher Konzentration nicht in Kontakt mit den Emitter- und Kollektorbereichen, und es ist möglich, einen Bipolartransistor herzustellen, der eine verringerte parasitäre Kapazitanz, eine erhöhte Durchbruchspannung und ein geringes Rauschen aufweist. Insbesondere ist es möglich, leicht einen flachen Übergang und eine dünne Epitaxialschicht auszubilden und damit einen Bipolartransistor zu schaffen, der eine Schaltgeschwindigkeit hat, die zwei- oder mehrfach höher liegt als die herkömmlicher Anordnungen.

Claims (3)

1. Verfahren zur Herstellung einer Bipolar-Halbleiteranordnung, die auf einem Halbleitersubstrat (11) eines ersten Leitfähigkeitstyps einen Vertikal-Bipolartransistor (II) enthält, mit folgenden Schritten:

(a) Ausbilden eines hochdotierten Bereichs (12) eines zweiten Leitfähigkeitstyps auf dem Substrat (11),

(b) Ausbilden eines vorspringenden ersten einkristallinen Halbleiterbereichs (14) des zweiten Leitfähigkeitstyps auf dem hochdotierten Bereich (12),

(c) Bedecken der oberen Fläche des ersten einkristallinen Halbleiterbereichs (14) mit einer Maske (72, 73, 74) und der frei liegenden Oberfläche des hochdotierten Bereichs (12) mit einem ersten Isolierfilm (77),

(d) Züchten von einkristallinem Halbleitermaterial (78) auf der frei liegenden Seitenfläche des vorstehenden ersten einkristallinen Halbleiterbereichs (14), um diesen über dem ersten Isolierfilm (77) zu vergrößern,

(e) Auftragen einer Polysiliciumschicht (79) des ersten Leitfähigkeitstyps auf den ersten Isolierfilm (77), um den Seitenteil des einkristallinen Halbleitermaterials (78) zu bedecken,

(f) Bedecken der polykristallinen Siliciumschicht (79) und des gezüchteten Halbleitermaterials (78) mit einem zweiten Isolierfilm (122), wodurch unter Diffusion von Störstoffen aus der polykristallinen Siliciumschicht (79) in das gezüchtete einkristalline Halbleitermaterial (78) ein dotierter Bereich (15) erzeugt wird, dessen obere und untere Flächen mit dem ersten (77) und dem zweiten (122) Isolierfilm bedeckt sind, wobei der dotierte Bereich (15) mit dem hochdotierten Bereich (12) nicht in Kontakt kommt, und

(g) Einbringen von Störstoffen in Oberflächenteile des vergrößerten ersten einkristallinen Halbleiterbereichs (14, 78), um an dessen oberer Fläche einen ersten Störstoffbereich (16) des zweiten Leitfähigkeitstyps, der einen Emitter- oder einen Kollektor-Bereich des Vertikal-Bipolartransistors (11) bildet, und einen zweiten Störstoffbereich (19) des ersten Leitfähigkeitstyps, der mit dem dotierten Bereich (15) in Kontakt steht und die Basis des Bipolartransistors bildet, zu erzeugen.

2. Verfahren nach Anspruch 1, wobei zusätzlich ein Lateraltransistor dadurch ausgebildet wird,

daß im Schritt (b) ein vorstehender zweiter einkristalliner Halbleiterbereich (14) erzeugt wird, und

daß die Schritte (c) bis (f) auch an dem vorstehenden zweiten einkristallinen Halbleiterbereich (14) durchgeführt werden, wobei der vorstehende zweite einkristalline Halbleiterbereich (14) die Basis und die auf entgegengesetzten Seiten dieses vorstehenden zweiten einkristallinen Halbleiterbereichs (14) gebildeten dotierten Bereiche (15) den Emitter und den Kollektor des Lateraltransistors bilden.

3. Verfahren nach Anspruch 2, wobei die Störstoffe so ausgewählt werden, daß die Leitfähigkeitstypen von Basis, Emitter und Kollektor des Lateraltransistors zu denen des Vertikaltransistors entgegengesetzt sind.