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KR890010914A - 시리얼 액세스 메모리로 이루어진 반도체 기억장치 - Google Patents

시리얼 액세스 메모리로 이루어진 반도체 기억장치 Download PDF

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KR890010914A
KR890010914A KR1019880016134A KR880016134A KR890010914A KR 890010914 A KR890010914 A KR 890010914A KR 1019880016134 A KR1019880016134 A KR 1019880016134A KR 880016134 A KR880016134 A KR 880016134A KR 890010914 A KR890010914 A KR 890010914A
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후지쓰 가부시끼가이샤
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후지쓰 브이 엘 에스 아이 가부시끼가이샤
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Abstract

내용 없음

Description

시리얼 액세스 메모리로 이루어진 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 SAM으로 이루어진 종래의 반도체 기억장치의 실시예의 구성을 나타내는 회로도.
제2도는 제1도에 나타낸 장치의 작동을 설명하기 위한 파형도.
제3a도 내지 제3f도는 제1도에 나타낸 장치의 문제점을 설명하기 위한 파형도.

Claims (15)

  1. 반도체 기억장치에 있어서, 상기장치는 열방향 및 종방향으로 배열된 여러개의 랜덤액세스 메모리 셀(M)을 가진 제1메모리 셀 어레이(40) ; 상기 제1메모리 셀 어레이의 한열에 대응하는 적어도 하나의 시리얼 액세스 메모리 셀(MC1-MCn)을 가지고 있으며, 상기 제1메모리셀 어레이와 작동 가능하게 접속된 제2메모리셀 어레이(44; 44a,44b) ; 홀수 어드레스에 대응하는 시리얼 액세스 메모리 셀에 할당된 제1데이터 버스(DB0,) ; 짝수 어드레스에 대응하는 시리얼 액세스 메모리 셀에 할당된 제2데이터 버스(DBE,; 적어도 하나의 특정한 시리얼 액세스 메모리 셀에 할당된 제3데이터 버스(DBX,와 ; 상기 제1, 제2 및 제3데이터 버스중의 하나에 상기 각 시리얼 액세스 메모리셀의 접속을 제어하여 데이터 버스중의 하나를 선택하여 상기장치의 외부에 선택된 데이터버스를 접속하는 버스스위칭 제어회로(45,45′,45a,45b,46,57,57a,57b,58,60,60′)로 구성되어 있으며, 상기 버스스위칭제어회로는 상기 시리얼 액세스 메모리 셀에 있는 각 비트데이터를 상기 제1 및 제2데이터 버스에 연속적으로 번갈아 출력하고, 여러개의 전송데이터 블록이 상기 제2메모리셀 어레이로 부터 연속적으로 판독될 때에는 상기 각 전송데이터 블록에 있는 헤드 또는 마지막 어드레스에 대응하는 적어도 하나의 상기 특정한 시리얼 액세스 메모리셀에 있는 비트데이터를 상기 제3데이터버스에 출력시키는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 버스스위칭 제어회로는 상기 전송데이터 블록에 있는 상기헤드 어드레스와 마지막 어드레스를 결정하는 포인터(57), 상기 제1 및 제2데이터 버스중의 하나와 접속되는 상기헤드 어드레스에 대응하는 시리얼 액세스 메모리셀과 상기 제3데이터 버스와 접속되는 상기 마지막 어드레스에 대응하는 시리얼액세스 메모리로 구성된 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 전송데이터 블록의 상기 마지막 어드레스가 상기 제2메모리셀 어레이의 마지막 어드레스로 정해져있는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 버스 스위칭 제어회로는 시리얼 액세스 스트로브 신호(SAS)에 응답하여 상기 제1데이터 버스에 대한 제1제어 클럭(S0)과 상기 제2데이터 버스에 대한 제2제어 클럭(SE)을 번갈아 발생시키고, 상기 포인터로부터 공급된 상기 마지막 어드레스를 나타내는 신호(Sn)에 응답하여 상기 제3데이터버스에 대한 제3제어클럭(SX)을 발생시키는 제어회로(60)와 상기 제1, 제2 및 제3제어클럭에 응답하여 상기장치의 외부와 대응데이터 버스를 접속시키는 멀티플렉서(46)를 게다가더 포함하고 있는 것을 특징으로 하는 반도체 기억장치.
  5. 제4항에 있어서, 상기 버스스위칭 제어회로는 비트데이터가 상기 마지막 어드레스에 대응하는 시리얼 액세스 메모리 셀로 부터 상기 제3데이터 버스를 경유하여 상기장치의 외부로 출력되면, 상기 제1 및 제2데이터 버스를 단락회로 상태로 만들어 상기 제1 및 제2데이터 버스가 리셋되도록 하는 적어도 두개의 리셋회로(RC)를 게아가더 포함하고 있는 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 상기 버스 스위칭 제어회로는 상기 제2메모리셀 어레이와 상기 데이터 버스들 사이에 접속되어 있고, 상기 각 시리얼 액세스 메모리셀에 제공된 선택회로(BS1-BSn)를 가진 버스선택회로(45)를 게다가 더 포함하고 있으며, 상기 선택회로 각각은 상기 포인터로 부터 공급된 대용버스 선택회로(S1-Sn)에 응답하여 상기 데이터 버스중의 하나와 대응시리얼 액세스 메모리셀을 접속시키는 것을 특징으로 하는 반도체 기억장치.
  7. 제1항에 있어서, 상기 버스 스위칭 제어회로는 상기 전송데이터 블록에 있는 상기 헤드 어드레스를 결정하는 포인터(57)와 상기 전송데이터 블록에 있는 상기 마지막 어드레스를 결정하는 카운터(58), 상기 제1 및 제2데이터버스중의 하나와 접속되는 상기헤드 어드레스에 대응하는 시리얼 액세스 메모리셀과 상기 제3데이터 버스와 접속되는 상기 마지막 어드레스에 대응하는 시리얼 액세스 메모리 셀을 게다가 더 포함하고 있는 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 전송데이터 블록에 있는 상기 마지막 어드레스를 외부제어신호()가 가해지는 시간에 따라 선택할 수 있도록 된 것은 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 버스 스위칭 제어회로는 시리얼 액세스 스트로브신호(SAS)에 응답하여 상기 제2데이터 버스에 대한 제1제어클럭(S0)과 상기 제2데이터 버스에 대한 제2제어클럭(SE) 번갈아 발생시키고, 상기 외부제어신호에 응답하여 상기 제3데이터 버스에 대한 제3제어클럭(SX)를 발생시키는 제어회로(60′)와 상기 제1, 제2 및 제3제어클럭에 응답하여 상기장치의 외부와 대응데이터 버스를 접속시키는 멀티플렉서(46)를 게다가더 포함하고 있는 것을 특징으로 하는 반도체 기억장치.
  10. 제9항에 있어서, 상기 버스 스위칭 제어회로는 비트데이터가 상기 마지막 어드레스에 대응하는 시리얼 액세스 메모리셀로부터 상기 제3데이터 버스를 경유하여 상기 장치의 외부로 출력되면, 상기 제1 및 제2데이터 버스를 단락회로 상태로 만들어 상기 제1 및 제2데이터 버스가 리셋되도록 하는 적어도 두개의 리셋회로(RC)를 게다가 더 포함하고 있는 것을 특징으로 하는 반도체 기억장치.
  11. 제10항에 있어서, 상기 버스 스위칭 제어회로는 상기 제2메모리셀 어레이와 상기 데이터 버스들 사이에 접속되어 있고, 상기 각 시리얼 액세스 메모리셀에 제공된 선택회로(BS1′-BSn′)를 가진 버스선택회로(45′)를 게다가 더 포함하고 있으며, 상기 각 선택회로는 상기 포인터로부터 공급된 대용버스 선택버스(S1-Sn) 또는 상기 카운터로 부터 공급된 대응버스 교환신호(S1′-Sn′)에 응답하여 상기 데이터 버스중의 하나와 대응 시리얼 액세스 메모리셀을 접속시키는 것을 특징으로 하는 반도체 기억장치.
  12. 제1항에 있어서, 상기 버스 스위칭 제어회로는 상기 전송데이터 블록에 있는 상기 헤드 어드레스와 상기 마지막 어드레스를 결정하는 포인터(57), 상기 제1 및 제2데이터 버스중의 하나와 접속되는 상기 마지막 어드레스에 대응하는 시리얼 액세스 메모리셀과 상기 제3데이터버스와 접속되는 상기 헤드어드레스에 대응하는 시리얼 액세스 메모리셀을 게다가 더 포함하고 있는 것을 특징으로 하는 반도체 기억장치.
  13. 제12항에 있어서, 상기 전송데이터 블록에 있는 상기 헤드어드레스가 상기 제2메모리셀 어레이에 있는 헤드어드레스로 정해진 것을 특징으로 하는 반도체 기억장치.
  14. 제13항에 있어서, 상기 버스 스위칭 제어회로는 시리얼 액세스 스트로브 신호(SAS)에 응답하여 제1데이터 버스에 대한 제1제어클럭(S0)과 상기 제2데이터 버스에 대한 제2제어클럭(SE)을 번갈아 발생시키고, 상기 포인터로 부터 공급된 상기 헤드 어드레스를 나타내는 신호(S1)에 응답하여 상기 제3데이터 버스에 대한 제3제어클럭을 발생시키는 제어회로(60)와 상기 제1, 제2 및 제3제어클럭중의 하나에 응답하여 상기 장치의 외부에 대응데이터 버스를 적속시키는 멀티플랙서(46)를 게다가 더 포함하고 있는 것을 특징으로 하는 반도체 기억장치.
  15. 제6항에 있어서, 상기 제2메모리셀 어레이, 상기포인터 및 버스선택회로는 복재된 형태(duplicated forms)로 구성되어 있으며, 상기 버스 스위칭 제어회로는 상기 복제된 형태인 상기 제1메모리셀 어레이와 제2메모리셀 어레이 사이에 접속된 제2멀티플렉서를 게다가 더 포함하고 있으며, 상기 제2멀티플렉서는 복제된 형태의 상기 제2메모리셀 어레이중의 하나와 상기 제1메모리셀 어레이를 접속하는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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