JP2947664B2 - 画像専用半導体記憶装置 - Google Patents
画像専用半導体記憶装置Info
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- JP2947664B2 JP2947664B2 JP4074642A JP7464292A JP2947664B2 JP 2947664 B2 JP2947664 B2 JP 2947664B2 JP 4074642 A JP4074642 A JP 4074642A JP 7464292 A JP7464292 A JP 7464292A JP 2947664 B2 JP2947664 B2 JP 2947664B2
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- JP
- Japan
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- data
- input
- output
- clock signal
- serial
- Prior art date
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
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- Memory System (AREA)
- Image Input (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、マルチポートを有する
画像専用半導体記憶装置に関し、特にクロック信号に同
期して動作し高速に入出力動作を行うことのできるラン
ダムアクセスポートおよびシリアルアクセスポートを備
えた画像専用半導体記憶装置に関する。
画像専用半導体記憶装置に関し、特にクロック信号に同
期して動作し高速に入出力動作を行うことのできるラン
ダムアクセスポートおよびシリアルアクセスポートを備
えた画像専用半導体記憶装置に関する。
【０００２】
【従来の技術】従来のマルチポートを有する画像専用半
導体記憶装置の１つであるマルチポート・ビデオメモリ
（ＶＲＡＭ）２０は、一般に、図２のブロック図に示す
ようにランダムアクセス（ＲＡＭ）ポートおよびシリア
ルアクセス（ＳＡＭ）ポートの２つのポートを備えてい
る。ＲＡＭポートはプロセッサ（図示せず）とデータバ
スとを介してＶＲＡＭ２０と接続され汎用ＤＲＡＭと同
様にメモリセルアレイ２３との演算データのやりとりを
行う。一方、ＳＡＭポートはメモリセルアレイ２３から
転送された画像データをＲＡＭＤＡＣ（図示せず）に出
力し、ＲＧＢのアナログビデオ信号に変換されてディス
プレイに表示する。このようにＲＡＭポートは主として
ＣＰＵとの高速データ転送に用いられている。一方、Ｓ
ＡＭポートは主としてディスプレイへの表示データの転
送に用いられている。その他、高速な画像処理を実現す
るため、ＶＲＡＭ２０はライト・パー・ビット、ブロッ
ク・ライト、フラッシュ・ライト、ＲＡＭ−ＳＡＭ（リ
ード、ライト、スプリット）転送等の専用の機能を有し
ている。この種のメモリを使用することにより、従来の
シングルポートを有する汎用ＤＲＡＭを使用する場合と
比較して、グラフィックスシステムは一層の性能向上を
図ることができる。
導体記憶装置の１つであるマルチポート・ビデオメモリ
（ＶＲＡＭ）２０は、一般に、図２のブロック図に示す
ようにランダムアクセス（ＲＡＭ）ポートおよびシリア
ルアクセス（ＳＡＭ）ポートの２つのポートを備えてい
る。ＲＡＭポートはプロセッサ（図示せず）とデータバ
スとを介してＶＲＡＭ２０と接続され汎用ＤＲＡＭと同
様にメモリセルアレイ２３との演算データのやりとりを
行う。一方、ＳＡＭポートはメモリセルアレイ２３から
転送された画像データをＲＡＭＤＡＣ（図示せず）に出
力し、ＲＧＢのアナログビデオ信号に変換されてディス
プレイに表示する。このようにＲＡＭポートは主として
ＣＰＵとの高速データ転送に用いられている。一方、Ｓ
ＡＭポートは主としてディスプレイへの表示データの転
送に用いられている。その他、高速な画像処理を実現す
るため、ＶＲＡＭ２０はライト・パー・ビット、ブロッ
ク・ライト、フラッシュ・ライト、ＲＡＭ−ＳＡＭ（リ
ード、ライト、スプリット）転送等の専用の機能を有し
ている。この種のメモリを使用することにより、従来の
シングルポートを有する汎用ＤＲＡＭを使用する場合と
比較して、グラフィックスシステムは一層の性能向上を
図ることができる。
【０００３】
【発明が解決しようとする課題】ところで最近、コンピ
ュータ・システム、特にワークステーションの応用分野
における性能の向上は目覚ましく、この分野に応用され
るＶＲＡＭの性能の向上および記憶容量の大容量化が強
く望まれている。しかし、これらの要求を達成するため
には現状ではいくつかの問題点があり、これらを以下に
列記する。即ち、
ュータ・システム、特にワークステーションの応用分野
における性能の向上は目覚ましく、この分野に応用され
るＶＲＡＭの性能の向上および記憶容量の大容量化が強
く望まれている。しかし、これらの要求を達成するため
には現状ではいくつかの問題点があり、これらを以下に
列記する。即ち、
【０００４】（１）ＲＡＭポート側のアクセススピード
の上限は汎用ＤＲＡＭの性能と同様に６０〜７０ｎｓで
あり、サイクル時間で１００−１２０ｎｓが限界であ
る。また、高速のサイクルタイムでアクセスするために
ページ・モード動作機能を有しているが、この場合でも
サイクル・タイムの上限は４０〜５０ｎｓである。
の上限は汎用ＤＲＡＭの性能と同様に６０〜７０ｎｓで
あり、サイクル時間で１００−１２０ｎｓが限界であ
る。また、高速のサイクルタイムでアクセスするために
ページ・モード動作機能を有しているが、この場合でも
サイクル・タイムの上限は４０〜５０ｎｓである。
【０００５】（２）ＳＡＭポート側のスピードは２０〜
３０ｎｓが上限で、ディスプレイの表示レートのそれと
比較して遅い。そこで、現状では、いくつかのデバイス
を並列に配置してその出力を並列−直列変換することに
より高速化している。しかし、ディスプレイのビット数
はあらかじめ決まっているため、１つのＩ／Ｏに接続さ
れるビット数を大きくすることができず、そのため大容
量化はＩ／Ｏ数を増やす以外方法がない。そこで、Ｉ／
Ｏ数は画面のプレーン方向に割振っているのが現状であ
る。
３０ｎｓが上限で、ディスプレイの表示レートのそれと
比較して遅い。そこで、現状では、いくつかのデバイス
を並列に配置してその出力を並列−直列変換することに
より高速化している。しかし、ディスプレイのビット数
はあらかじめ決まっているため、１つのＩ／Ｏに接続さ
れるビット数を大きくすることができず、そのため大容
量化はＩ／Ｏ数を増やす以外方法がない。そこで、Ｉ／
Ｏ数は画面のプレーン方向に割振っているのが現状であ
る。
【０００６】（３）Ｉ／Ｏ数を増加することはパッケー
ジのピン数に制約があり、１６ビットＩ／Ｏにすると２
つのポートでは３２Ｉ／Ｏになり合計６４ピンが必要に
なってしまう。現状の技術ではこれが限界である。
ジのピン数に制約があり、１６ビットＩ／Ｏにすると２
つのポートでは３２Ｉ／Ｏになり合計６４ピンが必要に
なってしまう。現状の技術ではこれが限界である。
【０００７】（４）Ｉ／Ｏ数を増加することは出力ノイ
ズを増大することにつながるため、３２ビット以上は６
４Ｉ／Ｏにもなり実現は困難となる。
ズを増大することにつながるため、３２ビット以上は６
４Ｉ／Ｏにもなり実現は困難となる。
【０００８】（５）２つのポート、即ちＲＡＭポートと
ＳＡＭポートと、が非同期で動作するためにＶＲＡＭ内
部で発生する動作ノイズと出力ノイズの影響を回避する
ことが難しい。このためこれ以上の大容量化と高速化は
困難である。
ＳＡＭポートと、が非同期で動作するためにＶＲＡＭ内
部で発生する動作ノイズと出力ノイズの影響を回避する
ことが難しい。このためこれ以上の大容量化と高速化は
困難である。
【０００９】このように現在のＶＲＡＭは大容量化と高
速化といった点に関し問題点が多く、このため将来的な
応用の発展性が困難な面があった。
速化といった点に関し問題点が多く、このため将来的な
応用の発展性が困難な面があった。
【００１０】本発明は上記した従来のマルチポート画像
専用半導体記憶装置が有する課題を解決するためになさ
れたものである。
専用半導体記憶装置が有する課題を解決するためになさ
れたものである。
【００１１】本発明の目的とするところは、外部クロッ
ク信号に同期した回路構成と制御方式を採用することに
より、高速メモリアクセスが可能なＲＡＭポートとＳＡ
Ｍポートを備えた大容量画像処理に適した画像専用半導
体記憶装置を提供することにある。
ク信号に同期した回路構成と制御方式を採用することに
より、高速メモリアクセスが可能なＲＡＭポートとＳＡ
Ｍポートを備えた大容量画像処理に適した画像専用半導
体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】この発明は、上記課題を
解決するため、複数のメモリセルをマトリクス状に配列
して構成されるメモリセルアレイと、前記メモリセルア
レイの中から所定のメモリセルを選択するためのアドレ
ス指定手段と、外部から供給されるランダム入出力制御
信号に基づいて、前記アドレス指定手段によって指定さ
れたメモリセルに対するデータのランダム入出力動作を
実行する第一のデータ入出力手段と、外部から連続して
供給される基本クロック信号に同期して動作し、前記第
一のデータ入出力手段と外部とのデータのランダム入出
力動作を行う第一の入出力ポートと、前記メモリセルア
レイとのデータの入出力動作のために一時的に該データ
を格納するシリアルデータレジスタと、外部から供給き
れるシリアル転送制御信号に基づいて、前記アドレス指
定手段によって指定された前記メモリセルアレイ内のデ
ータを前記シリアルデータレジスタへ転送する転送手段
と、前記シリアルデータレジスタとのデータのシリアル
入出力動作を実行する第二のデータ入出力手段と、前記
基本クロック信号に同期して動作し、前記第二のデータ
入出力手段と外部とのデータのシリアル入出力動作を行
う第二の入出力ポートと、前記基本クロック信号のサイ
クル数を計数する計数手段と、外部から供給される少な
くとも１つ以上の指定信号を入力し、該指定信号毎に前
記基本クロック信号のカウント開始サイクルである特定
のサイクルを指定する指定制御信号を生成し、該指定制
御信号に基づいて前記計数手段に前記基本クロック信号
のサイクル数の計数開始を指令し、指定された前記基本
クロック信号の特定のサイクルから、前記計数手段によ
り計数されたサイクル数に基づいて前記アドレス指定手
段の指定動作および前記第一および第二のデータ入出力
手段の入出力動作を同期的に制御することにより、前記
基本クロック信号のサイクル数に従って前記メモリセル
のデータ入出力動作を制御する制御手段とを具備し、前
記メモリセルアレイは複数のバンクに分割されており、
該各バンクは複数のメモリセルから構成され、前記バン
クは各々に対応した前記シリアルデータレジスタおよび
前記第二のデータ入出力手段とを有し、前記制御手段は
該一方のバンクが入出力動作中には、他方のバンクをプ
リチャージさせるようにバンク切り替え動作を行うよう
に制御し、さらに前記 バンク間のデータの入出力動作の
スプリット転送を行うように制御する機能を有してい
る。
解決するため、複数のメモリセルをマトリクス状に配列
して構成されるメモリセルアレイと、前記メモリセルア
レイの中から所定のメモリセルを選択するためのアドレ
ス指定手段と、外部から供給されるランダム入出力制御
信号に基づいて、前記アドレス指定手段によって指定さ
れたメモリセルに対するデータのランダム入出力動作を
実行する第一のデータ入出力手段と、外部から連続して
供給される基本クロック信号に同期して動作し、前記第
一のデータ入出力手段と外部とのデータのランダム入出
力動作を行う第一の入出力ポートと、前記メモリセルア
レイとのデータの入出力動作のために一時的に該データ
を格納するシリアルデータレジスタと、外部から供給き
れるシリアル転送制御信号に基づいて、前記アドレス指
定手段によって指定された前記メモリセルアレイ内のデ
ータを前記シリアルデータレジスタへ転送する転送手段
と、前記シリアルデータレジスタとのデータのシリアル
入出力動作を実行する第二のデータ入出力手段と、前記
基本クロック信号に同期して動作し、前記第二のデータ
入出力手段と外部とのデータのシリアル入出力動作を行
う第二の入出力ポートと、前記基本クロック信号のサイ
クル数を計数する計数手段と、外部から供給される少な
くとも１つ以上の指定信号を入力し、該指定信号毎に前
記基本クロック信号のカウント開始サイクルである特定
のサイクルを指定する指定制御信号を生成し、該指定制
御信号に基づいて前記計数手段に前記基本クロック信号
のサイクル数の計数開始を指令し、指定された前記基本
クロック信号の特定のサイクルから、前記計数手段によ
り計数されたサイクル数に基づいて前記アドレス指定手
段の指定動作および前記第一および第二のデータ入出力
手段の入出力動作を同期的に制御することにより、前記
基本クロック信号のサイクル数に従って前記メモリセル
のデータ入出力動作を制御する制御手段とを具備し、前
記メモリセルアレイは複数のバンクに分割されており、
該各バンクは複数のメモリセルから構成され、前記バン
クは各々に対応した前記シリアルデータレジスタおよび
前記第二のデータ入出力手段とを有し、前記制御手段は
該一方のバンクが入出力動作中には、他方のバンクをプ
リチャージさせるようにバンク切り替え動作を行うよう
に制御し、さらに前記 バンク間のデータの入出力動作の
スプリット転送を行うように制御する機能を有してい
る。
【００１３】前記基本クロック信号は、２種類のクロッ
ク信号から構成され、前記制御手段は該一方のクロック
信号に同期して前記第一の入出力ポートを動作させ、該
他方のクロック信号に同期して前記第二の入出力ポート
を動作させるように制御する機能を有している。
ク信号から構成され、前記制御手段は該一方のクロック
信号に同期して前記第一の入出力ポートを動作させ、該
他方のクロック信号に同期して前記第二の入出力ポート
を動作させるように制御する機能を有している。
【００１４】
【作用】上記したように、本発明の画像専用半導体記憶
装置においては、第一のデータ入出力手段および第二の
データ入出力手段のデータ入出力動作は、外部より供給
される基本クロック信号により同期して制御されるの
で、例えば、バンクを交互に動作させることができ、連
続的なデータ入出力を実行できる。更に、又例えば、バ
ンク間でスプリット転送を実行できるので、高速データ
入出力動作を行うことができる。
装置においては、第一のデータ入出力手段および第二の
データ入出力手段のデータ入出力動作は、外部より供給
される基本クロック信号により同期して制御されるの
で、例えば、バンクを交互に動作させることができ、連
続的なデータ入出力を実行できる。更に、又例えば、バ
ンク間でスプリット転送を実行できるので、高速データ
入出力動作を行うことができる。
【００１５】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。
説明する。
【００１６】まず、本発明の実施例と従来例との差を明
確にするため、従来使用されている画像専用マルチポー
ト・ビデオメモリ（ＶＲＡＭ）の回路ブロック構成と動
作について従来例の説明で用いた図２を用いて説明す
る。同図に示すＶＲＡＭ２０は２５６ｋワード×１６ビ
ットのＲＡＭと５１２ビット×１６のＳＡＭの場合を示
している。ＶＲＡＭ２０は５１２×５１２のメモリセル
アレイが１６面と外部から与えられる一連のアドレス信
号に従ってロウアドレスとカラムアドレスを各アドレス
バッファ２４，２５で取込み、各デコーダ２６，２７に
入力することでセルアレイ２３の中から所定のビットの
データに書き込んだり、データを読み出したりする。読
み出したデータはカラム単位でセンスアンプ２８にラッ
チし、カラムデコーダ２７で選択されたデータのみがラ
ンダム入出力バッファ２１から出力される。入力データ
を書き込む場合も全く同様に動作する。これらの読み出
し／書き込み動作は従来のＤＲＡＭと同様にＲＡＳ、Ｃ
ＡＳ、およびＷＥの各信号によりコントロールれされ
る。ＯＥは出力をイネーブルにする信号である。
確にするため、従来使用されている画像専用マルチポー
ト・ビデオメモリ（ＶＲＡＭ）の回路ブロック構成と動
作について従来例の説明で用いた図２を用いて説明す
る。同図に示すＶＲＡＭ２０は２５６ｋワード×１６ビ
ットのＲＡＭと５１２ビット×１６のＳＡＭの場合を示
している。ＶＲＡＭ２０は５１２×５１２のメモリセル
アレイが１６面と外部から与えられる一連のアドレス信
号に従ってロウアドレスとカラムアドレスを各アドレス
バッファ２４，２５で取込み、各デコーダ２６，２７に
入力することでセルアレイ２３の中から所定のビットの
データに書き込んだり、データを読み出したりする。読
み出したデータはカラム単位でセンスアンプ２８にラッ
チし、カラムデコーダ２７で選択されたデータのみがラ
ンダム入出力バッファ２１から出力される。入力データ
を書き込む場合も全く同様に動作する。これらの読み出
し／書き込み動作は従来のＤＲＡＭと同様にＲＡＳ、Ｃ
ＡＳ、およびＷＥの各信号によりコントロールれされ
る。ＯＥは出力をイネーブルにする信号である。
【００１７】一方、ＳＡＭポート２２にはロウアドレス
で選択された１ロウ分のデータが転送コントロール信号
によりトランスファゲート２９を通してデータレジスタ
２９１に転送され、カラムアドレスで指定されたスター
トアドレス（タップアドレス）から順次シリアルクロッ
ク信号に基づいてシリアル入出力バッファ２２から出力
される。ここでシリアルセレクタ２９２はタップアドレ
スから始まり順次データレジスタをアクセスするポイン
ターの役目をする。タイミングコントローラ２９３へ入
力されるＤＴとＤＳＦ信号はデータ転送をコントロール
する信号である。またＳＡＭポート２２へ入力されるＳ
Ｅ信号はシリアル出力をイネーブルする信号である。
で選択された１ロウ分のデータが転送コントロール信号
によりトランスファゲート２９を通してデータレジスタ
２９１に転送され、カラムアドレスで指定されたスター
トアドレス（タップアドレス）から順次シリアルクロッ
ク信号に基づいてシリアル入出力バッファ２２から出力
される。ここでシリアルセレクタ２９２はタップアドレ
スから始まり順次データレジスタをアクセスするポイン
ターの役目をする。タイミングコントローラ２９３へ入
力されるＤＴとＤＳＦ信号はデータ転送をコントロール
する信号である。またＳＡＭポート２２へ入力されるＳ
Ｅ信号はシリアル出力をイネーブルする信号である。
【００１８】図２に示した従来のＶＲＡＭ２０の特徴
は、ＲＡＭポート２１はＲＡＳ／ＣＡＳの信号でコント
ロールされ、ＳＡＭポート２２はシリアルクロックでコ
ントロールされ、転送動作とアドレスを取込む以外はお
互いが全く独立して動作する点にある。
は、ＲＡＭポート２１はＲＡＳ／ＣＡＳの信号でコント
ロールされ、ＳＡＭポート２２はシリアルクロックでコ
ントロールされ、転送動作とアドレスを取込む以外はお
互いが全く独立して動作する点にある。
【００１９】図１は本発明の一実施例に係わるマルチポ
ート画像専用半導体記憶装置１０のブロック構成図であ
る。同図において、メモリセルアレイ１、ロウ／カラム
アドレスバッファ２，３、ロウ／カラムアドレスデコー
ダ４，５（アドレス指定手段）、ランダム／シリアル入
出力バッファ６，７（第一および第二の入出力手段）は
図２の従来例と同じである。
ート画像専用半導体記憶装置１０のブロック構成図であ
る。同図において、メモリセルアレイ１、ロウ／カラム
アドレスバッファ２，３、ロウ／カラムアドレスデコー
ダ４，５（アドレス指定手段）、ランダム／シリアル入
出力バッファ６，７（第一および第二の入出力手段）は
図２の従来例と同じである。
【００２０】本発明の特徴は、外部基本クロックと計数
部（計数手段）と制御部（制御手段）との構成と制御方
法である。即ち、計数部８は間断なくほぼ一定の周期で
入力される外部基本クロック信号（ＣＬＫ信号又は基本
クロック信号とよぶ）のサイクル数をカウントするため
のカウンタである。このカウンタ８は特定番数目のクロ
ックサイクルを他のクロックサイクルと区別する機能を
持っている。
部（計数手段）と制御部（制御手段）との構成と制御方
法である。即ち、計数部８は間断なくほぼ一定の周期で
入力される外部基本クロック信号（ＣＬＫ信号又は基本
クロック信号とよぶ）のサイクル数をカウントするため
のカウンタである。このカウンタ８は特定番数目のクロ
ックサイクルを他のクロックサイクルと区別する機能を
持っている。
【００２１】制御部９は外部から与えられたコントロー
ル信号に基づいてメモリ１０の動作状態（アドレスの取
込み、読み出し／書き込み等）を制御する。また、ＣＬ
Ｋ信号の特定のサイクルを指定するための信号（ＲＡ
Ｓ）を入力し、それぞれの信号の活性化に対してＣＬＫ
信号の特定のサイクルを指定し、計数部８にＣＬＫ信号
のカウントを開始させる。
ル信号に基づいてメモリ１０の動作状態（アドレスの取
込み、読み出し／書き込み等）を制御する。また、ＣＬ
Ｋ信号の特定のサイクルを指定するための信号（ＲＡ
Ｓ）を入力し、それぞれの信号の活性化に対してＣＬＫ
信号の特定のサイクルを指定し、計数部８にＣＬＫ信号
のカウントを開始させる。
【００２２】カラムデコーダ５で選択されたデータは４
ビットあるいは８ビット単位で一括してシリアルレジス
タ１１，１２（ＳＲＡ、ＳＲＢ）へ転送され、ランダム
入出力バッファ６を介して高速なサイクル時間でランダ
ムアクセスポートより入出力される。２つのシリアルレ
ジスタ１１，１２があるのはレジスタのビット長を超え
る連続したシリアルアクセスを可能にするためである。
従って、２つのシリアルレジスタ１１，１２を交互に使
用することで１ロウ（１ページ）分の連続したデータの
読み出し／書き込みを実行することが可能となる。
ビットあるいは８ビット単位で一括してシリアルレジス
タ１１，１２（ＳＲＡ、ＳＲＢ）へ転送され、ランダム
入出力バッファ６を介して高速なサイクル時間でランダ
ムアクセスポートより入出力される。２つのシリアルレ
ジスタ１１，１２があるのはレジスタのビット長を超え
る連続したシリアルアクセスを可能にするためである。
従って、２つのシリアルレジスタ１１，１２を交互に使
用することで１ロウ（１ページ）分の連続したデータの
読み出し／書き込みを実行することが可能となる。
【００２３】同様に、シリアルデータ部も同様にデータ
レジスタより２つのシリアルレジスタ１３，１４にデー
タを一旦転送し、これらのシリアルレジスタ１３，１４
を交互に使用することで高速にデータをシリアル入出力
バッファ７を介してシリアルアクセスポートにより入出
力することができる。
レジスタより２つのシリアルレジスタ１３，１４にデー
タを一旦転送し、これらのシリアルレジスタ１３，１４
を交互に使用することで高速にデータをシリアル入出力
バッファ７を介してシリアルアクセスポートにより入出
力することができる。
【００２４】次に、図１に示す半導体記憶装置の動作を
図３および図４に示すタイミング図を用いて説明する。
図３は本実施例の半導体記憶装置の読み出しのタイミン
グを示すタイミング図であり、／ＷＥは常に“Ｈ”の状
態に設定しておく。ＣＬＫは基本クロック信号である。
／ＲＡＳ信号が立ち下がった最初のＣＬＫ信号の立ち上
がりをＣＬＫ１とし、その時ロウアドレスＲＡａを取込
む。次に、基本クロック信号ＣＬＫ３の時、即ち／ＣＡ
Ｓ信号が“Ｌ”の状態でカラムアドレスＣＡｉを取込
む。その後は４サイクル後のＣＬＫ６から順次クロック
数毎にシリアルにデータが出力される。更に、７サイク
ル目（ＣＬＫ７）では新たなカラムアドレスＣＡｊが取
込まれ、１０サイクル目（ＣＬＫ１０）からシリアルデ
ータが出力される。また、ＤＱＭはデータ入出力のマス
クでカラムアドレスがｉ＋１の時マスクされているので
出力データがｉ＋１の時Ｈｉ−Ｚになる。更に、ＣＭは
クロックマスクで内部のクロックカウンタを停止させる
信号でこの信号が入力した次のサイクルはクロック入力
が無視される。
図３および図４に示すタイミング図を用いて説明する。
図３は本実施例の半導体記憶装置の読み出しのタイミン
グを示すタイミング図であり、／ＷＥは常に“Ｈ”の状
態に設定しておく。ＣＬＫは基本クロック信号である。
／ＲＡＳ信号が立ち下がった最初のＣＬＫ信号の立ち上
がりをＣＬＫ１とし、その時ロウアドレスＲＡａを取込
む。次に、基本クロック信号ＣＬＫ３の時、即ち／ＣＡ
Ｓ信号が“Ｌ”の状態でカラムアドレスＣＡｉを取込
む。その後は４サイクル後のＣＬＫ６から順次クロック
数毎にシリアルにデータが出力される。更に、７サイク
ル目（ＣＬＫ７）では新たなカラムアドレスＣＡｊが取
込まれ、１０サイクル目（ＣＬＫ１０）からシリアルデ
ータが出力される。また、ＤＱＭはデータ入出力のマス
クでカラムアドレスがｉ＋１の時マスクされているので
出力データがｉ＋１の時Ｈｉ−Ｚになる。更に、ＣＭは
クロックマスクで内部のクロックカウンタを停止させる
信号でこの信号が入力した次のサイクルはクロック入力
が無視される。
【００２５】図４は書き込みのタイミングを示すタイミ
ング図であり、／ＷＥを“Ｌ”の状態にしておく。アド
レス信号の取込みは読み出しの場合と同じであるが、入
力データの取込みが異なり、カラムアドレスと同じサイ
クルで入力データを取込む。また、ＤＱＭは入力マスク
であり同じサイクルの入力データをマスクする。また、
ＣＭは同様にクロックマスクで、次のサイクルの動作を
無視して内部動作をスキップする。また、書き込みと読
み出しは同一カラムサイクルでは混在不可能であるがカ
ラムアドレスを変更後は同一ロウサイクル内でも混在可
能である。
ング図であり、／ＷＥを“Ｌ”の状態にしておく。アド
レス信号の取込みは読み出しの場合と同じであるが、入
力データの取込みが異なり、カラムアドレスと同じサイ
クルで入力データを取込む。また、ＤＱＭは入力マスク
であり同じサイクルの入力データをマスクする。また、
ＣＭは同様にクロックマスクで、次のサイクルの動作を
無視して内部動作をスキップする。また、書き込みと読
み出しは同一カラムサイクルでは混在不可能であるがカ
ラムアドレスを変更後は同一ロウサイクル内でも混在可
能である。
【００２６】図５はＳＡＭポートの読み出しタイミング
を示すタイミング図である。まずＲＡＭポートと同様に
／ＲＡＳ信号の立ち下がりから最初のＣＬＫ信号（ＣＬ
Ｋ１）でロウアドレスＲｏｗを取込み、ＣＬＫ信号ＣＬ
Ｋ３でＳＡＭのスタート番地（タップアドレス）を取込
む。次に、データ転送コントロール信号／ＤＴが立ち上
がるとメモリセルアレイ内の選択されたロウよりデータ
がデータレジスタに転送され、ＳＡＭ部のスタート番地
ｉよりシリアルアクセスデータが順次出力される。
を示すタイミング図である。まずＲＡＭポートと同様に
／ＲＡＳ信号の立ち下がりから最初のＣＬＫ信号（ＣＬ
Ｋ１）でロウアドレスＲｏｗを取込み、ＣＬＫ信号ＣＬ
Ｋ３でＳＡＭのスタート番地（タップアドレス）を取込
む。次に、データ転送コントロール信号／ＤＴが立ち上
がるとメモリセルアレイ内の選択されたロウよりデータ
がデータレジスタに転送され、ＳＡＭ部のスタート番地
ｉよりシリアルアクセスデータが順次出力される。
【００２７】次に本発明の他の実施例について図６を用
いて説明する。本実施例ではメモリセルアレイを４分割
している。即ち、ロウ方向に２分割、バンクＡ，Ｂと
し、カラム方向の２分割はスプリット転送に使用する。
いて説明する。本実施例ではメモリセルアレイを４分割
している。即ち、ロウ方向に２分割、バンクＡ，Ｂと
し、カラム方向の２分割はスプリット転送に使用する。
【００２８】まず、バンク切り替えについて図７のタイ
ミンぐずを用いて説明する。まず基本クロック信号ＣＬ
Ｋ１でロウアドレス０の“Ｌ”を取込み、バンクＡをア
クセスする。この時、バンクＢはプリチャージ・モード
でスタンバイ状態にある。次にＣＬＫ７でロウアドレス
０の“Ｈ”を取込みバンクＢをアクセスする。この時、
バンクＡはプリチャージ・モードに入りスタンバイ状態
になる。このようにバンクＡとＢを交互にアクセスする
ことでプリチャージ・サイクルを実質上隠してしまうこ
とが可能となる。但し、２回同じバンクをアクセスした
場合、例えば図７のＣＬＫ１３の場合はメモリはプリチ
ャージサイクルに入り再びアクセスモードに入るために
出力データが出てくるまで遅くなりサイクル数が伸びる
ことになる。
ミンぐずを用いて説明する。まず基本クロック信号ＣＬ
Ｋ１でロウアドレス０の“Ｌ”を取込み、バンクＡをア
クセスする。この時、バンクＢはプリチャージ・モード
でスタンバイ状態にある。次にＣＬＫ７でロウアドレス
０の“Ｈ”を取込みバンクＢをアクセスする。この時、
バンクＡはプリチャージ・モードに入りスタンバイ状態
になる。このようにバンクＡとＢを交互にアクセスする
ことでプリチャージ・サイクルを実質上隠してしまうこ
とが可能となる。但し、２回同じバンクをアクセスした
場合、例えば図７のＣＬＫ１３の場合はメモリはプリチ
ャージサイクルに入り再びアクセスモードに入るために
出力データが出てくるまで遅くなりサイクル数が伸びる
ことになる。
【００２９】次にスプリット転送について図８のタイミ
ング図を用いて説明する。まず、ロウアドレスＲｏｗ
ａをＣＬＫ１で取込み、データレジスタＡまたはＣにデ
ータを転送する。そして、ＣＬＫ３でＳＡＭのスタート
アドレスＳｔａｒｔ ｉを取込み、その番地からＳＡＭ
ポートよりシリアルデータを出力する。２５６ビットの
データを出力している間に次のロウアドレスｂをＣＬＫ
９で取込み、データレジスタＢまたはＤにデータを転送
する。そして、ＣＬＫ１１でＳＡＭのスタートアドレス
ｊを取込み、前ＳＡＭのデータが全て出力された後、そ
の番地ｊからＳＡＭポートよりシリアルデータを出力す
る。このようにスプリット転送を交互に行うことで間断
なくＳＡＭポートよりシリアルデータを出力できる。
ング図を用いて説明する。まず、ロウアドレスＲｏｗ
ａをＣＬＫ１で取込み、データレジスタＡまたはＣにデ
ータを転送する。そして、ＣＬＫ３でＳＡＭのスタート
アドレスＳｔａｒｔ ｉを取込み、その番地からＳＡＭ
ポートよりシリアルデータを出力する。２５６ビットの
データを出力している間に次のロウアドレスｂをＣＬＫ
９で取込み、データレジスタＢまたはＤにデータを転送
する。そして、ＣＬＫ１１でＳＡＭのスタートアドレス
ｊを取込み、前ＳＡＭのデータが全て出力された後、そ
の番地ｊからＳＡＭポートよりシリアルデータを出力す
る。このようにスプリット転送を交互に行うことで間断
なくＳＡＭポートよりシリアルデータを出力できる。
【００３０】本実施例ではクロックの立ち上がりで各制
御信号、アドレス信号、データをラセッチしていたが、
本発明はこれに限定されることなく、例えば、立ち下が
りかまたは立ち上がりと立ち下がりとの両方を使用して
ラッチすることも可能である。また、１つの基本クロッ
クを使用してＲＡＭポートとＳＡＭポートの両ポートを
制御したが、これは各々独立したクロックを用いること
も可能である。また、高速データ転送方式としてシリア
ルレジスタに４ビットまたは８ビット単位の一括転送方
式を説明したが、クロック信号でインターリーブを行い
データを転送する方法もある。
御信号、アドレス信号、データをラセッチしていたが、
本発明はこれに限定されることなく、例えば、立ち下が
りかまたは立ち上がりと立ち下がりとの両方を使用して
ラッチすることも可能である。また、１つの基本クロッ
クを使用してＲＡＭポートとＳＡＭポートの両ポートを
制御したが、これは各々独立したクロックを用いること
も可能である。また、高速データ転送方式としてシリア
ルレジスタに４ビットまたは８ビット単位の一括転送方
式を説明したが、クロック信号でインターリーブを行い
データを転送する方法もある。
【００３１】
【発明の効果】以上説明したように本発明の画像専用半
導体記憶装置の回路構成と制御方式を用いれば、ＲＡＭ
ポートもＳＡＭポートも高速動作することが可能であ
り、例えば１００ＭHzで動作させることの可能な画像専
用半導体記憶装置を提供することができる。さらに、外
部の制御信号に関してもクリティカルなタイミングで制
御する必要はなく、全ての制御信号を基本クロック信号
の立ち上がりに同期させて取込むことができる。また、
装置内部の動作もクロック信号に同期して動作させるこ
とができ制御が容易になると同時に高速化が可能であ
る。また、内部の計数部を設けることでサイクル数に基
づいて内部動作を制御するようにしたので、従来の画像
専用半導体記憶装置に必要であった遅延回路等複雑な回
路等が不必要になり、回路設計が容易になるという特徴
がある。
導体記憶装置の回路構成と制御方式を用いれば、ＲＡＭ
ポートもＳＡＭポートも高速動作することが可能であ
り、例えば１００ＭHzで動作させることの可能な画像専
用半導体記憶装置を提供することができる。さらに、外
部の制御信号に関してもクリティカルなタイミングで制
御する必要はなく、全ての制御信号を基本クロック信号
の立ち上がりに同期させて取込むことができる。また、
装置内部の動作もクロック信号に同期して動作させるこ
とができ制御が容易になると同時に高速化が可能であ
る。また、内部の計数部を設けることでサイクル数に基
づいて内部動作を制御するようにしたので、従来の画像
専用半導体記憶装置に必要であった遅延回路等複雑な回
路等が不必要になり、回路設計が容易になるという特徴
がある。
【図１】本発明の一実施例に係わる画像専用半導体記憶
装置の構成を示す図である。
装置の構成を示す図である。
【図２】従来使用されている画像専用マルチポート・ビ
デオメモリ（ＶＲＡＭ）の回路ブロック構成とその動作
を示した図である。
デオメモリ（ＶＲＡＭ）の回路ブロック構成とその動作
を示した図である。
【図３】図１に示す画像専用半導体記憶装置の読み出し
動作のタイミングを示す図である。
動作のタイミングを示す図である。
【図４】図１に示す画像専用半導体記憶装置の書き込み
動作のタイミングを示す図である。
動作のタイミングを示す図である。
【図５】図１に示す画像専用半導体記憶装置のＳＡＭポ
ートの読み出しタイミングを示す図である。
ートの読み出しタイミングを示す図である。
【図６】本発明の他実施例としてのバンク切り替えとス
プリット転送の機能を加えた画像専用半導体記憶装置の
構成を示す図である。
プリット転送の機能を加えた画像専用半導体記憶装置の
構成を示す図である。
【図７】図６に示す他実施例である画像専用半導体記憶
装置のバンク切り替え動作のタイミングを示す図であ
る。
装置のバンク切り替え動作のタイミングを示す図であ
る。
【図８】図６に示す他実施例である画像専用半導体記憶
装置のスプリット転送のタイミングを示す図である。
装置のスプリット転送のタイミングを示す図である。
１ メモリセルアレイ ２ ロウアドレスバッファ ３ カラムアドレスバッファ ４ ロウデコーダ ５ カラムデコーダ ６ ランダム入出力バッファ（第一のデータ入出力手
段） ７ シリアル入出力バッファ（第二のデータ入出力手
段） ８ 計数部（カウンタ） ９ 制御部 １０ 画像専用半導体記憶装置 １１ ＳＲＡ １２ ＳＲＢ
段） ７ シリアル入出力バッファ（第二のデータ入出力手
段） ８ 計数部（カウンタ） ９ 制御部 １０ 画像専用半導体記憶装置 １１ ＳＲＡ １２ ＳＲＢ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−250132（ＪＰ，Ａ) 特開 平１−182996（ＪＰ，Ａ) 特開 平５−2873（ＪＰ，Ａ) 特開 平６−84351（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (2)
- 【請求項１】 複数のメモリセルをマトリクス状に配列
して構成されるメモリセルアレイと、 前記メモリセルアレイの中から所定のメモリセルを選択
するためのアドレス指定手段と、 外部から供給されるランダム入出力制御信号に基づい
て、前記アドレス指定手段によって指定されたメモリセ
ルに対するデータのランダム入出力動作を実行する第一
のデータ入出力手段と、 外部から連続して供給される基本クロック信号に同期し
て動作し、前記第一のデータ入出力手段と外部とのデー
タのランダム入出力動作を行う第一の入出力ポートと、 前記メモリセルアレイとのデータの入出力動作のために
一時的に該データを格納するシリアルデータレジスタ
と、 外部から供給きれるシリアル転送制御信号に基づいて、
前記アドレス指定手段によって指定された前記メモリセ
ルアレイ内のデータを前記シリアルデータレジスタへ転
送する転送手段と、 前記シリアルデータレジスタとのデータのシリアル入出
力動作を実行する第二のデータ入出力手段と、 前記基本クロック信号に同期して動作し、前記第二のデ
ータ入出力手段と外部とのデータのシリアル入出力動作
を行う第二の入出力ポートと、 前記基本クロック信号のサイクル数を計数する計数手段
と、 外部から供給される少なくとも１つ以上の指定信号を入
力し、該指定信号毎に前記基本クロック信号のカウント
開始サイクルである特定のサイクルを指定する指定制御
信号を生成し、該指定制御信号に基づいて前記計数手段
に前記基本クロック信号のサイクル数の計数開始を指令
し、指定された前記基本クロック信号の特定のサイクル
から、前記計数手段により計数されたサイクル数に基づ
いて前記アドレス指定手段の指定動作および前記第一お
よび第二のデータ入出力手段の入出力動作を同期的に制
御することにより、前記基本クロック信号のサイクル数
に従って前記メモリセルのデータ入出力動作を制御する
制御手段とを具備し、 前記メモリセルアレイは複数のバンクに分割されてお
り、該各バンクは複数のメモリセルから構成され、 前記バンクは各々に対応した前記シリアルデータレジス
タおよび前記第二のデータ入出力手段とを有し、 前記制御手段は該一方のバンクが入出力動作中には、他
方のバンクをプリチャージさせるようにバンク切り替え
動作を行うように制御し、さらに前記バンク間のデータ
の入出力動作のスプリット転送を行うように制御する機
能を有すること を特徴とする画像専用半導体記憶装置。 - 【請求項２】 前記基本クロック信号は、２種類のクロ
ック信号から構成され、 前記制御手段は該一方のクロック信号に同期して前記第
一の入出力ポートを動作させ、該他方のクロック信号に
同期して前記第二の入出力ポートを動作させるように制
御する機能を有すること を特徴とする請求項1 に記載の
画像専用半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074642A JP2947664B2 (ja) | 1992-03-30 | 1992-03-30 | 画像専用半導体記憶装置 |
| US08/025,564 US5343425A (en) | 1992-03-30 | 1993-03-03 | Semiconductor video memory having multi-ports |
| DE69326494T DE69326494T2 (de) | 1992-03-30 | 1993-03-12 | Halbleiterspeicheranordnung |
| EP93104089A EP0563656B1 (en) | 1992-03-30 | 1993-03-12 | Semiconductor memory device |
| KR1019930004869A KR970004108B1 (ko) | 1992-03-30 | 1993-03-27 | 화상 전용 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074642A JP2947664B2 (ja) | 1992-03-30 | 1992-03-30 | 画像専用半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05274864A JPH05274864A (ja) | 1993-10-22 |
| JP2947664B2 true JP2947664B2 (ja) | 1999-09-13 |
Family
ID=13553079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4074642A Expired - Lifetime JP2947664B2 (ja) | 1992-03-30 | 1992-03-30 | 画像専用半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5343425A (ja) |
| EP (1) | EP0563656B1 (ja) |
| JP (1) | JP2947664B2 (ja) |
| KR (1) | KR970004108B1 (ja) |
| DE (1) | DE69326494T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2792402B2 (ja) * | 1993-08-09 | 1998-09-03 | 日本電気株式会社 | 半導体メモリ |
| KR970004346B1 (ko) * | 1994-01-26 | 1997-03-27 | 삼성전자 주식회사 | 듀얼포트를 가지는 그래픽램 및 그래픽램의 시리얼데이타 액세스방법 |
| JPH08123953A (ja) * | 1994-10-21 | 1996-05-17 | Mitsubishi Electric Corp | 画像処理装置 |
| TW330265B (en) * | 1994-11-22 | 1998-04-21 | Hitachi Ltd | Semiconductor apparatus |
| US5696947A (en) * | 1995-11-20 | 1997-12-09 | International Business Machines Corporation | Two dimensional frame buffer memory interface system and method of operation thereof |
| US5682391A (en) * | 1996-02-22 | 1997-10-28 | Sun Microsystems, Inc. | Apparatus and method for high speed shifting of test data through an integrated circuit |
| EP0810607B1 (en) * | 1996-05-17 | 2003-08-27 | Hyundai Electronics America, Inc. | Block write power reduction |
| JP3732593B2 (ja) * | 1996-09-30 | 2006-01-05 | 株式会社東芝 | 画像処理装置 |
| US6212597B1 (en) * | 1997-07-28 | 2001-04-03 | Neonet Lllc | Apparatus for and method of architecturally enhancing the performance of a multi-port internally cached (AMPIC) DRAM array and like |
| JP3248617B2 (ja) * | 1998-07-14 | 2002-01-21 | 日本電気株式会社 | 半導体記憶装置 |
| KR100301046B1 (ko) * | 1998-09-01 | 2001-09-06 | 윤종용 | 그래픽처리속도를향상시킬수있는듀얼포트를갖는고속싱크로너스메모리장치 |
| JP4325685B2 (ja) | 2007-02-21 | 2009-09-02 | セイコーエプソン株式会社 | メモリを制御するメモリコントローラ、メモリモジュール、メモリの制御方法、および、コンピュータ。 |
| JP4957283B2 (ja) * | 2007-02-21 | 2012-06-20 | セイコーエプソン株式会社 | メモリを制御するメモリコントローラ、メモリの制御方法。 |
| US8332876B2 (en) * | 2008-11-20 | 2012-12-11 | Ati Technologies Ulc | Method, system and apparatus for tri-stating unused data bytes during DDR DRAM writes |
| EP2700255B1 (en) * | 2011-04-18 | 2018-02-21 | Hewlett-Packard Development Company, L.P. | Access control |
| US11030128B2 (en) * | 2019-08-05 | 2021-06-08 | Cypress Semiconductor Corporation | Multi-ported nonvolatile memory device with bank allocation and related systems and methods |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180871A (ja) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | 半導体メモリ装置 |
| JPH0748301B2 (ja) * | 1987-12-04 | 1995-05-24 | 富士通株式会社 | 半導体記憶装置 |
| JPH01182996A (ja) * | 1988-01-14 | 1989-07-20 | Hitachi Ltd | メモリ制御回路 |
| DE68929514T2 (de) * | 1988-11-29 | 2004-12-30 | Matsushita Electric Industrial Co., Ltd., Kadoma | Integrierter Schaltkreis mit synchronem Halbleiterspeicher, ein Verfahren zum Zugriff auf den besagten Speicher sowie ein System, das einen solchen Speicher beihaltet. |
| US5206834A (en) * | 1989-10-14 | 1993-04-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device performing last in-first out operation and the method for controlling the same |
| JPH0489687A (ja) * | 1990-07-25 | 1992-03-23 | Oki Electric Ind Co Ltd | 同期式バーストアクセスメモリ |
| JPH04117696A (ja) * | 1990-09-06 | 1992-04-17 | Toshiba Corp | 半導体メモリ装置 |
-
1992
- 1992-03-30 JP JP4074642A patent/JP2947664B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-03 US US08/025,564 patent/US5343425A/en not_active Expired - Lifetime
- 1993-03-12 EP EP93104089A patent/EP0563656B1/en not_active Expired - Lifetime
- 1993-03-12 DE DE69326494T patent/DE69326494T2/de not_active Expired - Fee Related
- 1993-03-27 KR KR1019930004869A patent/KR970004108B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69326494D1 (de) | 1999-10-28 |
| KR970004108B1 (ko) | 1997-03-25 |
| DE69326494T2 (de) | 2000-01-27 |
| KR930020303A (ko) | 1993-10-19 |
| EP0563656A2 (en) | 1993-10-06 |
| EP0563656B1 (en) | 1999-09-22 |
| US5343425A (en) | 1994-08-30 |
| EP0563656A3 (ja) | 1994-01-12 |
| JPH05274864A (ja) | 1993-10-22 |
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Legal Events
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