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KR870010550A - 바이폴라 및 mos 장치를 갖춘 트랜스리니어 스태틱 메모리 셀 - Google Patents

바이폴라 및 mos 장치를 갖춘 트랜스리니어 스태틱 메모리 셀 Download PDF

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Publication number
KR870010550A
KR870010550A KR870003138A KR870003138A KR870010550A KR 870010550 A KR870010550 A KR 870010550A KR 870003138 A KR870003138 A KR 870003138A KR 870003138 A KR870003138 A KR 870003138A KR 870010550 A KR870010550 A KR 870010550A
Authority
KR
South Korea
Prior art keywords
memory cell
transistor
bipolar
memory
transistors
Prior art date
Application number
KR870003138A
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English (en)
Inventor
에이 헐드 레이몬드
Original Assignee
원본미기재
훼어차일드 세미콘덕터 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

내용 없음

Description

바이폴라 및 MOS 장치를 갖춘 트랜스리니어 스태틱 메모리 셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 메모리 회로의 부분 개략도 및 부분블록도.
제2도는 메모리 셀의 상세한 개략도.
제3도는 집적회로의 실시로서 메모리셀의 단면측도.

Claims (18)

  1. 제1억세스 선;
    한쌍의 제2억세스선;
    각 트랜지스터의 베이스가 다른 트랜지스터의 콜렉터에 연결되며 양 트랜지스터의 에미터가 공통으로 연결된 한쌍의 교차 결합된 바이폴라 트랜지스터 ; 및
    게이트는 상기 엑세스선에 연결되고, 소스와 드레인 중의 하나는 상기 제2억세스 선중의 하나에 각각 연결되며, 소스와 드레인중의 다른 하나는 상기 바이폴라 트랜지스터중 하나의 베이스에 각각 연결되는 한쌍의 전계 효과 트랜지스터로 구성되는 것을 특징으로 하는 메모리셀.
  2. 제1항에 있어서, 상기 바이폴라 트랜지스터는 상기 MOS트랜지스터와 반대 전도형인 것을 특징으로 하는 메모리셀.
  3. 제2항에 있어서, 상기 바이폴라 트랜지스터는 NPN 트랜지스터이며, 상기 전계효과트랜지스터는 P-채널MOS FES로서 그것의 소스는 비트선에 각각 연결되고 그것의 드레인을 베이스에 각각 연결되는 것을 특징으로 하는 메모리 셀.
  4. 제1항에 있어서, 상기 트랜지스터는 단일형태의 집적회로로 실시되며, 상기 한쌍의 MOS트랜지스터는 상기 한쌍의 바이폴라 트랜지스터에 배치되는 것을 특징으로 하는 메모리 셀.
  5. 제4항에 있어서, 상기 바이폴라 트랜지스터는 서로 연결고 상기 MOS트랜지스터는 상기 MOS트랜지수터와 상기 바이폴라 트랜지스터 사이에 끼워진 전도층의 수단에 의해 바이폴라 트랜지스터에 각각 연결되는 것을 특징으로 하는 메모리셀.
  6. 제5항에 있어서, 상기 전도층은 규산화 폴리실리콘으로 구성되는 것을 특징으로 하는 메모리 셀.
  7. 제6항에 있어서, 상기 MOS트랜지스터는 상기 집적회로내에 재결정 폴리실리콘층으로 형성된 것을 특징으로 하는 메모리셀.
  8. 각 셀이 한쌍의 교차연결된 바이폴라 트랜지스터 및 그것의 소스와 드레인중의 하나가 상기 바이폴라 트랜지스터중 하나의 베이스에 각각 연결된 한쌍의 MOS 트랜지스터를 포함하는 다수의 행 및 열로 배치된 메모리셀의 매트릭스;
    각 워드선이 셀의 관련된 행의 각 메모리셀에 있는 양 MOS트랜지스터의 게이트 단자에 연결되는, 메모리셀의 행과 각각 관련된 다수의 워드선 ; 및
    각 비트선이 그 열의 각 셀에 있는 MOS 트랜지스터 중 각 하나의 소스 및 드레인의 다른 것에 각각 연결되는, 메모리셀의 각 열을 위한 한쌍의 비트선으로 구성되는 것을 특징으로 하는 메모리 회로.
  9. 제8항에 있어서, 상기 비트선의 각각에 대체로 정전압을 가하기 위한 수단을 더 포함하는 것을 특징으로 하는 메모리 회로.
  10. 제9항에 있어서, 상기 비트선의 각각에 전류를 검지하기 위한 수단을 더 포함하는 것을 특징으로 하는 메모리 회로.
  11. 제9항에 있어서, 일열의 셀중에 특정 메모리셀로부터 전류를 유출시키도록 한쌍의 비트선 중 하나의 비트선의 전압을 선택적으로 변경시키기 위한 수단을 더 포함하는 것을 특징으로 하는 메모리 회로.
  12. 제11항에 있어서, 상기 특정 메모리셀이 위치한 메모리셀의 행에 있는 MOS트랜지스터의 전도성을 증가시키며, 반면에 상기 비트선의 전압이 선택적으로 변경되는 시간동안 다른 행에 있는 MOS트랜지스터의 전도성을 감소시키기 위한 수단을 더 포함하는 것을 특징으로 하는 메모리 셀.
  13. 제8항에 있어서, 상기 바이폴라 트랜지스터는 그것의 베이스가 셀에 있는 다른 바이폴라 트랜지스터의 콜렉터에 결합된 NPN트랜지스터이며, 상기MOS 트랜지스터는 그것의 소스단자가 상기 비트선에 연결되고 그것의 드레인 단자가 상기 바이폴라 트랜지스터에 각각 연결된 P-채널 장치인 것을 특징으로 하는 메모리 회로.
  14. 제1항에 있어서, 상기 바이폴라 트랜지스터의 공통 에미터에 연결된 억세스선을 더 포함하는 것을 특징으로 하는 메모리 셀.
  15. 제8항에 있어서, 다수의 제2워드선에 있는 각 워드선이 해당 행의 셀중에 각 메모리셀에 있는 교차결합된 바이폴라 트랜지스터에 연결되는, 메모리셀의 행과 관련된 다수의 제2워드선을 각각 더 포함하는 것을 특징으로 하는 메모리 회로.
  16. 제15항에 있어서, 각 메모리셀에 있는 2 교차결합된 바이폴라 트랜지스터는 공통으로 연결된 에미터단자를 가지며, 상기 다수의 제2워드선에 있는 워드선은 상기 에미터에 연결되는 것을 특징으로 하는 메모리 회로.
  17. 제8항에 있어서, 각 선택선이 해당열의 셀 중의 각 메모리 셀에 있는 교차결합된 바이폴라 트랜지스터에 연결되는 메모리셀의 열과 관련된 다수의 보조선택선을 각각 더 포함하는 것을 특징으로 하는 메모리 회로
  18. 제17항에 있어서, 각 메모리셀에 있는 2교차결합 된 바이폴라 트랜지스터는 공통으로 연결된 에미터 단자를 가지며, 상기 선택선은 상기 에미터에 연결되는 것을 특징으로 하는 메모리회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR870003138A 1986-04-17 1987-04-02 바이폴라 및 mos 장치를 갖춘 트랜스리니어 스태틱 메모리 셀 KR870010550A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/853,297 US4821235A (en) 1986-04-17 1986-04-17 Translinear static memory cell with bipolar and MOS devices
US853297 1986-04-17

Publications (1)

Publication Number Publication Date
KR870010550A true KR870010550A (ko) 1987-11-30

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KR870003138A KR870010550A (ko) 1986-04-17 1987-04-02 바이폴라 및 mos 장치를 갖춘 트랜스리니어 스태틱 메모리 셀

Country Status (6)

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EP (1) EP0246125B1 (ko)
JP (1) JPS62254463A (ko)
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CA (1) CA1281133C (ko)
DE (1) DE3774325D1 (ko)

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CA1281133C (en) 1991-03-05
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DE3774325D1 (de) 1991-12-12
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JPS62254463A (ja) 1987-11-06

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Patent event date: 19870402

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Patent event date: 19950518

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