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KR950012461A - 정적형 반도체 메모리 디바이스 - Google Patents

정적형 반도체 메모리 디바이스 Download PDF

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KR950012461A
KR950012461A KR1019940026718A KR19940026718A KR950012461A KR 950012461 A KR950012461 A KR 950012461A KR 1019940026718 A KR1019940026718 A KR 1019940026718A KR 19940026718 A KR19940026718 A KR 19940026718A KR 950012461 A KR950012461 A KR 950012461A
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KR
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mos transistors
channel
polycrystalline silicon
silicon layer
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KR1019940026718A
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다까시 야마구찌
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
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  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
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Abstract

정적형 메모리 셀은 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성되는 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭 회로를 포함한다. 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터의 게이트 전극들은 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되어, P-채널형 MOS 트랜지스터내에 고저항을 유지시키고 소프트웨어 에러에 대한 만족한 내성을 제공한다.

Description

정적형 반도체 메모리 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 정적형 반도체 디바이스의 한 실시예의 등가 회로도.
제2도는 본 발명의 정적형 반도체 디바이스의 한 실시예의 평면도.
제3도는 본 발명에 따른 정적형 반도체 디바이스의 한 실시예에 사용된 박막 트랜지스터의 평면도.

Claims (18)

  1. 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성된 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭을 포함하고, 상기 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터의 게이트 전극들은 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되는 것을 특징으로 하는 정적형 메모리 셀(static-type memory cell).
  2. 제1항에 있어서, 상기 박막 트랜지스터는 상기 부하 소자용 P-채널형 MOS 트랜지스터의 소스 및 드레인 채널 영역을 형성하는 다결정 실리콘층, 부하 소자용 P-채널형 MOS 트랜지스터의 게이트 전극 및 상기 다결정 실리콘층과 상기 게이트 전극 사이에 삽입된 절연층을 포함하는 것을 특징으로 하는 정적형 메모리 셀.
  3. 제1항에 있어서, 상기 게이트 전극은 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되는 것을 특징으로 하는 정적형 메모리 셀.
  4. 각각 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성되는 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭들로 구성된 메모리 셀 어레이를 포함하고, 상기 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터의 게이트 전극이 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층으로 형성된 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  5. 제4항에 있어서, 상기 게이트 전극은 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되는 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  6. 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성되는 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭 회로를 포함하고, 상기 P-채널형 MOS 트랜지스터는 2 내지 45atom%의 산소를 함유하는 다결정 실리콘층으로 형성된 게이트 전극을 포함하는 것을 특징으로 하는 정적형 메모리 셀.
  7. 제1항에 있어서, 상기 게이트 전극은 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되는 것을 특징으로 하는 정적형 메모리 셀.
  8. 각각 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성되는 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭들로 구성된 메모리 셀 어레이를 포함하고, 상기 P-채널형 MOS 트랜지스터는 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되는 게이트 전극을 포함하는 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  9. 제8항에 있어서, 상기 게이트 전극은 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층으로 형성된 것을 특징으로 하는 정적형 메모리 셀.
  10. 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고, 박막 트랜지스터로 형성된 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭 회로와, 상기 플립-플롭 회로의 보상 데이타 저장 노드와 보상 비트라인 사이에 전송 게이트로서 제공되는 한 쌍의 N-채널형 MOS 트랜지스터를 포함하며, 상기 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터의 게이트 전극들이 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되는 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  11. 제10항에 있어서, 상기 게이트 전극은 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되는 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  12. 각각 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성되는 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭 회로와, 상기 플립-플롭 회로의 보상 데이타 저장 노드와 보상 비트 라인 사이에 전송 게이트로서 제공되는 한 쌍의 N-채널형 MOS 트랜지스터로 구성된 메모리 셀 어레이를 포함하고, 상기 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터의 게이트 전극이 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층으로 형성되는 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  13. 제12항에 있어서, 상기 게이트 전극은 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층인 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  14. 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성되는 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭 회로와, 전송 게이트로서 상기 플립-플롭 회로의 보상 데이타 저장 노드와 보상 비트 라인 사이에 전송 게이트로서 각각 제공되는 한 쌍의 N-채널형 MOS 트랜지스터를 포함하며, 상기 P-채널형 MOS 트랜지스터는 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층으로 형성된 전극을 포함하는 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  15. 제14항에 있어서, 상기 게이트 전극이 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층으로 형성된 것을 특징으로 하는 정적형 메모리 셀.
  16. 각각 반도체 기판내에 제공된 한 쌍의 구동용 N-채널형 MOS 트랜지스터와 상기 한 쌍의 구동용 N-채널형 MOS 트랜지스터의 상부층에 제공되고 박막 트랜지스터로 형성되는 한 쌍의 부하 소자용 P-채널형 MOS 트랜지스터로 형성된 플립-플롭들과, 상기 플립-플롭 회로의 보상 데이타 저장 노드와 보상 비트 라인들 사이에 전송 게이트로서 제공되는 한 쌍의 전송용 N-채널형 MOS 트랜지스터로 구성된 메모리 셀 어레이를 포함하고, 상기 P-채널형 MOS 트랜지스터는 2 내지 45 atom%의 산소를 함유하는 다결정 실리콘층으로 형성된 게이트 전극을 포함하는 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  17. 제16항에 있어서, 상기 게이트 전극은 10 내지 15 atom%의 산소를 함유하는 다결정 실리콘층으로 형성된 것을 특징으로 하는 정적형 반도체 메모리 디바이스.
  18. 반도체 기판내에 제공된 한 쌍의 구동용 제1 도전성 MOS 트랜지스터와 상기 한 쌍의 제1 도전성 MOS 트랜지스터와 상부층에 제공되고 박막으로 형성된 한 쌍의 부하 소자용 제2 도전성 MOS 트랜지스터로 형성된 플립-플롭 회로를 포함하는 정적형 반도체 메모리 디바이스 제조용 메모리 셀에 있어서, 상기 제1 도전성 MOS 트랜지스터의 게이트 전극 및 워드라인을 한정하는 반도체 기판에 형성되는 제1 다결정 실리콘층; 상기 제1 도전정 MOS 트랜지스터의 접지 배선을 한정하는 제2 다결정 실리콘층; 상기 제2 도전성 MOS 트랜지스터의 TFT 게이트 전극들을 한정하고, 2 내지 45 atom%의 산소를 다결정 실리콘으로 형성된 제3 다결정 실리콘층; 상기 제2 도전성 MOS 트랜지스터용 소스 및 드레인 채널 영역 및 Vcc 배선을 한정하는 제4 다결정 실리콘층; 제1 도전성 불순물 확산층과 접지 배선을 접속하는 제1 관통구; 및 상기 제1 도전성 MOS 트랜지스터의 게이트 전극, 상기 제2 도전성 MOS 트랜지스터의 TFT 게이트 전극 및 상기 제1 도전성 불순물 확산 영역을 접속하는 제2 관통구를 포함하는 것을 특징으로 하는 정적형 반도체 메모리 디바이스용 메모리 셀.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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