[go: up one dir, main page]

KR870002585A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR870002585A
KR870002585A KR1019850005774A KR850005774A KR870002585A KR 870002585 A KR870002585 A KR 870002585A KR 1019850005774 A KR1019850005774 A KR 1019850005774A KR 850005774 A KR850005774 A KR 850005774A KR 870002585 A KR870002585 A KR 870002585A
Authority
KR
South Korea
Prior art keywords
data
word
signals
transistor
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1019850005774A
Other languages
English (en)
Other versions
KR900000052B1 (ko
Inventor
후미오 바바
요시히로 다께마에
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마모도 다꾸마, 후지쓰 가부시끼가이샤 filed Critical 야마모도 다꾸마
Publication of KR870002585A publication Critical patent/KR870002585A/ko
Application granted granted Critical
Publication of KR900000052B1 publication Critical patent/KR900000052B1/ko
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

내용 없음

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 일실예에 의한 반도체 메모리 장치의 구성을 나타내는 개통회로도.
제2도는 제1도의 장치에 사용되는 워드 디코오더의 구성을 나타내는 개통회로도.
제3도는 제2도의 워드 디코오더내에 사용되는 어드레스 버퍼회로의 상세한 것을 나타내는 개통회로도.
제4도는 제2도의 워드 디코오더내의 노아게이트의 일예의 전기회로도.

Claims (13)

  1. 다수의 비트라인쌍들, 각 비트라인쌍들을 구성하는 비트라인들에 연결되는 다수의 메모리셀들, 각각의 비트라인쌍에 대응하여 제공되며 각각 대응 비트라인쌍의 비트라인들에 연결되는 한쌍의 콤프리멘타리 신호단자(a,b)들을 각각 갖고 있는 다수의 감지 증폭기들, 선택된 비트라인쌍에 그리고 그로부터 데이타를 입력 및 출력시키기 위한 한쌍의 데이타 버스들, 각각 비트 라인쌍내의 두 비트라인들에 연결되는 각 메모리셀들의 충전상태들은 동일한 입력/출력 데이타에 대해 동일하게 되는 식으로 입력/출력 데이타를 선택적으로 반전시키기 위한 상기 쌍의 데이타 버스들에 동작하도록 연결되는 데이카 반전회로, 그리고 상기 모든 메모리 셀들의 내용들이 소거되려고 할때 인가되는 소거제어신호에 반응하여 예정된 전위로 모든 비트라인들의 전위를 인출시키기 위한 클램프 회로를 포함하는 것이 특징인 반도체 메모리 장치.
  2. 제1항에서, 상기 각 메모리셀들은 데이타를 축적시키기 위한 캐패시터와 상기 비트라인들중 하나와 상기 캐패시터간에 데이타를 전송시키기 위한 MIS트랜지스터를 포함하며 그에 의해 상기 반도체 메모리장치가 다이나믹 랜돔 억세스 메모리를 구성하는 것이 특징인 반도체 메모리 장치.
  3. 제1항에서, 상기 출력 데이타를 제공하기 위해 상기 데이타 반전회로를 통하여 상기 데이타 버스상에 동작하도록 연결되는 출력버퍼 회로, 그리고 상기 입력 데이타를 수신하기 위해 상기 데이타 반전회로를 통하여 상기 데이타 버스쌍에 동작가능하게 연결되는 기입증폭기를 더 포함하는 것이 특징인 반도체 메모리 장치.
  4. 제3항에있어서, 상기 출력 버퍼회로는 콤프리멘타리의 입력신호들을 수신하기 위한 두 개의 입력들을 갖고 있으며, 상기 콤프리멘타리 입력신호들에 반응하여 상기 출력데이타가가 결정되며, 또한 상기 기입증폭기는 상기 입력데이타에 반응하여 결정되는 콤프리멘타리 출력신호들을 제공하기 위한 두개의 출력들을 갖고 있는 것이 특징인 반도체 메모리 장치.
  5. 제4항에서, 상기 데이타 반전회로는 상기 데이타 버스들의 쌍을 상기 출력 버퍼회로의 상기 두 입력들에, 그리고 상기 기입증폭기의 두 출력들에 상기 메모리 셀들중 하나의 선택에 의해 직결 또는 횡단연결로 연결시키기 위한 스위칭 수단을 포함하는 것이 특징인 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 각각의 비트라인쌍들중 하나와 각각 교차하는 제1군의 워드라인들, 상기 각 비트라인쌍들 중 다른 하나와 각각 횡단하는 제2군의 워드라인들, 그리고 어드레스 신호들을 동작가능하게 수신하여 상기 워드라인들중 하나를 선택하는 워드 디코오더를 더 포함하되, 상기 스위칭 수단은 제1, 제2, 제3 및 제4트랜지스터들을 포함하며, 상기 제1트랜지스터는 상기 데이타 버스들중 하나와 상기 출력 버퍼회로의 상기 입력들중 하나뿐만 아니라 상기 기입증폭기의 상기 출력들 중 하나 사이에 연결되어 있으며, 상기 제2트랜지스터는 상기 데이타 버스들 중 다른 하나와 상기 출력버퍼회로의 상기 입력들 중 다른 것뿐만 아니라 상기 기입증폭기의 상기 출력들 중 다른 것 사이에 연결되어 있으며, 상기 제3트랜지스터는 상기 데이타 버스들중 상기 다른 것과 상기 출력버퍼 회로의 상기 입력들중 상기 하나뿐만 아니라 상기 기입증폭기의 상기 출력들중 상기 하나사이에 연결되어 있으며, 또한 상기 제4트랜지스터는 상기 데이타 버스들중 상기 하나와 상기 버스들의 상기 입력들중 상기 다른것뿐만 아니라 상기 기입증폭기의 상기 출력을 상기 다른 것 사이에 연결되어 있으며, 상기 제1 및 제2트랜지스터들은 상기 제1군의 워드라인들이 선택될 때 상기 어드레스 신호들에 반응하여 동시에 "온"되며 또한 상기 제3 및 제4트랜지스터들은 상기 제2군의 워드라인 들이 선택될 때 상기 어드레스 신호들에 반응하여 동시에 온되는 것이 특징인 반도체 메모리 장치.
  7. 제1항에서, 상기 클램프 회로는 상기 비트라인들 중 하나와 접지 사이에 각각 연결되는 다수의 클램핑트랜지스터들을 포함하되, 상기 클램핑 트랜지스터들은 상기 모든 메모리 셀들의 내용들이 소거될때 상기 소거 제어신호를 동작가능하게 수신하는 게이트 전극들을 갖는 것이 특징인 반도체 메모리 장치.
  8. 제2항에서, 상기 각 비트라인쌍들중 하나와 각각 교차하는 다수의 워드라인들을 더 포함하되, 각 메모리 셀내의 상기 MIS 트랜지스터는 상기 워드라인들 중 하나에 연결된 게이트 전극을 갖고 있으며 또한 상기 모든 상기 메모리 셀들의 내용들이 소거될 때 상기 MIS트랜지스터의 임계 전압보다 더 커지도록 상기 모든 워드라인들의 전위를 동시에 상승시키기 위한 워드라인 동시선택 수단을 더 포함하는 것이 특징인 반도체 메모리 장치.
  9. 제6항에서, 상기 워드 디코오더는 상기 모든 메모리셀의 내용들이 소거될때 상기 MIS트랜지스터의 임계전압보다 더 커지도록 상기 모든 워드라인들의 전위를 동시에 상승시키기 위한 워드라인 동시선택수단을 포함하는 것이 특징인 반도체 메모리 장치.
  10. 제9항에서, 상기 워드디코오더는 상기 어드레스 신호들의 콤프리멘타리 신호들을 형성하기 위한 어드레스 버퍼 유니트와 (WAB), 그리고 상기 워드라인들중 하나를 선택하도록 상기 콤프리멘타리 신호들을 선택적으로 수신하는 다수의 노아 게이트(Ni)들을 포함하되, 상기 워드라인 동시선택 수단은 상기 모든 콤프리멘타리 신호들을 저레벨로 만들어주기 위한 수단을 포함하여 그에의해 상기 노아게이트들의 모든 출력들이 고레벨이 되는 것이 특징인 반도체 메모리 장치.
  11. 제9항에서, 상기 워드 디코오더는 상기 어드레스 신호들의 콤프티멘타리 신호들을 형성하기 위한 어드레스 버퍼유니트와 그리고 상기 워드라인들중 하나를 선택하도록 상기 콤프리멘타리 신호들을 선택적으로 수신하는 다수의 노아게이트들을 포함하며, 상기 워드라인 동시 선택수단은 상기 노아게이트들의 모든 출력등을 고레벨로 만들어주기 위한 수단을 포함하는 것을 특징인 반도체 메모리 장치.
  12. 제9항에서, 상기 반도체 메모리 장치는 리세트 기간과 능동기간을 갖는 다이나믹 랜돔 억세스 메모리이며, 상기 워드 디코오더는 상기 어드레스 신호들의 콤프리멘타리 신호들을 형성하기 위한 어드레스 버퍼유니트와, 그리고 상기 워드라인들중 하나를 선택하도록 상기 콤프리멘타리 신호들을 선택적으로 수신하는 다수의 노아게이트들을 포함하되, 상기 노아게이트들 각각은 하나의 출력 트랜지스터를 갖고 있으며, 상기 워드라인 동시 선택수단은 상기 리세트 기간동안 상기 출력 트랜지스터의 각 게이트를 충전시켜서 상기 각 노아게이트들의 나머지 부분으로부터 상기 출력트랜지스터의 각 게이트를 차단시켜 주기 위한 수단을 포함하는 것이 특징인 반도체 메모리 장치.
  13. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019850005774A 1984-08-11 1985-08-10 반도체 메모리 장치 Expired KR900000052B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP59-167276 1984-08-11
JP59167276A JPS6148192A (ja) 1984-08-11 1984-08-11 半導体記憶装置
JP167276 1984-08-11

Publications (2)

Publication Number Publication Date
KR870002585A true KR870002585A (ko) 1987-03-31
KR900000052B1 KR900000052B1 (ko) 1990-01-18

Family

ID=15846740

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019850005774A Expired KR900000052B1 (ko) 1984-08-11 1985-08-10 반도체 메모리 장치

Country Status (5)

Country Link
US (1) US4680734A (ko)
EP (1) EP0172112B1 (ko)
JP (1) JPS6148192A (ko)
KR (1) KR900000052B1 (ko)
DE (1) DE3577494D1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63177392A (ja) * 1987-01-19 1988-07-21 Toshiba Corp 半導体記憶装置
US5189639A (en) * 1987-11-26 1993-02-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having bit lines capable of partial operation
JP2680007B2 (ja) * 1987-12-04 1997-11-19 株式会社日立製作所 半導体メモリ
EP0321847B1 (en) * 1987-12-21 1994-06-29 Kabushiki Kaisha Toshiba Semiconductor memory capable of improving data rewrite speed
JPH0752577B2 (ja) * 1988-01-07 1995-06-05 株式会社東芝 半導体メモリ
US5267210A (en) * 1988-05-18 1993-11-30 Sgs-Thomson Microelectronics, Inc. SRAM with flash clear for selectable I/OS
JPH0770212B2 (ja) * 1988-07-19 1995-07-31 日本電気株式会社 半導体メモリ回路
JPH0283892A (ja) * 1988-09-20 1990-03-23 Fujitsu Ltd 半導体記憶装置
JP3191550B2 (ja) * 1994-02-15 2001-07-23 松下電器産業株式会社 半導体メモリ装置
GB2321123B (en) * 1997-01-11 2001-01-03 Motorola Ltd Circuit for erasing a memory and a method thereof
KR100459726B1 (ko) * 2002-10-05 2004-12-03 삼성전자주식회사 멀티-비트 프리페치 반도체 장치의 데이터 반전 회로 및데이터 반전 방법
KR102082144B1 (ko) * 2018-06-29 2020-02-27 창원대학교 산학협력단 이이피롬의 데이터버스 회로

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5140830A (ko) * 1974-10-04 1976-04-06 Nippon Electric Co
JPS5951072B2 (ja) * 1979-02-26 1984-12-12 日本電気株式会社 半導体メモリ装置
JPS6032912B2 (ja) * 1979-09-13 1985-07-31 株式会社東芝 Ｃｍｏｓセンスアンプ回路
JPS58182194A (ja) * 1982-04-20 1983-10-25 Nec Corp ダイナミツクメモリ集積回路
JPS59104791A (ja) * 1982-12-04 1984-06-16 Fujitsu Ltd 半導体記憶装置
JPS59124092A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd メモリ装置
JPS60127599A (ja) * 1983-12-14 1985-07-08 Toshiba Corp ダイナミツク型ランダムアクセスメモリ

Also Published As

Publication number Publication date
DE3577494D1 (de) 1990-06-07
EP0172112B1 (en) 1990-05-02
US4680734A (en) 1987-07-14
KR900000052B1 (ko) 1990-01-18
JPS6148192A (ja) 1986-03-08
EP0172112A3 (en) 1988-02-24
EP0172112A2 (en) 1986-02-19

Similar Documents

Publication Publication Date Title
US4247791A (en) CMOS Memory sense amplifier
US4028557A (en) Dynamic sense-refresh detector amplifier
US4025907A (en) Interlaced memory matrix array having single transistor cells
US3953839A (en) Bit circuitry for enhance-deplete ram
US4725981A (en) Random access memory cell resistant to inadvertant change of state due to charged particles
US3967252A (en) Sense AMP for random access memory
CA1114953A (en) Dynamic sense-refresh detector amplifier
US4654831A (en) High speed CMOS current sense amplifier
US4031522A (en) Ultra high sensitivity sense amplifier for memories employing single transistor cells
KR890015267A (ko) 다이나믹형 반도체기억장치
KR870002585A (ko) 반도체 메모리 장치
EP0220721A2 (en) Sense or differential amplifier circuit
US3946369A (en) High speed MOS RAM employing depletion loads
US4420823A (en) Semiconductor memory
US4045785A (en) Sense amplifier for static memory device
KR100203717B1 (ko) 반도체 기억장치의 데이터버스 클램프회로
JPS649680B2 (ko)
US4433393A (en) Semiconductor memory device
US3638039A (en) Operation of field-effect transistor circuits having substantial distributed capacitance
US3971004A (en) Memory cell with decoupled supply voltage while writing
KR910004733B1 (ko) 데이타 버스 리셋트 회로를 지닌 반도체 기억장치
US5539701A (en) Sense circuit for semiconductor memory devices
US4489399A (en) Read-only memory device
US5418748A (en) Bit line load circuit for semiconductor static RAM
US4899309A (en) Current sense circuit for a ROM system

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19850810

PA0201 Request for examination
PG1501 Laying open of application
G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19891129

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19900416

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19900713

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19900713

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19930115

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19940113

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 19941227

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 19960115

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 19961230

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 19971223

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 19990112

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20000107

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20010111

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20020110

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20030109

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20040109

Start annual number: 15

End annual number: 15

FPAY Annual fee payment

Payment date: 20050110

Year of fee payment: 16

PR1001 Payment of annual fee

Payment date: 20050110

Start annual number: 16

End annual number: 16

EXPY Expiration of term
PC1801 Expiration of term