JPS6148192A - 半導体記憶装置 - Google Patents
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- JPS6148192A JPS6148192A JP59167276A JP16727684A JPS6148192A JP S6148192 A JPS6148192 A JP S6148192A JP 59167276 A JP59167276 A JP 59167276A JP 16727684 A JP16727684 A JP 16727684A JP S6148192 A JPS6148192 A JP S6148192A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体記憶装置ｉ’ｉにＩｆｆＪＬ、特に全
ビットの記憶情報音一度にクリアするための手段全備え
たダイナミックランダムアクセスメモリに関する。
ビットの記憶情報音一度にクリアするための手段全備え
たダイナミックランダムアクセスメモリに関する。
（従来の技術）
従来、ダイナミックランダムアクセスメモリにおいては
、全ビットのメモリセルをクリアする場合、各メモリセ
ルごとに順次アドレス指定を行ないながらデータ゛Ｏ″
を書き込む方法が用いられていた。
、全ビットのメモリセルをクリアする場合、各メモリセ
ルごとに順次アドレス指定を行ないながらデータ゛Ｏ″
を書き込む方法が用いられていた。
しかしながら、このような従来形においては、全ビット
全クリアするために長時間を要し、かつ記憶装置に順次
クリアするメモリセルのアドレスを印加するための特別
の回路装置またはプログラムが必要であるという不都合
があった。
全クリアするために長時間を要し、かつ記憶装置に順次
クリアするメモリセルのアドレスを印加するための特別
の回路装置またはプログラムが必要であるという不都合
があった。
（発明が）す〒決しようとする問題点〕本発明は、前述
の従来形における問題点に鑑み、半導体記憶装置におい
て、極めて簡単な回路を用いることにより短時間で全ビ
ットのメモリセルをクリアできるようにすることを目的
とする。
の従来形における問題点に鑑み、半導体記憶装置におい
て、極めて簡単な回路を用いることにより短時間で全ビ
ットのメモリセルをクリアできるようにすることを目的
とする。
（問題点全解決するための手段）
上述の問題点を解決するため、本発明によれば、複数の
ビット線対であって各ビット線対を構成するビット線の
各々に複数のメモリセルが接続されたもの、各ビット線
対に対応して設けられ各々対応ピッ）ｆＱ対の各ビット
線に接続された線対の相補信号端子を有する複数のセン
スアンプ、選択されたビット線対に対してデータの入出
力を行なう線対のデータバス、各ビット線対における２
本のビット線それぞれに接続された各メモリセルの記憶
信号極性が同一入出力データに対しては同一と外るよう
に入出力データを反転するデータ反転回路、および全ビ
ット線の電位を制御信号に応じて所定電位に引き込むた
めのクランプ回路を具備することを特徴とする半導体記
憶装置が提供される。
ビット線対であって各ビット線対を構成するビット線の
各々に複数のメモリセルが接続されたもの、各ビット線
対に対応して設けられ各々対応ピッ）ｆＱ対の各ビット
線に接続された線対の相補信号端子を有する複数のセン
スアンプ、選択されたビット線対に対してデータの入出
力を行なう線対のデータバス、各ビット線対における２
本のビット線それぞれに接続された各メモリセルの記憶
信号極性が同一入出力データに対しては同一と外るよう
に入出力データを反転するデータ反転回路、および全ビ
ット線の電位を制御信号に応じて所定電位に引き込むた
めのクランプ回路を具備することを特徴とする半導体記
憶装置が提供される。
（作用）
本発明によれば、上述のような構成を用いることにより
、センスアンプに相補信号を与えるべく配置された２本
のビット線間で、それぞれに接続された各メモリセルの
記憶信号極性が同一入出力データに対しては同一となυ
、したがって、すぺてのピッ） Ｈシｌの′、・［１９
位をトランジスタスイッチ等によりグランドにクランプ
することによって迅速かつ確実に全ビラ）のメモリセル
のクリア動作が行なわれる。
、センスアンプに相補信号を与えるべく配置された２本
のビット線間で、それぞれに接続された各メモリセルの
記憶信号極性が同一入出力データに対しては同一となυ
、したがって、すぺてのピッ） Ｈシｌの′、・［１９
位をトランジスタスイッチ等によりグランドにクランプ
することによって迅速かつ確実に全ビラ）のメモリセル
のクリア動作が行なわれる。
（実施例）
以下、１７１面によυ本発明の詳細な説明する。
第１図は、本発明の１実施例に係わる半導体記憶装置と
してのダイナミックランダムアクセスメモＩＪ ｆ示す
。同図の記憶装置は、センスアン７’ＳＡ１゜ＳＡ、、
・・・、これらの各センスアンプＳＡｌ 。
してのダイナミックランダムアクセスメモＩＪ ｆ示す
。同図の記憶装置は、センスアン７’ＳＡ１゜ＳＡ、、
・・・、これらの各センスアンプＳＡｌ 。
ＳＡ、、・・・の相補入出力端子ａおよびｂにそれぞれ
接続されたビット線Ｂ Ｌｌｔ Ｂ Ｌｌａ Ｂ Ｌｘ
＃ ＢＬｚ ｐ・・・、ワード線ＷＬ１．・・・、Ｗ
ＬＩＢＢｅ・・・、およびこれらの各ビット線とワード
線との交点部に配設されたメモリセルＭＣ’ｉ−基本と
して構成されて−る。
接続されたビット線Ｂ Ｌｌｔ Ｂ Ｌｌａ Ｂ Ｌｘ
＃ ＢＬｚ ｐ・・・、ワード線ＷＬ１．・・・、Ｗ
ＬＩＢＢｅ・・・、およびこれらの各ビット線とワード
線との交点部に配設されたメモリセルＭＣ’ｉ−基本と
して構成されて−る。
各メモリセルＭＣは１個のＭＩＳ ）ランジスタとコン
デンサとによって構成されてお９、該ＭＩＳ）ランジス
タのｆ−）およびソース（またはドレイン〕がそれぞれ
ワード線およびビット線に接続されている。各センスア
ンプＳＡ１ 、ＳＡ、、・・・の両側に線対のデータ
バスＤＢおよびＤＢが配設されてこれらのデータバスＤ
ＢおよびＩ） Ｂと各ビット線・・・の間にはそれぞれ
コラムデコーダＤＥＣ１＊ＤＥ−１・・・によって制御
される線対のトランジスタＱ４１ｐＱ１２ ；Ｑ２１
＋ Ｑ２２ ：・・・が接続されている。各データバス
ＤＢおよびＤＢと出力バッファＢＵＦおよび書き込みア
ンプＷＡとの間には図示のごとく接続された４つのトラ
ンジスタＱａ１％ｒ Ｑｃ、Ｑ６を有するデータ反転回
路が接続されている。トランジスタＱ１およびＱ、はそ
れぞれデータバスＤＢとノードｇおよびデータバスＤＢ
とノードｈとの間に接続され、トランジスタＱおよびＱ
、はそれぞれデータバスＤＢとノードｇとの間およびデ
ータバスＤＢとノードｈとの間に接続されている。そし
て、これらの各トランジスタはスイッチ回路ＳＷに−よ
って制御され、トランジスタＱａとＱ、とけ例えばアド
レス信号へ〇の反転信号乙によりて同時にオンオフされ
、トランジスタＱｃおよびＱｄは例えばアドレス信号Ａ
６によって同時にオンオフされる。さらに、第１図の記
憶装置におりては、各ビット線ＢＬＩ ｖ ＢＬＩ ｇ
ＢＬｚ、ＢＬ２ｔ・・・とグランド間にそれぞれトラ
ンジスタＱ１ｓ ｅ Ｑ４４１Ｑ２３ ＋ Ｑ２４ ＋
・・・が接続されている。そして、これらのトランジス
タＱ１３ ＊ Ｑ１４ ｖ Ｑ２３ ＊ Ｑ２４ ＃・
・・のケ°−トにはクリア信号ＣＬＲが印加される。
デンサとによって構成されてお９、該ＭＩＳ）ランジス
タのｆ−）およびソース（またはドレイン〕がそれぞれ
ワード線およびビット線に接続されている。各センスア
ンプＳＡ１ 、ＳＡ、、・・・の両側に線対のデータ
バスＤＢおよびＤＢが配設されてこれらのデータバスＤ
ＢおよびＩ） Ｂと各ビット線・・・の間にはそれぞれ
コラムデコーダＤＥＣ１＊ＤＥ−１・・・によって制御
される線対のトランジスタＱ４１ｐＱ１２ ；Ｑ２１
＋ Ｑ２２ ：・・・が接続されている。各データバス
ＤＢおよびＤＢと出力バッファＢＵＦおよび書き込みア
ンプＷＡとの間には図示のごとく接続された４つのトラ
ンジスタＱａ１％ｒ Ｑｃ、Ｑ６を有するデータ反転回
路が接続されている。トランジスタＱ１およびＱ、はそ
れぞれデータバスＤＢとノードｇおよびデータバスＤＢ
とノードｈとの間に接続され、トランジスタＱおよびＱ
、はそれぞれデータバスＤＢとノードｇとの間およびデ
ータバスＤＢとノードｈとの間に接続されている。そし
て、これらの各トランジスタはスイッチ回路ＳＷに−よ
って制御され、トランジスタＱａとＱ、とけ例えばアド
レス信号へ〇の反転信号乙によりて同時にオンオフされ
、トランジスタＱｃおよびＱｄは例えばアドレス信号Ａ
６によって同時にオンオフされる。さらに、第１図の記
憶装置におりては、各ビット線ＢＬＩ ｖ ＢＬＩ ｇ
ＢＬｚ、ＢＬ２ｔ・・・とグランド間にそれぞれトラ
ンジスタＱ１ｓ ｅ Ｑ４４１Ｑ２３ ＋ Ｑ２４ ＋
・・・が接続されている。そして、これらのトランジス
タＱ１３ ＊ Ｑ１４ ｖ Ｑ２３ ＊ Ｑ２４ ＃・
・・のケ°−トにはクリア信号ＣＬＲが印加される。
以上のような構成を有する記憶装置の動作を説明する。
＝：！Ｆき込み動作時には、図示しないワードアドレス
デコーダによって１本のワード線例えばＷＬ。
デコーダによって１本のワード線例えばＷＬ。
が選択され、該ワード線ＷＬｌに接続されたすべてのメ
モリセルＭＣのトランジスタがオン状態となる１、ｌま
た、コラムアドレス信号に上り１つのコラムデコーダ、
例えばＤＩＩＣＣｌ の出力が高レベルとなシ、トラン
ジスタＱｌｌ ＊ Ｑ１２が共にオンとなりてビットｅ
ｎ ｔ、１およびＢＬ、がそれぞれデータバスＤＢおよ
びＤＢに接続される。また、スイッチ回路ＳＷによって
アドレス信号Ａ６０反転信号Ａ６およびＡ６が作成され
それぞれトランジスタＱａ”ｂおよびＱｃＩ Ｑ、に印
加；される。アドレス信号Ａ６が例えば低レベルすなわ
ちｔ Ｏｓであるものとすると、反転アドレス信号Ａ１
１が高レベルとなりトランジスタＱいおよびＱ、はオン
となる。
モリセルＭＣのトランジスタがオン状態となる１、ｌま
た、コラムアドレス信号に上り１つのコラムデコーダ、
例えばＤＩＩＣＣｌ の出力が高レベルとなシ、トラン
ジスタＱｌｌ ＊ Ｑ１２が共にオンとなりてビットｅ
ｎ ｔ、１およびＢＬ、がそれぞれデータバスＤＢおよ
びＤＢに接続される。また、スイッチ回路ＳＷによって
アドレス信号Ａ６０反転信号Ａ６およびＡ６が作成され
それぞれトランジスタＱａ”ｂおよびＱｃＩ Ｑ、に印
加；される。アドレス信号Ａ６が例えば低レベルすなわ
ちｔ Ｏｓであるものとすると、反転アドレス信号Ａ１
１が高レベルとなりトランジスタＱいおよびＱ、はオン
となる。
この状態で、入力データＤＩＮが個°き込みアングＷＡ
−ｉ介して相補信号とされ、この相補信号がトラン・ク
スタＱ８およびＱｂを介してデータバスＤＢおよびＤＢ
に入力される。データバスＤＢおよびＤＢに入力された
相補書込信号はそれぞれトランジスタＱｌｔおよびＱｓ
ｚｔ介してビット線ＢＬｌおよびＢＬｌに転・送される
。入力データＤＸＮが例えば°′１＃であるものとし、
このときノードｇが高レベルになるものとすると、デー
タバスＤＢしたがってビット線ＢＬＩが高レベルとなシ
、ワード線ＷＬ１ とビット線ＢＬ１とに接続されたメ
モリセルＭＣのコンデンサに正の電荷が蓄積されデータ
″１＃が記憶される。なお、第１図においては、センス
アンプ５Ａ１−、ＳＡ、、・・・の両側にワード線がそ
れぞれ６４本あり、６ビツトのアドレス信号Ａ、 ｌ
・・・、Ａ５によりて各々の６４本のワード線の内の１
本が選択され、アドレス信号Ａ６によって６４本のワー
ド線を有する１つのワード腺グルーグが選択されるもの
としている。したがって、上述の動作においては、アド
レスＡ６が０＃の場合にワード線ＷＬ、ｉ含むワード線
グループが選択されようとしている。したがって、アド
レスＡ６が１１１１の場合は、ワード線ＷＬ、、を含む
ワード線グループが選択され、ワード線ＷＬ８５とピッ
ド線Ｂ Ｌ 、に接続されたメモリセルＭＣに書き込み
が行なわれる。そしてこの場合は、トランジスタＱａｌ
Ｑ、がオフとなり、トラ、ンジスタＱｃ＋Ｑ、が共に
オンとなるから、入力データＤＸＮが前述と同じ°゛１
″の場合にもビット線ＤＢが低レベルビット線ＤＢが高
レベルとなる。したがって、ワードｍＡ Ｗ Ｌ ｓ
ｓとビット線ＢＬ１に接続されたメモリセルＭＣのコン
デンサは高レベルに充電される。すなわち、第１図の記
憶装置においては、センスアンプ列Ｓ ＡＨｒ Ｓ ｋ
ｘ ｅ・・・の両側に配置されたメモリセルの記憶信
号極性が同−書き込みデータに対しては同一となる。
−ｉ介して相補信号とされ、この相補信号がトラン・ク
スタＱ８およびＱｂを介してデータバスＤＢおよびＤＢ
に入力される。データバスＤＢおよびＤＢに入力された
相補書込信号はそれぞれトランジスタＱｌｔおよびＱｓ
ｚｔ介してビット線ＢＬｌおよびＢＬｌに転・送される
。入力データＤＸＮが例えば°′１＃であるものとし、
このときノードｇが高レベルになるものとすると、デー
タバスＤＢしたがってビット線ＢＬＩが高レベルとなシ
、ワード線ＷＬ１ とビット線ＢＬ１とに接続されたメ
モリセルＭＣのコンデンサに正の電荷が蓄積されデータ
″１＃が記憶される。なお、第１図においては、センス
アンプ５Ａ１−、ＳＡ、、・・・の両側にワード線がそ
れぞれ６４本あり、６ビツトのアドレス信号Ａ、 ｌ
・・・、Ａ５によりて各々の６４本のワード線の内の１
本が選択され、アドレス信号Ａ６によって６４本のワー
ド線を有する１つのワード腺グルーグが選択されるもの
としている。したがって、上述の動作においては、アド
レスＡ６が０＃の場合にワード線ＷＬ、ｉ含むワード線
グループが選択されようとしている。したがって、アド
レスＡ６が１１１１の場合は、ワード線ＷＬ、、を含む
ワード線グループが選択され、ワード線ＷＬ８５とピッ
ド線Ｂ Ｌ 、に接続されたメモリセルＭＣに書き込み
が行なわれる。そしてこの場合は、トランジスタＱａｌ
Ｑ、がオフとなり、トラ、ンジスタＱｃ＋Ｑ、が共に
オンとなるから、入力データＤＸＮが前述と同じ°゛１
″の場合にもビット線ＤＢが低レベルビット線ＤＢが高
レベルとなる。したがって、ワードｍＡ Ｗ Ｌ ｓ
ｓとビット線ＢＬ１に接続されたメモリセルＭＣのコン
デンサは高レベルに充電される。すなわち、第１図の記
憶装置においては、センスアンプ列Ｓ ＡＨｒ Ｓ ｋ
ｘ ｅ・・・の両側に配置されたメモリセルの記憶信
号極性が同−書き込みデータに対しては同一となる。
また、データ読み出しを行なう場合にも、上述と同様に
して１本のワード線例えば〜ＶＬｌが選択され、その後
選択ワード線ＷＬ１に接続されたメモリセルＭＣの記憶
状態に応じて生ずるビット線ＢＬｌとＢＬｌとの電位差
がセンスアンプＳＡｌによって増幅される。しかる後に
コラムアドレスに応じて１つのコラムデコーダ例えばＤ
ＥＣｌ の出力が高レベルとなり、トランジスタＱｌｌ
およびＱ１２がオンとなりてビット線ＢＬｌおよびＢＬ
ｌがデータバスＤＢおよびＤＢに接続され、センスアン
プ増幅出力がデータバスＤＢおよびＤＢに出力される。
して１本のワード線例えば〜ＶＬｌが選択され、その後
選択ワード線ＷＬ１に接続されたメモリセルＭＣの記憶
状態に応じて生ずるビット線ＢＬｌとＢＬｌとの電位差
がセンスアンプＳＡｌによって増幅される。しかる後に
コラムアドレスに応じて１つのコラムデコーダ例えばＤ
ＥＣｌ の出力が高レベルとなり、トランジスタＱｌｌ
およびＱ１２がオンとなりてビット線ＢＬｌおよびＢＬ
ｌがデータバスＤＢおよびＤＢに接続され、センスアン
プ増幅出力がデータバスＤＢおよびＤＢに出力される。
そして、このとき前述と同様にトランジスタＱａおよび
Ｑｂがオンとなっているから各データバスＤＢおよびＤ
Ｂの電位がこれらのトランジスタを介して出力バッファ
ＢＵＦに入力され読み出しデータＤ。８．として出力さ
れる。もし、アドレスＡ６がｌ＃であれば、例えばワー
ド線ＷＬ、。
Ｑｂがオンとなっているから各データバスＤＢおよびＤ
Ｂの電位がこれらのトランジスタを介して出力バッファ
ＢＵＦに入力され読み出しデータＤ。８．として出力さ
れる。もし、アドレスＡ６がｌ＃であれば、例えばワー
ド線ＷＬ、。
が選択されこのワードＭＵ ＷＬ ６ｓとビットｌｔＩ
＋！１３ Ｌ １に接続されたメモリセルＭＣの記１．
は状態に応じてピッ） 、ＴＩＪＩｎ Ｌ １およびＩ
ＩＬｌの間に牛する１０５位差がセンスアンｆＳ Ａ、
によりて増幅さｈデータバスＤＢおよびＤ Ｉ３に出力
される。このときトランジスタＱｃおよびＱｄがオンと
なっているからデータバスＤＢおよびＤＢ上の信号が逆
相で出力バッファＢＵＦに入力され、したがって読み出
しデータＤｏ、ＪＴとしては逆相のデータが出力される
。すなわち、センスアンプＳ Ａ １ ｐ Ｓ Ａ
２ ＋・・・の両側に配置されたメモリセルＭＣの記
憶信号極性が同一の場合に同一の読み出しデータＤ。Ｕ
、が得られることになる。
＋！１３ Ｌ １に接続されたメモリセルＭＣの記１．
は状態に応じてピッ） 、ＴＩＪＩｎ Ｌ １およびＩ
ＩＬｌの間に牛する１０５位差がセンスアンｆＳ Ａ、
によりて増幅さｈデータバスＤＢおよびＤ Ｉ３に出力
される。このときトランジスタＱｃおよびＱｄがオンと
なっているからデータバスＤＢおよびＤＢ上の信号が逆
相で出力バッファＢＵＦに入力され、したがって読み出
しデータＤｏ、ＪＴとしては逆相のデータが出力される
。すなわち、センスアンプＳ Ａ １ ｐ Ｓ Ａ
２ ＋・・・の両側に配置されたメモリセルＭＣの記
憶信号極性が同一の場合に同一の読み出しデータＤ。Ｕ
、が得られることになる。
上述のような記憶装置において、例えばすべてのメモリ
セルＭｅの記憶データをクリアする場合には、クリア信
号ＣＬＲによりて全ビット線に一接続されたトランジス
タｑｔｓ ｌ Ｑ１４ ｅ Ｑ２３ ＋ Ｑ２４ ｒ・
・・全オンとし、すべてのビット線の電位をθビルトと
する。一方、ワードデコーダを全選択としてすべてのワ
ード線ＷＬｌ 、・・・、 ＷＬ６． 、・・・の電圧
を各メモリセルＭＣのトランスファゲート用トランジス
タのしきい値電圧ｖｔｈより高くする。これにより、各
メモリセルＭＣのコンデンサに蓄積された１１１１萌が
すべて各ビット線およびクランプ用トランジスタを介し
てグランドに放電されすべてのメモリセルＭＣのクリア
動作が行なわれる。
セルＭｅの記憶データをクリアする場合には、クリア信
号ＣＬＲによりて全ビット線に一接続されたトランジス
タｑｔｓ ｌ Ｑ１４ ｅ Ｑ２３ ＋ Ｑ２４ ｒ・
・・全オンとし、すべてのビット線の電位をθビルトと
する。一方、ワードデコーダを全選択としてすべてのワ
ード線ＷＬｌ 、・・・、 ＷＬ６． 、・・・の電圧
を各メモリセルＭＣのトランスファゲート用トランジス
タのしきい値電圧ｖｔｈより高くする。これにより、各
メモリセルＭＣのコンデンサに蓄積された１１１１萌が
すべて各ビット線およびクランプ用トランジスタを介し
てグランドに放電されすべてのメモリセルＭＣのクリア
動作が行なわれる。
第２図は、上述の記憶装置に用いられるワードデコーダ
の１ しｌｌ Ｋ−示す。同図のワードデコーダは、各
アドレス信号へ〇 〇 Ａ１ ｒ Ａｍ ＋・・
・のそれぞれ反転および非反転信号を作成するアドレス
バッファ回路ＷＡＢと該アドレスバッファ回路ＷＡＢの
各出力が選択的に入力されるノアケ° ）’ Ｎｌ
ｐ Ｎ３ ＋Ｎ３ｙ・・・とを有する。
の１ しｌｌ Ｋ−示す。同図のワードデコーダは、各
アドレス信号へ〇 〇 Ａ１ ｒ Ａｍ ＋・・
・のそれぞれ反転および非反転信号を作成するアドレス
バッファ回路ＷＡＢと該アドレスバッファ回路ＷＡＢの
各出力が選択的に入力されるノアケ° ）’ Ｎｌ
ｐ Ｎ３ ＋Ｎ３ｙ・・・とを有する。
このようなワードデコーダ回路においては、通常、入力
アドレス信号ＡＯｔ ＡＳ ｒ Ａ２ ？・・・の値
に応じていずれか１つのノアケ９−トの出力のみが高レ
ベルとなり他はすべて低レベルとなる。しかしながら、
何ら小の方法でアドレスバッファＷＡＢの出力をすべて
低レベルとすることができればすべてのノアダートの出
力すなわちテ゛コード出力を高レベルとして全選択を行
なうことができる。
アドレス信号ＡＯｔ ＡＳ ｒ Ａ２ ？・・・の値
に応じていずれか１つのノアケ９−トの出力のみが高レ
ベルとなり他はすべて低レベルとなる。しかしながら、
何ら小の方法でアドレスバッファＷＡＢの出力をすべて
低レベルとすることができればすべてのノアダートの出
力すなわちテ゛コード出力を高レベルとして全選択を行
なうことができる。
第３図は、１ビット分のアドレスバッファ回路を示す。
同図のアドレスバッファ回路は、インバータＩＮＶＩ
、 ＩＮＶ２ 、オヨヒ） ラフ’）スタＱ３１ ｒＱ
３２ ｒ Ｑ３ｓ ｅ Ｑ３４ ｔ”具備する。このよ
うなアドレスバッファ回路において、出力アドレス信号
Ａ。
、 ＩＮＶ２ 、オヨヒ） ラフ’）スタＱ３１ ｒＱ
３２ ｒ Ｑ３ｓ ｅ Ｑ３４ ｔ”具備する。このよ
うなアドレスバッファ回路において、出力アドレス信号
Ａ。
訃よびＡ、の双方を共に低レベルとするためには、通常
アドレスバッファに印加されるクロックパルスφＡを発
生させないようにすればよい。
アドレスバッファに印加されるクロックパルスφＡを発
生させないようにすればよい。
第１１図は、・ｎ２図の回路における各ノアゲートＮｌ
＋ Ｎ２ ｒ・・・の構成例を示す。同図のノア
ゲート４、並列接続されたトランジスタＱ４０ ＋ Ｑ
４１ ｔ・・・ｗＱ、４Ｎｓ リセット用トランジスタ
ＱＩＬ％および出力用トランジスタＱ、、 ＱＴ’に具
備する。このようなノアケ９−ト回路においては、通常
各トランジスタＱ４゜１Ｑ４１＃・・・ＩＱ４Ｎの？−
）に印加されるアドレス信号がすべて低レベルのときに
これらのトランジスタがすべてオフとなり、ワード線Ｗ
Ｌｉに高レベルの選択信号が印加される。
＋ Ｎ２ ｒ・・・の構成例を示す。同図のノア
ゲート４、並列接続されたトランジスタＱ４０ ＋ Ｑ
４１ ｔ・・・ｗＱ、４Ｎｓ リセット用トランジスタ
ＱＩＬ％および出力用トランジスタＱ、、 ＱＴ’に具
備する。このようなノアケ９−ト回路においては、通常
各トランジスタＱ４゜１Ｑ４１＃・・・ＩＱ４Ｎの？−
）に印加されるアドレス信号がすべて低レベルのときに
これらのトランジスタがすべてオフとなり、ワード線Ｗ
Ｌｉに高レベルの選択信号が印加される。
この°ようなデコーダ回路において、アドレスバッファ
に対して上述の操作を施すことなしに、ワード線の全選
択状態を実現することも可能である。
に対して上述の操作を施すことなしに、ワード線の全選
択状態を実現することも可能である。
そのためには例えばトランジスタＱ８のデートに電源ｖ
ｃｃ’：Ｃ印加する代シにクロック信号等を印加し、通
常動作時にはこのクロック信号を高レベルとするが、全
選択を行なう場合にはこのクロック信号をリセット時に
高レベルとしてノーＰＭｚｆｒ高レベルとした後、ノア
ケ９−ト動作開始前に低レベルとし、たとえノードＭ１
が低レベルとなってもノードＭ２が高レベルの状態に維
持されるように制御される。
ｃｃ’：Ｃ印加する代シにクロック信号等を印加し、通
常動作時にはこのクロック信号を高レベルとするが、全
選択を行なう場合にはこのクロック信号をリセット時に
高レベルとしてノーＰＭｚｆｒ高レベルとした後、ノア
ケ９−ト動作開始前に低レベルとし、たとえノードＭ１
が低レベルとなってもノードＭ２が高レベルの状態に維
持されるように制御される。
（発明の効果）
このように、本発明によれば、ダイナミックランダムア
クセスメモリ等において、簡単な回路全付加することに
より短時間で確実に全ビットのクリア動作を行なうこと
ができる。また、クリア動作時においては、ワード線の
電圧を各メモリセルのトランスファｒ−）用トランジス
タのしきい値電圧より高くするだけでよいから、クリア
動作のためにワードデコーダ出力の駆動能力を大きくす
る必要がなく、高速度でクリア動作を行なうことができ
る。また、クリア動作時における消費電力も比較的少な
くすることが可能になる。
クセスメモリ等において、簡単な回路全付加することに
より短時間で確実に全ビットのクリア動作を行なうこと
ができる。また、クリア動作時においては、ワード線の
電圧を各メモリセルのトランスファｒ−）用トランジス
タのしきい値電圧より高くするだけでよいから、クリア
動作のためにワードデコーダ出力の駆動能力を大きくす
る必要がなく、高速度でクリア動作を行なうことができ
る。また、クリア動作時における消費電力も比較的少な
くすることが可能になる。
第１図は本発明の１実施例に係わる半導体記憶装置のＫ
ｉ’Ｊ成を示すブロック回路図、第２図は第１図の装置
に用いられるワードデコーダの溝底を示すブロック回路
図、第３図は第２図のワードデコーダに用いられるアド
レスバッファ回路の詳細を示すブロック回路図、そして
第４図は第２図のワードデコーダにおけるノアｆ−）の
１例を示す電気回路図である。 Ｂ Ｌｌ ｒ Ｂ ＬＩ ＋ ＢＬ２ ＨＢＬ２
＋・・・： ピッ ト線、ＤＢ 、 ｌ）ｎ ：データ
パス、ＷＬｌ、・・・ｒ Ｗ Ｌ ６５ ＋・・・：ワ
ード線、Ｓ Ａ＋ ＊ Ｓ Ａ２ ｒ・・・：センスア
ンプ、ＤＥＣＩ 、 ＤＥＣ２，・・・：コラムデコー
ダ、ＢＵＦ ：出力バッファ、ＷＡ：書き込みアンプ、
ＳＷ：スイッチ回路、ＭＣ：メモリセル、Ｑｌｌ ＊
Ｑ１２ ＋ Ｑ２１ ｒＱ２２．・・・ニドランスファ
ゲート用トランジスタ、Ｑユ＊ Ｑｂ’＋ Ｑ０＃ Ｑ
、１ ：極性反転回路用トランジスタ、Ｑｓａ ＃Ｑ１
４１ Ｑ２ｓ ｅ Ｑ２４ ＋・・・：クランプ用トラ
ンジスタ、ＷＡＢ ニアドレスバッファ回路、Ｎ１
ｖ Ｎ２ ＋Ｎ３−：ノアｆ−ト、ＩＮＶ、 ＃ ＩＮ
Ｖ２： インバータ、Ｑ３１ ＊Ｑ３２ ＃Ｑ９３ ｔ
Ｑ３４１Ｑ４０ ＴＱ４１ ＊”’ｒ Ｑ４Ｎ ｒＱ、
、、 ＱＢ、 Ｑ、 ： トランジスタ。 ＬＩＯＬｆｆ Ｌ’ＩＮ第２０ ＡＯＡ、 Ａ２−−−
ｉ’Ｊ成を示すブロック回路図、第２図は第１図の装置
に用いられるワードデコーダの溝底を示すブロック回路
図、第３図は第２図のワードデコーダに用いられるアド
レスバッファ回路の詳細を示すブロック回路図、そして
第４図は第２図のワードデコーダにおけるノアｆ−）の
１例を示す電気回路図である。 Ｂ Ｌｌ ｒ Ｂ ＬＩ ＋ ＢＬ２ ＨＢＬ２
＋・・・： ピッ ト線、ＤＢ 、 ｌ）ｎ ：データ
パス、ＷＬｌ、・・・ｒ Ｗ Ｌ ６５ ＋・・・：ワ
ード線、Ｓ Ａ＋ ＊ Ｓ Ａ２ ｒ・・・：センスア
ンプ、ＤＥＣＩ 、 ＤＥＣ２，・・・：コラムデコー
ダ、ＢＵＦ ：出力バッファ、ＷＡ：書き込みアンプ、
ＳＷ：スイッチ回路、ＭＣ：メモリセル、Ｑｌｌ ＊
Ｑ１２ ＋ Ｑ２１ ｒＱ２２．・・・ニドランスファ
ゲート用トランジスタ、Ｑユ＊ Ｑｂ’＋ Ｑ０＃ Ｑ
、１ ：極性反転回路用トランジスタ、Ｑｓａ ＃Ｑ１
４１ Ｑ２ｓ ｅ Ｑ２４ ＋・・・：クランプ用トラ
ンジスタ、ＷＡＢ ニアドレスバッファ回路、Ｎ１
ｖ Ｎ２ ＋Ｎ３−：ノアｆ−ト、ＩＮＶ、 ＃ ＩＮ
Ｖ２： インバータ、Ｑ３１ ＊Ｑ３２ ＃Ｑ９３ ｔ
Ｑ３４１Ｑ４０ ＴＱ４１ ＊”’ｒ Ｑ４Ｎ ｒＱ、
、、 ＱＢ、 Ｑ、 ： トランジスタ。 ＬＩＯＬｆｆ Ｌ’ＩＮ第２０ ＡＯＡ、 Ａ２−−−
Claims (1)
- 複数のビット線対、各ビット線対を構成するビット線
にそれぞれ接続された複数のメモリセル、各ビット線対
に対応して設けられ各々対応ビット線対の各ビット線に
接続された線対の相補信号端子を有する複数のセンスア
ンプ、選択されたビット線対に対してデータの入出力を
行なう線対のデータバス、各ビット線対における２本の
ビット線それぞれに接続された各メモリセルの記憶信号
極性が同一入出力データに対しては同一となるように入
出力データを反転するデータ反転回路、および全ビット
線の電位を制御信号に応じて所定電位に引き込むための
クランプ回路を具備することを特徴とする半導体記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167276A JPS6148192A (ja) | 1984-08-11 | 1984-08-11 | 半導体記憶装置 |
| US06/762,531 US4680734A (en) | 1984-08-11 | 1985-08-05 | Semiconductor memory device |
| EP85401626A EP0172112B1 (en) | 1984-08-11 | 1985-08-09 | Semiconductor memory device |
| DE8585401626T DE3577494D1 (de) | 1984-08-11 | 1985-08-09 | Halbleiterspeicheranordnung. |
| KR1019850005774A KR900000052B1 (ko) | 1984-08-11 | 1985-08-10 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167276A JPS6148192A (ja) | 1984-08-11 | 1984-08-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148192A true JPS6148192A (ja) | 1986-03-08 |
Family
ID=15846740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167276A Pending JPS6148192A (ja) | 1984-08-11 | 1984-08-11 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4680734A (ja) |
| EP (1) | EP0172112B1 (ja) |
| JP (1) | JPS6148192A (ja) |
| KR (1) | KR900000052B1 (ja) |
| DE (1) | DE3577494D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01178196A (ja) * | 1988-01-07 | 1989-07-14 | Toshiba Corp | 半導体メモリ |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177392A (ja) * | 1987-01-19 | 1988-07-21 | Toshiba Corp | 半導体記憶装置 |
| US5189639A (en) * | 1987-11-26 | 1993-02-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having bit lines capable of partial operation |
| JP2680007B2 (ja) * | 1987-12-04 | 1997-11-19 | 株式会社日立製作所 | 半導体メモリ |
| DE3850483T2 (de) * | 1987-12-21 | 1994-10-20 | Toshiba Kawasaki Kk | Halbleiterspeicher, der fähig zur Verbesserung der Datenwiedereinschreibgeschwindigkeit ist. |
| US5267210A (en) * | 1988-05-18 | 1993-11-30 | Sgs-Thomson Microelectronics, Inc. | SRAM with flash clear for selectable I/OS |
| JPH0770212B2 (ja) * | 1988-07-19 | 1995-07-31 | 日本電気株式会社 | 半導体メモリ回路 |
| JPH0283892A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
| JP3191550B2 (ja) * | 1994-02-15 | 2001-07-23 | 松下電器産業株式会社 | 半導体メモリ装置 |
| GB2321123B (en) * | 1997-01-11 | 2001-01-03 | Motorola Ltd | Circuit for erasing a memory and a method thereof |
| KR100459726B1 (ko) * | 2002-10-05 | 2004-12-03 | 삼성전자주식회사 | 멀티-비트 프리페치 반도체 장치의 데이터 반전 회로 및데이터 반전 방법 |
| KR102082144B1 (ko) * | 2018-06-29 | 2020-02-27 | 창원대학교 산학협력단 | 이이피롬의 데이터버스 회로 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140830A (ja) * | 1974-10-04 | 1976-04-06 | Nippon Electric Co | |
| JPS58182194A (ja) * | 1982-04-20 | 1983-10-25 | Nec Corp | ダイナミツクメモリ集積回路 |
| JPS60127599A (ja) * | 1983-12-14 | 1985-07-08 | Toshiba Corp | ダイナミツク型ランダムアクセスメモリ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951072B2 (ja) * | 1979-02-26 | 1984-12-12 | 日本電気株式会社 | 半導体メモリ装置 |
| JPS6032912B2 (ja) * | 1979-09-13 | 1985-07-31 | 株式会社東芝 | Ｃｍｏｓセンスアンプ回路 |
| JPS59104791A (ja) * | 1982-12-04 | 1984-06-16 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59124092A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | メモリ装置 |
-
1984
- 1984-08-11 JP JP59167276A patent/JPS6148192A/ja active Pending
-
1985
- 1985-08-05 US US06/762,531 patent/US4680734A/en not_active Expired - Lifetime
- 1985-08-09 EP EP85401626A patent/EP0172112B1/en not_active Expired - Lifetime
- 1985-08-09 DE DE8585401626T patent/DE3577494D1/de not_active Expired - Lifetime
- 1985-08-10 KR KR1019850005774A patent/KR900000052B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140830A (ja) * | 1974-10-04 | 1976-04-06 | Nippon Electric Co | |
| JPS58182194A (ja) * | 1982-04-20 | 1983-10-25 | Nec Corp | ダイナミツクメモリ集積回路 |
| JPS60127599A (ja) * | 1983-12-14 | 1985-07-08 | Toshiba Corp | ダイナミツク型ランダムアクセスメモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01178196A (ja) * | 1988-01-07 | 1989-07-14 | Toshiba Corp | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900000052B1 (ko) | 1990-01-18 |
| EP0172112A2 (en) | 1986-02-19 |
| EP0172112A3 (en) | 1988-02-24 |
| KR870002585A (ko) | 1987-03-31 |
| US4680734A (en) | 1987-07-14 |
| EP0172112B1 (en) | 1990-05-02 |
| DE3577494D1 (de) | 1990-06-07 |
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