KR100203717B1

KR100203717B1 - 반도체 기억장치의 데이터버스 클램프회로

Info

Publication number: KR100203717B1
Application number: KR1019910006085A
Authority: KR
Inventors: 미미야와끼 마사후; 이사무라 다미히로; 요시오오쯔끼
Original assignee: 사와무라 시코; 오키 덴키 고교 가부시키가이샤
Priority date: 1990-05-31
Filing date: 1991-04-16
Publication date: 1999-06-15
Anticipated expiration: 2011-04-16
Also published as: US5091886A; KR910020728A; EP0459314B1; DE69121967D1; EP0459314A2; EP0459314A3; DE69121967T2; JPH0438697A

Abstract

본 발명은 데이터버스 클램프회로에 제1 및 제2의 방전회로를 설치하고, 그 제1의 방전회로에 비하여 제2의 방전회로의 방전 능력을 크게 설정하고, 다시금 그 제2의 방전회로를, 액티브 기간에 들어간후 부터, 데이터버스에 비트선의 데이터가 전송될 때까지, 그 데이터버스를 클램프 하도록 구성하고 있다.

그러므로, 액티브 기간중에 있어서 전원변동등에 의하여 전원전위가 예를 들면 높은 전위로부터 낮은 전위로 천이하여도, 데이터버스를, 차동증폭형 판독회로에서 고속으로 증폭할 수 있는 최적한 전위로 설정하는 것이 가능하게 되고, 그것에 의하여 차동증폭형 판독속도의 고속화가 기도된다.

다시금, 제2의 방전회로의 클램프동작에 의하여, 비트선으로부터 열어드레스디코더, 데이터버스 및 제1의 방전회로를 사이에 두고 접지 전위측에 흐르는 전류를, 제1의 방전회로의 작은 방전 능력으로 감소할 수가 있고, 그것에 의하여 소비전류의 저속화 및 트랜지스터의 열화 등의 악영항을 틀림없이 방지할 수가 있는 것이다.

Description

반도체 기억장치의 데이터버스 클램프회로

제1도는 본 발명의 실시예를 표시하는 데이터 버스 클램프 회로의 회로도.

제2도는 종래의 반도체 기억장치의 구성 블록도.

제3도는 제2도중의 센스앰프 및 열어드레스 디코더의 회로도.

제4도는 제2도중의 데이터 버스 줄업회로의 회로도.

제5도는 제2도중의 데이터 버스 클램프회로의 회로도.

제6도는 제 5 의 데이터버스 클램프회로에 의한 동작파형도.

제7도는 제1도의 데이터버스 클램프회로에 의한 동작파형도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 메모리셀 어레이 20 : 행어드레스 디코더

30 : 센스앰프 40 : 열어드레스 디코더

50 : 데이터버스 풀업회로 70 : 차동증폭형 판독회로

80 : 제어신호발생회로 100, 110 : 제1, 제2의 방전회로

101~104, 111~114 : NMOS 120 : 제어회로

B1, RL : 비트선 RAS : 해어드레스래치신호

YDE : 열어드레스디코더 인에이블신호

WL : 워드선

본 발명은, 전원전압의 변동에 관계되지 않고 차동증폭형 판독회로에 의하여 데이터버스상의 데이터를 고속으로 판독하는 것이 가능한 다이내믹 RAM(랜덤 액세스 메모리 : Raandom access memory)등의 반도체 기억장치에 있어서의 데이터버스 클램프회로에 관한 것이다.

종래, 이 종류의 반도체 기억장치로서는, 예를 들면 제2도와 같은 것이 있었다.

아래, 그 구성을 도면을 사용하여 설명한다.

제2도는, 종래의 반도체 기억장치, 예를 들면 다이내믹 RAM의 한 구성예를 표시하는 블럭도이다.

이 반도체 기억장치는, 다수의 메모리셀이 메트리스상으로 배열된 메모리셀어레이(10)를 구비하고 있다.

이 메모리셀어레이(10)에는, 복수의 워드선(WL)을 사이에 두고 행어드레스디코더(20)가 접속되는 것과 아울러, 복수의 상보적인 비트선(B1, BL)을 사이에 두고 센스앰프(30) 및 열어드레스 디코더(40)가 접속되고, 다시금 그 열어드레스디코더(40)가 복수의 상보적인 데이터버스((DB, DB)에 접속되어 있다.

행어드레스디코더(20)는, 해어드레스 스트로보신호(RAS)에 의하여 집어 넣은 복수의 행어드레스신호(XADm)를 판독하고, 우드선(WL)을 사이에 두고 메모리셀어레이(10)의 행방향의 메모리셀을 선택하는 회로이다.

센스앰프(30)는, 센스앰프 인에이블신호(SAP, SAN)에 의거, 비트선(BL BL)상의 판독데이터를 증폭하는 회로이다.

열어드레스디코더(40)는, 열어드레스디코더 인에이블신호(YDE)에 의거, 복수(n)의 열어드레스신호(YADn)를 판독하여 메모리셀어레이(10)의 열방향을 선택하는 회로이다.

상보적인 데이터버스(DB, DB)에는, 데이터버스풀업회로(50), 데이터버스클램프회로(60) 및 차동증폭형판독회로(70)가 접속되어 있다.

데이터버스풀업회로(50)는, 상시, 데이터버스(DB, DB)를 클램프하는 회로이다.

데이터버스클램프회로(60)는, 행어드레스래치신호(RAS)에 의거, 데이터버스(DB, DB)를 소정전위에 클램프하는 회로이다. 또, 차동증폭형판독회로(70)는, 상보적인 데이터버스(DB, DB)의 전위차를 차동증폭하여 MOS 레벨의 판독데이터(DOUT)를 출력하는 회로이다.

이 반도체 기억장치에는, 장치를 제어하기 위한 제어신호발생회로(80)가 설치되어 있다.

이 제어신호발생회로(80)는, 행어드레스 스트로브신호(RAS)에 의거, 행어드레스래치신호(RAS), 열어드레스디코더 인에이블신호(YDE) 및 센스앰프 인에이블신호(SAP, SAN)를 각각 출력하는 회로이다.

제 3도는, 제2도중의 센스앰프(30) 및 열어드레스디코더(40)의 구성예를 표시하는 회로도이다.

센스앰프(30)는, N채널형 MOS 트랜지스터(이하, NMOS라고 함)(31, 32) 및 P채널형 MOS 트랜지스터(이하, PMOS라고 함) (33,34)를 가지는 플립플롭회로이고, 그 플립플롭회로에 의하여 상보적인 비트선(BL,BL)의 전위차를 증폭하는 구성으로 되어 있다.

즉, NMOS(31)가 비트선(BL)과 센스앰프 인에이블신호(SAN)간에 접속되고, 그 게이트가 비트선(BL)에 접속되어 있다. NMOS(32)는 비트선(BL)과 센스앰프 인에블신호(SAN)간에 접속되고, 그 게이트가 비트선(BL)에 접속되어 있다..

PMOS(33)는 비트선(BL)과 센스앰프 인에이블신호(SAP)간에 접속되고, 그 게이트가 비트선(BL)에 접속되어 있다.

PMOS(34)는 비트선(BL)과 센스앰프 인에이블신호(SAP)간에 접속되고, 그 게이트가 비트선(BL)에 접속되어 있다.

열어드레스디코더(40)는, 열어드레스신호(YADn)와 열어드레스디코더 인에이블신호(YDE)를 입력하는 NAND게이트(41)를 가지고 , 그 출력측에는 인버터(42)의 사이에 NMOS(43, 44)의 각 게이트가 접속되어 있다.

MNOS(43, 44)는, 인버터(42)로부터 출력되는 열디코더신호(YD)에 의하여 온, 오프 동작하고, 비트선 (BL)과 데이터버스(DB)와의 사이에, 비트선(BL)과 데이터버스(DB)와의 사이를, 각각 접속하는 구성으로 되어 있다.

제4도는, 제2도중의 데이터버스 풀업회로(50)의 구성예를 표시하는 회로도이다.

이 데이터버스풀업회로(50)는, 상호 콘덕턴스가 작은 NMOS(51, 52)로 구성되어 있다.

NMOS(51)의 소스는 데이터버스(DB)에, 그 드레인 및 게이트가 전원 전위(Vcc)에, 각각 접속되어 있다.

마찬가지로, NMOS(52)의 소스는 데이터버스(DB)에 그 드레인 및 게이트가 전원전위에, 각각 접속되어 있다.

제5도는, 제1도중의 데이터버스클램프회로(60)의 구성예를 표시하는 회로도이다.

이 데이터버스클램프회로(60)는, 상호 콘덕턴스가 극히 작은 NMOS(61, 62, 63, 64)로 구성되어 있다.

NMOS(61, 62)는, 데이터버스(DB)와 접지전위(Vss)와의 사이에 직열접속되어 있다. NMOS(63, 64)는, 데이터버스(DB)와 접지전위(Vss)와의 사이에 직열 접속되어 있다.

NMOS(61, 63)는, 행어드레스래치신호(RAS)에 의하여 온, 오프 동작한다. 이 NMOS(61, 63)가 온상태로 되면, NMOS(62, 64)를 온, 오프 동작하는 구성으로 되어 있다..

제6도는, 제5도의 데이터버스클램프회로(60)에 의한 데이터판독시의 동작파형도이고, 이 도면을 참조하면서, 제2도의 메모리 셀어레이(10)에 대한 판독동작{(1)~(3)}을 설명한다.

(1) 스탠바이기간 Ta

제6도에 있어서, 행어드레스스트로브신호(RAS)가 고레벨(이하, H라고 함)의 스텐바이기간(대기시간)에서는, 행어드레스래치신호(RAS)가 Vss, 센스앰프 인에이블신호(SAP, SAN)이 공히 1/2. VccH, 열어드레스디코더 인에이블신호(YDE) 및 열디코드신호(YD)가 Vss, 다시금 비트선(BL, BL)이 1/2, VccH 이다.

행어드레스래치신호(RAS)가 Vss 이면, 제5도의 데이터버스클램프회로(60)의 NMOS(61, 63)가 오프상태로 된다.

한편, 제4도의 데이터버스 클램프회로(50)는, 스레숄드치전압(Vt)을 가지는 NMOS(51, 52)가 온상태로 있기 때문에, 데이터버스(DB,DB)의 전위가 (VccH-Vt)로 되어 있다.

(2) 액티브 기간 Tb

제6도의 시각(t1)에서 행어드레스스트로브신호(RAS)가 L에 천이( 遷移)하면, 행어드레스래치신호(RAS)가 VccH로 되면, 행어드레스디코더에 의하여, 메모리셀어레이(10)의 행방향이 선택되고, 그 선택된 메모리셀의 데이터가 비트선(BL, BL)에 판독된다.

한편, 행어드레스스트로브신호(RAS)가 L에 천이한 후, 행어드레스 래치신호(RAS)가 Vss로부터 VccH로 천이하면, 제5도의 데이터버스 클램프회로(60)내의 NMOS(61~64)가 온상태로 된다.

이것에 의하여, 데이터버스((DB, DB)의 전하가 방전되고, 데이터버스클램프회로(50)내의 NMOS(51, 52)의 온 저항과, 데이터버스클램프회로(60)내의 NMOS(61~64)의 온저항과의 저항분할비로, 데이터버스(DB, DB)의 전위가 VccH와 Vss의 사이에서 정하여진다.

시각(t2)에 있어서, 전원변동등에 의하여 전원전위가 VccH로부터 VccL(예를 들면 4.5 V정도)에 천이하면, 데이터버스클램프히로(60)에 의하여 데이터버스(DB, DB)의 전하가 방전된다.

메모리셀의 데이터가 비트선(BL BL)에 판독된 후, 시각 (t3)에서, 센스앰프인에이블신호(SAP)가 1/2.VccH로부터 VccL로 천이하는 것과 아울러, 센스앰프 인에이블신호(AS)가 1/2. VccH로부터 Vss로 천이하는 것에 의하여, 센스앰프히로(30)에 의하여 비트선(BL, BL)의 미소전위차((V)가 증폭된다.

시각(t4)에서, 열어드레스디코더 인에이블신호(YDE)가, Vss로부터 VccL로 천이하면, 열어드레스신호(YADn)가 VccL인 선택된 열어드레스디코더(40)에 의하여, 열디코드신호(YD)가 Vss로부터 VccL로 천이 한다.

열디코드신호(YD)가 Vss로부터 VccL로 천이하면, 열어드레스디코더(40)내의 NMOS(43,44)가 온상태로 되고, 비트선(BL, BL)의 데이터가 데이터버스(DB, DB)에 전송된다.

이것에 의하여, 상보적인 데이터버스(DB,DB)에는, 비트선데이터에 대응한 전위차가 생기고, 그 전위차가 시각(t)에서 동작하는 차동증폭형 판독회로(70)로 증폭된 후, 판독데이터(DOUT)로서 출력된다.

(3) 스탠바이기간 Tc

시각(t5)에서, 행어드레스스트로브신호(RAS)가 L로부터 H로 천이하여 스탠바이기간(Tc)으로 되면, 행어드레스래치신호(RAS)가 Vss로 되고, 데이터버스 클램프회로(60)가 오프하고, 다시금 열어드레스디코도 인에이블신호(YDE) 및 열디코드신호(YD)가 Vss로 된다.

이것에 의하여, 디코더버스(DB, DB)가 데이터버스클램프회로(60) 및 비트선(DB, DB)에서 분리되고, 데이터버스클램프회로(50)에 의하여, 데이터버스(DB, DB)의 전위가 (Vcc-Vt)로 된다.

다시금, 행어드레스스트로브신호(RAS)가 L로부터 H로 되는 것에 의하여 센스앰프 인에이블신호(SAP, SAN)가 1/2.VccL로 되고, 비트선(BL, BL)이 1/2. VccL로 되어 일련의 판독동작이 종료된다.

그렇지만, 상기 구성의 데이터버스클램프회로에서는, 다음과 같은 문제가 있었다.

종래의 데이터버스클램프회로에서는, 제6도에 표시하는 액티브기간(Tb)에 있어서, 전원 변동등에 의하여 전원전위(Vcc)가 높은 전위(VccH)로부터 낮은 전위(VccL)로 천이하면, 데이터버스클램프회로(60)에 의하여 데이터버스(DB, DB)의 전위도 완만하게 강하나, 그 강하율이 적으므로, 해당전위 강하 도주의 시각(t4)에서 열어드레스디코더(40)가 인에이블로 되어 비트선(BL, BL)의 데이터가 데이터버스(DB, DB)에 전송된다.

그러므로, 차동증폭형판독회로(70)에서는, 전송된 데이터를 고속으로 증폭할 수가 없다.

즉, 차동증폭형판독회로(70)는, 고속으로 증폭을 행하기 위한 최적한 전위설정치(VA, VB)를 가지고 있다.

그런데, 제6도의 시각(t)에 있어서, 차동증폭형판독회로(70)가 증폭동작을 개시할 때에, 데이터버스(DB, DB)의 전위가 최적한 전위 설정치(VA, VB)까지 강하하고 있지 않는다.

그러므로, 차동증폭형판독회로(70)에서는, 데이터버스(DB, DB)상의 데이터를 고속으로 증폭할 수 없고, 그것에 의하여 데이터의 판독속도가 늦게 된다는 문제가 있었다.

이 문제를 해결하기 위하여, 데이터버스클램프회로(60)에 의하여 데이터버스( DB, DB)에 전위를 고속으로 클램프하는 것이 고려된다. 그런데, 열어드레스 디코더(40)가 인에이블로 되고, 비트선(BL,BL)과 데이터버스(DB,DB)가 도통상태로 되었을 때, 센스앰프 인에이블신호(SAP)가, 제3도의 센스앰프(30)내의 PMOS(34), 열어드레스디코더(40)내의 NMOS(44) 및 제5도의 데이터버스클램프회로(60)내의 (63, 64)를 사이에 두고, 접지전위(Vss)에 전류가 흐른다.

이 전류가 크면, 소비전류량이 증대하는 것과 아울러 트랜지스터의 열화등의 폐해가 생기므로, 종래의 회로에서는 데이터버스클램프회로(60)내의 NMOS(61~64)의 상호 콘덕턴스를 작게 설정하고 있다.

즉, 온저항을 크게 설정하는 것에 의하여, 상기 전류의 저강화를 꾀하고 있다.

그러므로, 데이터버스클램프회로(60)에 의하여 데이터버스(DB, DB)의 전위를 고속으로 클램프할 수 없고, 이것에 의하여 상기 종래의 문제를 해결할 수 없다.

본 발명은 상기 종래기술을 갖고 있던 문제로서, 제 5도의 데이터버스클램프회로(60)를 사용하여 데이터버스(DB, DB)를 클램프하면, 액티브기간 (Tb)중에 전원전위(Vcc)가 높은 전위(VccH)로부터 낮은 전위(VccH)로 천이하였을 때, 그 데이터버스(DB, DB)를 차동증폭형판독회로(70)에서 고속으로 증폭할 수 있는 전위로 설정할 수 없고, 그러므로, 고속으로 데이터의 판독동작을 행할 수가 없는 점에 관해서 해결한, 반도체기억장치의 데이터버스클램프회로를 제공하는 것이다.

본 발명은 상기 과제를 해결하기 위하여, 데이터 격납용의 메모리셀어레이와, 해어드레스스트로브신호에 의하여 집어넣은 어드레스 신호를 해독하여 상기 메모리셀어레이의 행방향을 선택하는 행어드레스디코더와, 열어드레스디코더 인에이블신호에 의거 어드레스 신호를 해독하여 상기 메모리셀어레이의 열방향을 선택하는 열어드레스디코더와, 상기 메모리셀어레이로부터 판독된 데이터를 전송하는 상보데이터버스와, 상기 상보데이터버스를 상기 풀업하는 데이터버스풀업회로와, 상기 상보데이터버스를 소정전위에 클램프하는 데이터버스 클램프회로와, 상기 상보데이터버스상의 데이터를 차동증폭하여 판독하는 차동증폭형 판독회로를 구비한 반도체기억장치에 있어서, 상기 데이터버스클램프회로를 다음과 같이 구성한 것이다.

즉, 상기 데이터버스클램프회로는 적어도, 상기 행어드레스스트로브 신호의 액티브기간에 있어서 상기 상보데이터버스의 전하를 방전하는 제1의 방전회로와, 상기 제1의 방전회로보다도 방전능력이 크고, 상기 해어드레스스트로브신호의 액티브기간 개시후부터 상기 열어드레스디코더 인에이블신호가 인에이블로 될 때까지의 사이에, 상기 상보데이터버스의 전하를 방전하는 제2의 방전회로로 구성한 것이다.

본 발명에 의하면, 이상과 같이 반도체기억장치의 데이터버스클램프회로를 구성하였으므로 제1의 방전회로는, 열어드레스스트로브 신호의 액티브기간에 있어서, 상시, 예를 들면 저능력 데이터버스의 전하를 방전하는 것에 의하여, 그 데이터버스를 클램프한다.

제2의 방전회로는, 해어드레스스트로브신호의 액티브기간 개시후부터 열어드래스디코더가 인에이블로 될 때까지의 사이에, 제1의 클램프회로보다도 큰 능력으로, 데이터버스의 전하를 방전하여 그 데이터버스를 클램프한다.

그러므로, 비트선으로부터 열어드레스디코더를 사이에 두고 데이터버스를 경유하고, 데이터버스클램프회로를 통하여 접지전위측에 흐르는 전류를, 제1의 방전회로에서 억제한다.

또한 액티브기간중에 전원변동등에 의하여, 전원전위가 높은 전위로부터 낮은 전위로 천이하여도, 그 액티브기간에 들어간 직후부터, 비트선의 데이터가 전송되는 직전까지, 제2의 방전회로에 의하여 데이터버스가 클램프되므로, 차동증폭형 판독회로에서 고속으로 증폭할 수 있는 전위로 데이터버스를 설정할 수 있고, 그것에 의하여 데이터판독동작의 고속화가 기도된다.

따라서, 상기 과제를 해결할 수 있다.

[실시예]

제1도는 본 발명의 한 실시예를 표시하는 데이터버스클렘프회로의 회로도이다.

본 실시예의 데이터버스클램프회로가 설치되는 반도체기억장치, 예를 들면 다이내믹 RAM의 전체의 구성은, 예를 들면 종래의 제2도와 동일하다.

그리고 본 실시예가 종래의 제2도와 다른 점은, 종래의 데이터버스클램프회로(60)에 대신하여 본 실시예의 데이터버스클램프회로를 설치하고, 다시금 그 데이터버스클램프회로에, 제2도의 제어신호 발생회로(80)로부터 출력되는 열어드레스디코더인에이블신호(YDE)를 입력하도록 한 점이다.

제1도의 데이터버스클램프회로는, 제2도의 상보적인 데이터버스(DB, DB)를 상시, 작은 방전능력으로 방전하는 것에 의하여 해당 데이터버스(DB, DB)를 클램프하는 제1의 방전회로(100)와, 스탠바이 기간종료 후부터 제2의 열어드레스디코더(40)가 인에이블로 될 때까지의 사이에, 제1의 클램프회로(100)로부터 큰 능력으로 데이터버스(DB, DB)를 방전하는 것에 의하여 해당데이터버스(DB, DB)를 클램프하는 제2의 방전회로(110)와, 그 제2의 방전회로(110)의 동작을 클램프신호(CLP)로 제어하는 제어회로(120)로 구성되어 있다.

제1의 방전회로(100)는,상호콘덕턴스(gml)가 작게 설정된 NMOS(101~104)를 구비하고 있다.

제2도에 표시하는 한 쪽의 데이터버스(DB)에는, NMOS(101)의 드레인이 접속되고, 그 게이트가 제2도의 해어드레스래치신호(RAS)에, 그 소스가 NMOS(102)의 드레인 및 게이트에, 각각 접속되어 있다.

NMOS(102)의 소스는, 접지전위(Vss)에 접속되어 있다..

다른 쪽의 데이터버스(DB)에는, NMOS(103)의 드레인이 접속되고, 그 게이트가 행어드레스래치신호(RAS)에, 그 소스가 NMOS(104)의 드레인 및 게이트에, 각각 접속되어 있다.

NMOS(104)의 소스는, 접지전위(Vss)에 접속되어 있다.

제2의 방전회로(110)는, 비교적 큰 상호 콘덕턴스(gm2)에 설정된 NMOS(111~114)를 가지고 있다.

한 쪽의 데이터버스(DB)에는, NMOS(111)의 드레인이 접속되고, 그 게이트가 클럭신호(CLP) 및 NMOS(113)의 게이트에 접속되어 있다.

NMOS(111)의 소스는, NMOS(112)의 드레인 및 게이트에 접속되는것과 아울러, NMOS(114)의 드레인 및 게이트에 접속되어 있다.

NMOS(112)의 소스는, 접지전위(Vss)에 접속되어 있다.

다른 쪽의 데이터버스(DB)는, NMOS(113)의 드레인에 접속되고 그 소스가 NMOS(114)의 드레인에 접속되어 있다. 이 제1의 방전회로(100)내의 NMOS(101~104)의 상호 콘덕턴스(gml)와, 제2의 방전회로(110)내의 NMOS(111~114)의 상호콘덕턴스(gm2)는, 예를 들면 1: 10~ 20 정도로 설정되어 있다.

제2의 방전회로(110)의 제어회로(120)는, 제2도의 제어신호발생회로 (80)부터 출력되는 행어드레스래치신호(RAS)를 입력으로 하는 인버터(121)와, 그 인버터(121)의 출력과 제2도의 제어신호발생회로(80)로부터 출력되는 열어드레스디코더 인에이블신호(YDE)를 입력하는 NOR게이트(122)로, 구성되어 있다.

NOR게이트(122)로부터 출력되는 클램프신호(CLP)는, 제2의 방전회로(110)내의 NMOS(111, 113)의 각 게이트에 공급된다.

제7도는, 데이터판독시에 있어서의 제1도의 데이터버스클램프회로의 동작파형도이고, 이 도면 참조하면서, 데이터판독동작{(1)~(3)}을 설명한다.

또한, 본 실시예에서는 반도체기억장치의 전체구성이 종래의 제2도와 동일하기 때문에, 그 제2도등을 참조하면서, 아래의 동작설명을 행한다.

(1) 스탠바이기간 Ta

제7도에 있어서, 행어드레스스트로브신호(RAS)가 H의 스탠바이기간(Ta)에서는, 행어드레스스트로브신호(RAS)와 역상의 행어드레스래치신호(RAS)가 접지전위(Vss), 제2도의 제어신호발생회로(80)로부터 출력되는 센스앰프 인에이블신호(SAP, SAN)가 1/2. VccH에서 제어신호발생회로(80)로부터 출력되는 열어드레스디코더 인에이블신호(YDE)가 Vss, 제3도의 열디코드신호(YD)가 Vss, 다시금 상보적인 비트선(BL, BL)이 1/2.VccH이다.

행어드레스래치신호(RAS)가 Vcc이면, 제1도에 표시하는 제1의 방전회로(100)내의 NMOS(101~104)가 오프상태이고, 또 제어회로(120)로부터 출력되는 클램프신호(CLP)가 Vss이기 때문에, 제2의 방전회로(110)내의 NMOS(111~114)도 오프상태이다.

한편, 제4도에 표시하는 데이터버스 풀업회로(50)는, 스데숄드치 전압(Vt)을 가지는 NMOS (51, 52)가 온상태이기 때문에, 데이터버스(DB, DB)의 전위는 (VccH-Vt)로 설정되어 있다.

(2) 액티브기간 Tb

시각(T1)에서, 행어드레스스트로브신호(RAS)가 H로부터 L로 천이하면, 그것을 받아서 제2도의 제어신호 발생회로(80)로부터 출력되는 행어드레스래치신호(RAS)가 Vss로부터 VccH로 천이한다.

행어드레스래치신호(RAS)가 VccH로 천이하면, 제2도의 행어드레스디코더(20)에 의하여, 메모리셀어레이(10)의 행방향이 선택되고, 그 선택된 메모리셀의 데이터가 비트선(BL, BL)에 판독된다.

센스앰프 인에이블신호(RAS)에 의거, 제어신호발생회로(80)로부터 출력되는 행어드레스래치신호(RAS)가, Vss로부터 VccH로 천이하면, 제1도에 표시하는 제1의 방전회로(100)내의 NMOS(101~104)가 온하고, 다시금 제어회로(120)로부터 출력되는 클램프신호(CLP)가 Vss로부터 VccH로 천이하는 것에 의하여, 제2의 방전회로(110)내의 NMOS(111~114)도 온상태로 된다.

그러면, 이 제1 및 제2의 방전회로(100,110)를 사이에 두고, 데이터버스(DB, DB)의 전하가 방전되고, 제 4 도의 데이터버스 풀업회로(50)내의 NMOS(51, 52)의 온저항과 제1 및 제2의 방전회로(100, 110)내의 NMOS(101~104, 111~114)의 온저항과의 저항분할비에 의하여, 데이터버스((DB, DB)의 전위가 Vcc와 VssH의 사이에서 정해진다.

예를 들면 시각(t2), 전원전위(Vcc)가 전원변동등에 의하여 높은 전위(VccH)로부터 낮은 전위(VccL)로 천이하면, 제1도의 데이터버스 클램프회로에 의하여, 데이터버스(DB, DB)의 전하가 다시금 방전된다.

이 데이터버스(DB, DB)의 전위는, 제4도의 데이터버스클램프회로(50)내의 NMOS(51, 5l)의 온저항과, 제 1 도의 데이터버스 클램프회로내의 NMOS(101~104, 111~114)의 온저항과의 저항분할비에 의하여, VccL과 Vss의 사이에서 정하여진다.

그후, 시각(t3)에서, 제어신호발생회로(80)로부터 출력되는 센스앰프 인에이블신호(SAP)가 1/2. VccH로부터 천이하는 것과 아울러, 센스앰프 인에이블신호(SAN)가 1/2. VccH로부터 Vss로 천이한다.

이것에 의하여, 제2도의 센스앰프(30)가 동작하고, 비트선(BL,BL)에 판독된 미소전위차(V)가 증폭된다.

시각(t4)에서, 제2도의 제어신호발생회로(80)로부터 출력되는 열어드레스디코더 인에이블신호(YDE)가, Vss로부터 VccL로 천이하면, 제1도의 제어회로(120)로부터 출력되는 클램프신호(CLP)가 VccL로부터 Vss로 천이한다.

이것에 의하여, 제2의 방전회로(110)내의 NMOS(111~114)가 오프상태로 된다.

한편, 열어드레스디코더 인에이블신호(YDE)가 Vss로부터 Vcc로 천이하면, 열어드레스신호(YADn)가 VccL인 선택된 제3도의 열어드레스디코더(40)에 의하여 선택되고, 열디코드신호(YD)가 Vss로부터 VccL로 천이한다.

이것에 의하여, 제3도의 열어드레스디코더(40)내의 NMOS(43, 44)가 온상태로 되고, 비트선(BL, BL)의 데이터가 데이터버스(DB, DB)에 전송된다. 그러므로 데이터버스(DB, DB)에는, 비트선데이터에 대응한 전위차가 생긴다.

이 전위차는, 시각(t)에서 그 증폭형판독회로(70)에 의하여 증폭된후, 판독데이터(Dout)로서 출력된다.

(3) 스탠바이기간 Tc

시각(t5)에서, 행어드레스스트로브신호((RAS)가 L로부터 H로 천이하여 스탠바이기간(Tc)으로 되면, 제2도의 제어신호발생회로(80)로부터 출력되는 행드레스래치신호(RAS)가 Vss로 되고, 제 1 도의 제1의 방전회로(100)내의 NMOS(101~104)가 오프하고, 다시금 열어드레스디코더 인에이블신호(YDE) 및 열디코드신호(YD)가 Vss로 된다.

이것에 의하여, 데이터버스(DB, DB)는, 제1도의 데이터버스 클램프회로 및 비트선(BL, BL)에서 분리되고, 제4도의 데이터버스 클램프회로(50)에 의하여, 그 데이터버스(DB, DB)의 전위가 (VccL-Vt)로 된다.

다시금, 센스앰프 인에이블신호(RAS)가 L로부터 H로 되는 것에 의하여, 센스앰프 인에이블신호(SAP, SAN)가 1/2. VccL로 되고, 비트선(BL, BL)이 1/2. VccL로 된다.

이것에 의하여, 일련의 판독동작이 완료된다.

본 실시예에서는, 다음과 같은 이점을 가지고 있다.

(a) 본 실시예에서는, 제1도의 데이터버스 클램프회로를, 제1 및 제2의 방전회로(100, 110)로 구성하고, 제1의 방전회로(100)내의 NMOS(101~104)의 상호 콘덕턴스(gml)를 작게 설정하는 것과 아울러, 제2의 방전회로(110)내의 NMOS(111~114)의 상호 콘덕턴스(gm2)를 비교적 크게 설정하고 있다.

그리고, 제어회로(120)로부터 출력되는 클램프시호(CLP)에 의하여 제2의 방전회로(110)를 제어하고, 이 제2의 방전회로(110)에 의하여, 액티브기간(Tb)에 들어간 직후로부터, 열디코드신호(YD)가 Vss로부터 VccL로 천이하여 데이터버스(DB, DB)에 비트선 (BL, BL)의 데이터가 전송되기 직전까지, 해당데이터버스(DB, DB)를 클램프 하도록 하고 있다.

그러므로, 데이터버스(DB, DB)를 제2도의 차동증폭형 판독회로(70)에서 고속으로 증폭할 수 있는 최적전위로 설정하는 것이 가능하게 되고, 그것에 의하여 데이터판독속도의 고속화가 기도된다.

(b) 제2의 방전회로(110)는, 액티브기간 (Tb)에 들어간 직후부터, 데이터버스(DB, DB)에 비트선(BL, BL)의 데이터가 전송되기 직전까지, 그 데이터버스(DB, DB)를 클램프한다.

그러므로, 제3도에 있어서의 센스앰프 인에이블신호(SAP)가, 센스앰프(30)내의 PMOS(34)m 열어드레스디코더(40)내의 NMOS(44) 및 데이터버스클램프회로에 있어서의 제1의 방전회로(100)내의 NMOS(103,104)를 사이에 두고 접지전위(Vss)에, 대전류가 흐르는 일이 없다.

즉, NMOS(103, 104)의 상호 콘덕턴스가 작게 설정되어 있기 때문에(즉 온저항이 크다), 그 온저항에 의하여 대전류가 흐르는 것을 방지할 수 있고, 그것에 의하여 소비전류의 저감화 및 트랜지스터의 열화등의 악영향을 방지할 수 있다.

또한, 본 발명은 도시한 실시예에 한정되지 않고, 여러가지의 변형이 가능하다.

그 변형예로서는, 예를 들면 다음과 같은 것이 있다.

(i) 제1도의 데이터버스클램프회로에 있어서, 제1 및 제2의 방전회로(100,110)는, 비트선(BL, BL)에 대하여 각각 2개의 직열접속된 NMOS로 각각 구성되어 있지만, 그 NMOS의 직열 개수를 3개등의 다른 수로 하는 것도 가능하고, 또 그것들의 NMOS를, 전원전위의 극성을 변화시키는 것에 의하여 PMOS등의 다른 트랜시스터로 구성하는 것도 가능하다.

(ii) 제어회로(120)는, 제1도 이외의 회로구성으로 하여도 좋다.

예를 들면, 행어드레스 래치신호(RAS)를 2 입력의 NAND게이트의 한쪽의 입력측에 입력하는 것과 아울러, 열어드레스디코더 인에이블신호(YDE)를 인버터를 사이에 두고 해당 NAND게이트의 다른 쪽의 입력층에 입력하고, 그 NAND게이트의 출력을 인버터에 반전하는 것에 의하여 클램프신호(CLP)를 생성하는 회로구성도 가능하다.

(iii)제2도의 반도체기억장치의 전체구성은, 도시한 실시예에 한정하지 않고, 다른 회로구성으로 변형하는 것도 가능하고, 다시금 그 제2도의 각 블록의 회로도도 도시한 회로구성에 한정되지 않고, 다른 트랜지스터를 사용한 회로구성으로 변형하여도 좋다.

다시금, 상기 실시예에서는, 다이내믹 RAM에 관하여 설명하였으나, 다른 반도체기억장치에도 본 발명의 적용이 가능하다.

이상 상세하게 설명한 바와 같이, 본 발명에 의하면, 데이터버스클램프회로에 제1 및 제2의 방전회로를 설치하고, 그 제1의 방전회로에 비하여 제2의 방전회로의 방전능력을 크게 설정하고, 다시금 그 제2의 방전회로를, 액티브기간에 들어간 후부터, 데이터버스에 비트선의 데이터가 전송될 때까지, 그 데이터버스를 클램프하도록 구성하고 있다.

그러므로, 액티브기간중에 있어서 전원변동등에 의하여 전원전위가 예를 들면 높은 전위로부터 낮은 전위로 천이하여도, 인터버스를, 차동증폭형 판독회로에서 고속으로 증폭할 수 있는 최적한 전위로 설정하는 것이 가능하게 되고, 그것에 의하여 차동증폭형 판독속도의 고속화가 기도된다.

다시금, 제2의 방전회로의 클램프동작에 의하여, 비트선으로부터 열어드레스디코더, 데이터버스 및 제1의 방전회로를 사이에 두고 접지전위측으로 흐르는 전류를, 제1의 방전회로의 작은 방전능력으로 감소할 수가 있고, 그것에 의하여 소비전류의 저속화 및 트랜지스터의 열화등의 약영향을 틀림없이 방지할 수가 있다.

Claims

데이터를 저장하기 위한 메모리 셀 어레이, 메모리 셀 어레이의행방향에서 메모리 셀을 선택하기 위하여 행어드레스 스트로브 신호에 의해 선택된 행어드레스 신호를 디코딩하기 위한 행어드레스디코더, 메모리 셀 어레이의 칼럼방향에서 메모리 셀을 선택하기 위하여 칼럼 어드레스디코더 가능신호에 기초된 칼럼 어드레스 신호를 디코딩하기 위한 칼럼 어드레스디코더, 상기 메모리 셀 어레이로부터 판독된 데이터를 전송하기 위한 컴풀리멘타리데이터 버스, 상기 컴플리멘타리 데이터버스를 풀업하기 위한 데이터버스풀업회로, 소정의 전위로 상기 컴플리멘타리 데이터버스를 클램핑 하기 위한 데이터버스클램핑회로 및, 판독데이터를 출력하기 위하여 상기 컴플리멘타리데이터버스상에 차등베이시스 데이터를 증폭하기 위한 판독회로의 차등증폭타입으로 구성되고, 상기 데이터버스 클램핑회로는; 행어드레스 스트로브 신호의 활성주기동안 상기 컴프리멘타리 데이터버스상에 전기전하를 방전하기위한 제1방전회로 및 행어드레스스트로브 신호의 활성주기가 시작하는 시간으로부터 칼렁 어드레스 디코더 가능신호가 활성화할 때 까지의 시간 동안, 상기 제1방전회로 보다 더 큰 방전능력을 가지는 상기 컴플리멘타리데이터버스상에 전기전하를 방전하기 위한 제2방전회로로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
제1 항에 있어서, 상기 데이터 버스클램핑회로는 클램프 신호에 의해 제2방전회로의 작동을 제어하기 위한 제어회로로 추가 구성되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 데이터 버스 클램핑 회로는 상기 제1방전회로가 적은 상호도전도 gml을 제공하기 위하여 설계되는 제1, 제2, 제3 및 제4 MOS트랜지스터로서 제공되고, 제1 MOS트랜지스터의 드레인 전극은 상기 컴플리멘타리 데이터버스의 하나에 연결되며, 게이트 전극은 행어드레스래치신호에 연결되고, 제1 MOS트랜지스터의 소스전극은 제2 MOS트랜지스터의 드레인 및 게이트 전극에 연결되며, 소스전극은 접지전위에 연결되고, 제3 MOS트랜지스터의 드레인 전극은 다른 데이터버스에 연결되며, 게이트전극은 행어드레스래치신호에 연결되고, 그리고 제3 MOS트랜지스터의 소스전극은 드레인 및 제4 MOS 트랜지스터의 게이트 전극에 연결되며, 소스전극은 접지전위에 연격되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 데이터버스클램핑 회로는 상기 제2 방전회로가 상대적으로 큰 상호도전도 gm2를 제공하기 위하여 적용되는 제5, 제6, 제7 및 제8 MOS트랜지스터로서 제공되고, 제5 MOS트랜지스터의 드레인 전극은 상기 컴플리멘타리데이터버스의 하나에 연결되며, 게이트전극은 클램프신호 및 제7MOS트랜지스터의 게이트 전극에 연결되고, 5MOS트랜지스터의 소스전극은 제6 MOS트랜지스터의 게이트 전극 및 드레인에 연결되며, 소스전극은 접지전위에 연결되고, 제5 MOS트랜지스터의 소스전극은 드레인 및 제8 MOS트랜지스터의 게이트 전극에 연결되고, 그리고, 제7 MOS트랜지스터의 드레인 전극은 다른 데이터 버스에 연결되면, 소스전극은 제8 MOS트래지스터의 드레인 전극에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 데이터버스 클램핑회로는 상기 제1방전회로가 적은 상호도 전도 gm1를 제공하기 위하여 적용된 제1, 제2, 제3 및 제4 MOS트랜지스터로서 제공되며, 상기 제2방전회로는 상대적으로 큰 상호도전도 gm2를 제공하기 위하여 적용된 제5, 제6, 제7 및 제8 MOS트랜지스터로서 제공되고, 제1방전회로의 제1, 제2, 제 3 및 제4 MOS트랜지스터의 상호 도전도gm1 및 제2방전회로의 제5, 제6, 제7 및 제8 MOS트랜지스터의 상호 도전도 gm2는 1:10에서 20의 비율이 되기 위하여 설정되는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 데이터버스 클램핑회로는 상기 반도체 메모리 장치가 제어시호발생회로를 포함하고, 상기 제어신호발생회로는 상기제어신호발생회로로부터 행어드레스래치신호출력을 유입하기 위한 인버터 및, 상기 인버터 및 칼럼 어드레스 디코더 가능신호의 출력을 유입하고 클램프 신호를 출력하기 위한 NOR게이트로서 구성되는 것을 특징으로 하는 반도체 메모리 장치.
제 6 항에 있어서, 상기 데이터버스 클램핑회로는 상기 제2방전회로가 상대적으로 큰 상호도전도 gm2를 제공하기 위하여 적응된 제5, 제6, 제7 및 제8 MOS트랜지스터로서 제공되고, 제5 MOS트랜지스터의 드레인 전극은 상기 컴플리멘타리 데이터버스의 하나에 연결되며, 게이트 전극은 제7 MOS트랜지스터의 게이트 전극 및 클램프 신호에 연결되고, 제5 MOS트랜지스터의 소스전극은 제6 MOS트래지스터의 게이트전극 및 드레인에 연결되며, 소스전극을 접지전위에 연결되고, 제5 MOS트랜지스터의 소스전극은 제8 MOS트랜지스터의 게이트 전극 및 드레인에 연결되고, 제 7 MOS트랜지스터의 드레인 전극은 다른 데이터버스에 연결되며, 소스전극은 제8 MOS트랜지스터의 드레인 전극에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
제 5 항에 있어서, 상기 MOS트랜지스터의 각각은 MOS트랜지스터의 N채널 타입인 것을 특징으로 하는 반도체 메모리 장치.
제 7 항에 있어서, 상기 MOS트랜지스터의 각각은 MOS트랜지스터의 N채널 타입인 것을 특징으로 하는 반도체 메모리 장치.
데이터를 저장하기 위한 메모리 셀 어레이; 메모리 셀 어레이의 행방향에서 메모리 셀을 선택하기 위하여 행어드레스스트로브 신호에 의해 선택된 행어드레스를 디코딩하기 위한 행어드레스 디코더; 메모리 셀 어레이의 칼럼방향에서 메모리 셀을 선택하기 위하여 칼럼어드레스디코더 가능신호에 기초된 칼럼어드레스 신호를 디코딩 하기 위한 칼럼어드레스디코더; 상기 메모리 셀 어레이로부터 판독된 데이터를 전송하기 위한 컴플리멘타리데이터버스; 상기 컴플리멘타리데이터버스를 풀업하기 위한 데이터버스풀업회로 및; 소정의 전위로 상기 컴플리멘타리데이터버스를 클램핑하기 위한 데이터버스클램핑회로로 구성되고, 상기 데이터버스클램핑회로는 행어드레스스트로브 신호의 활성주기동안 상기 컴플리멘타리데이터버스상에 전기전하를 방전하기 위한 제1방전회로 및; 행어드레스스트로브 신호의 활성주기가 시작되는 시간부터의 칼럼어드레스디코더 가능신호가 활성화할 때까지의 시간 주기 동안, 상기 제2방전회로보다 큰 방전능을 가진 상기 컴플리멘타리데이터버스상에 전기전하를 방전하기 위한 제2방전회로로 구성되는 것을 특지으로 하는 반도체 메모리 장치.
제 10 항에 있어서, 데이터버스 클램핑회로는 클램핑 신호에 의하여 제2방전회로의 작동을 제어하기 위한 제어회로로 추가 구성되는 것을 특징으로 하는 반도체 메모리 장치.
제 10항에 있어서, 상기 제1방전회로는 적은 상호도전도 gm1을 제공하기 위하여 적응된 제1, 제2, 제3 및 제4 MOS트랜지스터로서 제공되고, 제1 MOS트랜지스터의 드레인 전극은 상기 컴플리멘타리 데이터 버스에 연결되며, 게이트 전극은 행어드레스래치신호에 연결되고, 제1 MOS트랜지스터의 소스전극은 제2 MOS트랜지스터의 게이트전극 및 드레인에 연결되며, 소스전극은 접지전위에 연결되고, 제3 MOS트랜지스터의 드레인전극은 다른 데이터버스에 연결되며, 게이트전극은 행어드레스 래치신호에 연결되고, 제3 MOS트랜지스터의 소스전극은 제4 MOS트랜지스터의 게이트전극 및 드레인에 연결되며, 소스전극은 접지전위에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
제 10항에 있어서, 상기 제2방전회로는 상대적으로 큰 상호도전도 gm2를 제공하기 위하여 적응된 제5, 제6, 제7 및 제8 MOS트랜지스터로서 제공되고, 제5 MOS트랜지스터의 드레인전극은 상기 컴플리멘타리데이터버스의 하나에 연결되며, 게이트전극은 제7 MOS트랜지스터의 게이트전극 및 클램프신호에 연결되고, 제5 MOS트랜지스터의 소스전극은 제6 MOS트랜지스터의 게이트전극 및 드레인에 연결되며, 소스전극은 접지전위에 연결되고, 제5 MOS트랜지스터의 소스전극은 제8 MOS트랜지스터의 게이트전극 및 드레인에 연결되고, 제7 MOS트랜지스터의 드레인 전극은 다른 데이터버스에 연결되며, 소스전극은 제8 MOS트랜지스터의 드레인전극에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
제10항에 있어서, 상기 제1방전회로는 적은 상호도전도 gm1을 제공하기 위하여 적응된 제1, 제2, 제3 및 제4 MOS트랜지스터로서 제공되고, 상기 제2방전회로는 상대적으로 큰 상호도전도 gm2를 제공하기 위하여 적응된 제5, 제6, 제7 및 제8 MOS트랜지스터로서 제공되고, 제2방전회로에서 제1, 제2, 제3 및 제4 MOS트랜지스터의 상호도전도 gm1 및 제2방전회로에서 제5, 제6, 제7 및 제8 MOS트랜지스터의 상호도전도 gm2는 1:10에서 20의 비율이 되도록 설정되는 것을 특징으로 하는 반도체 메모리 장치.
제11항에 있어서, 제어신호발생회로로 추가 구성되고 상기 제어신호는 상기 제어신호발생회로로부터 행어드레스래치신호 출력을 유입하기 위한 인버터 및, 상기 인버터 및 칼럼어드레스디코더 가능신호의 출력을 유입하고 제5 MOS트랜지스터의 게이트전극 및 제7 MOS트랜지스터의 게이트전극으로 공급되는 클램프신호를 출력하기 위한 NOR게이트로서 구성되는 것을 특징으로 하는 반도체 메모리 장치.
제15 항에 있어서, 상기 제2방전회로는 상대적으로 큰 도전도 gm2를 제공하기 위하여 제5, 제6, 제7 및 제8 MOS트랜지스터로서 제공되고, 제5 MOS트랜지스터의 드레인전극은 상기 컴플리멘타리 데이터버스의 하나에 연결되며, 게이트전극은 제7 MOS트랜지스터의 게이트전극 및 클램프신호에 연결되고, 제5 MOS트랜지스터의 소스전극은 제6 MOS트랜지스터의 게이트전극 및 드레인에 연결되며, 소스전극은 접지전위에 연결되고, 제5 MOS트랜지스터의 소스전극은 제8 MOS트랜지스터의 게이트전극 및 드레인에 연결되고, 제7 MOS트랜지스터의 드레인전극은 다른 데이터버스에 연결되며, 소스전극은 제8 MOS트랜지스터의 드레인전극에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
제14항에 있어서, 상기 MOS트랜지스터의 각각은 MOS트랜지스터의 N채널 타입인 것을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서, 상기 MOS트랜지스터의 각각은 MOS트랜지스터의 N채널 타입인 것을 특징으로 하는 반도체 메모리 장치.
제12항에 있어서, 상기 MOS트랜지스터의 각각은 MOS트랜지스터의 N채널 타입인 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서, 상기 MOS트랜지스터의 각각은 MOS트랜지스터의 N채널 타입인 것을 특징으로 하는 반도체 메모리 장치.