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KR910020728A - 반도체 기억장치의 데이터버스 클램프회로 - Google Patents

반도체 기억장치의 데이터버스 클램프회로 Download PDF

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Publication number
KR910020728A
KR910020728A KR1019910006085A KR910006085A KR910020728A KR 910020728 A KR910020728 A KR 910020728A KR 1019910006085 A KR1019910006085 A KR 1019910006085A KR 910006085 A KR910006085 A KR 910006085A KR 910020728 A KR910020728 A KR 910020728A
Authority
KR
South Korea
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data bus
circuit
memory cell
cell array
complementary
Prior art date
Application number
KR1019910006085A
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English (en)
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KR100203717B1 (ko
Inventor
미야와끼 마사후미
이사무라 다미히로
오쯔끼 요시오
Original Assignee
고스기 노부미쓰
오끼뎅끼 고오교오 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고스기 노부미쓰, 오끼뎅끼 고오교오 가부시끼가이샤 filed Critical 고스기 노부미쓰
Publication of KR910020728A publication Critical patent/KR910020728A/ko
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    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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    • G11INFORMATION STORAGE
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    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048Data bus control circuits, e.g. precharging, presetting, equalising

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

내용 없음

Description

반도체 기억장치의 데이터버스 클램프회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예를 표시하는 데이터 버스 클램프 회로의 회로도. 제7도는 제1도의 데이터버스클램프 회로에 의한 동작파형도이다.

Claims (1)

  1. 데이터 격납용의 메모리셀어레이와, 행어드레스 스트로브신호에 의하여 집어넣은 어드레스신호를 해독하여 상기 메모리셀어레이의 행방향을 선택하는 행어드레스디코더와, 열어드레스디코더인에이블 신호에 의거하여 어드레스힌호를 해독하여 상기 메모리셀어레이의 열방향을 선택하는 열 어드레스디코더와, 상기 메모리셀어레이로 부터 판독된 데이터를 전송하는 상보데이터버스와, 상기 상보데이터버스를 상기 풀업하는 데이터버스 풀업회로와, 상기 상보 데이터버스를 소정전위에 클램프하는 데이터버스 클램프회로와, 상기 상보데이터버스상의 데이터를 차동증폭하여 판독하는 차동 증폭형 판독회로를 구비한 반도체기억장치에 있어서, 상기 데이터버스 클램프 회로는 상기 행어드레스 스트로브신호의 액티브기간에 있어서 상기 상보 데이터버스의 전하를 방전하는 제1의 방전회로와, 상기 제1의 방전회로보다도 방전능력이 크고, 아울러 상기 행어드레스 스트로브신호의 액티브기간 개신후부터 상기 열어드레스 디코더 인에이블신호가 인에이블될때까지의 사이에, 상기 상보 데이터버스의전하를 방전하는 제2의 방전회로를, 가지는 것을 특징으로 하는 반도체기억장치의 데이터버스 클램프회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910006085A 1990-05-31 1991-04-16 반도체 기억장치의 데이터버스 클램프회로 KR100203717B1 (ko)

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JP2142664A JPH0438697A (ja) 1990-05-31 1990-05-31 半導体記憶装置のデータバスクランプ回路
JP2-142664 1990-05-31

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KR910020728A true KR910020728A (ko) 1991-12-20
KR100203717B1 KR100203717B1 (ko) 1999-06-15

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KR1019910006085A KR100203717B1 (ko) 1990-05-31 1991-04-16 반도체 기억장치의 데이터버스 클램프회로

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