JPH0438697A - 半導体記憶装置のデータバスクランプ回路 - Google Patents
半導体記憶装置のデータバスクランプ回路Info
- Publication number
- JPH0438697A JPH0438697A JP2142664A JP14266490A JPH0438697A JP H0438697 A JPH0438697 A JP H0438697A JP 2142664 A JP2142664 A JP 2142664A JP 14266490 A JP14266490 A JP 14266490A JP H0438697 A JPH0438697 A JP H0438697A
- Authority
- JP
- Japan
- Prior art keywords
- data bus
- circuit
- row address
- discharge
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title description 14
- 230000000295 complement effect Effects 0.000 claims abstract description 22
- 238000007599 discharging Methods 0.000 claims abstract description 11
- 230000003321 amplification Effects 0.000 claims description 17
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 17
- 230000007704 transition Effects 0.000 description 21
- 238000010586 diagram Methods 0.000 description 17
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 11
- 230000006866 deterioration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 241000287828 Gallus gallus Species 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電源電圧の変動に関わらす差動増幅型読出し
回路によってデータバス上のデータを高速に読出すこと
が可能なダイナミックＲＡＭ （ランダム・アクセス・
メモリ）等の半導体記憶装置におけるデータバスクラン
プ回路に関するものである。
回路によってデータバス上のデータを高速に読出すこと
が可能なダイナミックＲＡＭ （ランダム・アクセス・
メモリ）等の半導体記憶装置におけるデータバスクラン
プ回路に関するものである。
（従来の技術）
従来、この種の半導体記憶装置としては、例えば第２図
のようなものがあった。以下、その構成を図を用いて説
明する。
のようなものがあった。以下、その構成を図を用いて説
明する。
第２図は、従来の半導体記憶装置、例えばダイナミック
ＲＡＭの一構成例を示すブロック図である。
ＲＡＭの一構成例を示すブロック図である。
この半導体記憶装置は、多数のメモリセルがマトリクス
状に配列されたメモリセルアレイ１０を備えている。こ
のメモリセルアレイ１０には、複数のワード線ＷＬを介
して行アドレスデコーダ２０が接続されると共に、複数
の相補的なビット線ＢＬ、ＢＬを介してセンスアンプ３
０及び列アドレスデコーダ４０が接続され、さらにその
列アドレスデコーダ４０が複数の相補的なデータバスＤ
Ｂ、［）百に接続されている。
状に配列されたメモリセルアレイ１０を備えている。こ
のメモリセルアレイ１０には、複数のワード線ＷＬを介
して行アドレスデコーダ２０が接続されると共に、複数
の相補的なビット線ＢＬ、ＢＬを介してセンスアンプ３
０及び列アドレスデコーダ４０が接続され、さらにその
列アドレスデコーダ４０が複数の相補的なデータバスＤ
Ｂ、［）百に接続されている。
行アドレスデコーダ２０は、行アドレスストローブ信号
ＲＡＳにより取込んだ複数の行アドレス信号ＸＡＤｍを
解読し、ワード線ＷＬを介してメモリセルアレイ１０の
行方向のメモリセルを選択する回路で゛ある。センスア
ンプ３０は、センスアンプイネーブル信号ＳＡＰ、ＳＡ
Ｎに基づき、ビット線ＢＬ、Ｂ丁上の読出しデータを増
幅する回、路である。列アドレスデコーダ４０は、列ア
ドレスデコーダイネーブル信号ＹＤＥに基づき、複数（
ｎ＞の列アドレス信号ＹＡＤｎを解読してメモリセルア
レイ１０の列方向を選択する回路である。
ＲＡＳにより取込んだ複数の行アドレス信号ＸＡＤｍを
解読し、ワード線ＷＬを介してメモリセルアレイ１０の
行方向のメモリセルを選択する回路で゛ある。センスア
ンプ３０は、センスアンプイネーブル信号ＳＡＰ、ＳＡ
Ｎに基づき、ビット線ＢＬ、Ｂ丁上の読出しデータを増
幅する回、路である。列アドレスデコーダ４０は、列ア
ドレスデコーダイネーブル信号ＹＤＥに基づき、複数（
ｎ＞の列アドレス信号ＹＡＤｎを解読してメモリセルア
レイ１０の列方向を選択する回路である。
相補的なデータバスＤＢ、［）３には、データバスプル
アップ回路５０、データバスクランプ回路６０、及び差
動増幅型読出し回路７０が接続されている。データバス
プルアップ回路５０は、常時、データバスＤＢ、［）１
３をクランプする回路である。
アップ回路５０、データバスクランプ回路６０、及び差
動増幅型読出し回路７０が接続されている。データバス
プルアップ回路５０は、常時、データバスＤＢ、［）１
３をクランプする回路である。
データバスクランプ回路６０は、行アドレスラッチ信号
ＲＡＳに基づき、データバスＤＢ、百百を所定電位にク
ランプする回路である。また、差動幅型読出し回路７０
は、相補的なデータバスＤＢ。
ＲＡＳに基づき、データバスＤＢ、百百を所定電位にク
ランプする回路である。また、差動幅型読出し回路７０
は、相補的なデータバスＤＢ。
ゴの電位差を差動増幅してＭＯＳレベルの読出しデータ
ＤＯＵＴを出力する回路である。
ＤＯＵＴを出力する回路である。
この半導体記憶装置には、装置を制御するための制御信
号発生回路８０が設けられている。この制御信号発生回
路８０は、行アドレスストローブ信号πＮＫに基づき、
行アドレスラッチ信号ＲＡＳ、列アドレスデコーダイネ
ーブル信号ＹＤＥ、及びセンスアンプイネーブル信号Ｓ
ＡＰ、ＳＡＮをそれぞれ出力する回路である。
号発生回路８０が設けられている。この制御信号発生回
路８０は、行アドレスストローブ信号πＮＫに基づき、
行アドレスラッチ信号ＲＡＳ、列アドレスデコーダイネ
ーブル信号ＹＤＥ、及びセンスアンプイネーブル信号Ｓ
ＡＰ、ＳＡＮをそれぞれ出力する回路である。
第３図は、第２図中のセンスアンプ３０及び列アドレス
デコーダ４０の構成例を示す回路図である。
デコーダ４０の構成例を示す回路図である。
センスアンプ３０は、Ｎチャネル型ＭＯＳトランジスタ
（以下、ＮＭＯ３という＞３１．３２及びＰヂャネル型
ＭＯＳトランジスタ（以下、ＰＭＯ８という＞３３．３
４を有するフリップフロップ回路であり、そのフリップ
フロップ回路によって相補的なビット線ＢＬ、百丁の電
位差を増幅する構成になっている。
（以下、ＮＭＯ３という＞３１．３２及びＰヂャネル型
ＭＯＳトランジスタ（以下、ＰＭＯ８という＞３３．３
４を有するフリップフロップ回路であり、そのフリップ
フロップ回路によって相補的なビット線ＢＬ、百丁の電
位差を増幅する構成になっている。
即ち、ＮＭＯ８３１がビット線ＢＬとセンスアンプイネ
ーブル信号ＳＡＮ間に接続され、そのゲートがビット線
「に接続されている。ＮＭＯ３３２はビット線ＢＬとセ
ンスアンプイネーブル信号ＳＡＮ間に接続され、そのゲ
ートがビット線ＢＬに接続されている。ＰＭＯ３３３は
ビット線ＢＬとセンスアンプイネーブル信号ＳＡＰ間に
接続され、そのゲートがビット線πに接続されている。
ーブル信号ＳＡＮ間に接続され、そのゲートがビット線
「に接続されている。ＮＭＯ３３２はビット線ＢＬとセ
ンスアンプイネーブル信号ＳＡＮ間に接続され、そのゲ
ートがビット線ＢＬに接続されている。ＰＭＯ３３３は
ビット線ＢＬとセンスアンプイネーブル信号ＳＡＰ間に
接続され、そのゲートがビット線πに接続されている。
ＰＭＯ３３４はビット線百丁とセンスアンプイネーブル
信号ＳＡＰ間に接続され、そのゲートがビット線ＢＬに
接続されている。
信号ＳＡＰ間に接続され、そのゲートがビット線ＢＬに
接続されている。
列アドレスデコーダ４０は、列アドレス信号ＹＡＤｎと
列アドレスデコーダイネーブル信号ＹＤＥを入力するＮ
ＡＮＤゲート４１を有し、その出力側にはインバータ４
２を介してＮＭＯ３４３゜４４の各ゲートが接続されて
いる。ＮＭＯ３４３゜４４は、インバータ４２から出力
される列デコード信号ＹＤによってオン、オフ動作し、
ビット線ＢＬとデータバスＤＢとの間、ビット線百丁と
データバスＤＢとの間を、それぞれ接続する構成になっ
ている。
列アドレスデコーダイネーブル信号ＹＤＥを入力するＮ
ＡＮＤゲート４１を有し、その出力側にはインバータ４
２を介してＮＭＯ３４３゜４４の各ゲートが接続されて
いる。ＮＭＯ３４３゜４４は、インバータ４２から出力
される列デコード信号ＹＤによってオン、オフ動作し、
ビット線ＢＬとデータバスＤＢとの間、ビット線百丁と
データバスＤＢとの間を、それぞれ接続する構成になっ
ている。
第４図は、第２図中のデータバスプルアップ回路５０の
構成例を示す回路図である。
構成例を示す回路図である。
このデータバスプルアップ回路５０は、相互コンダクタ
ンスの小さなＮＭＯ８５Ｌ、５２で構成されている。Ｎ
ＭＯ３５１のソースはデータバス百百に、そのトレイン
及びゲートが電源電位■ＣＣに、それぞれ接続されてい
る。同様に、ＮＭＯＳ５２のソースはデータバスＤＢに
、そのドレイン及びゲートが電源電位に、それぞれ接続
されている。
ンスの小さなＮＭＯ８５Ｌ、５２で構成されている。Ｎ
ＭＯ３５１のソースはデータバス百百に、そのトレイン
及びゲートが電源電位■ＣＣに、それぞれ接続されてい
る。同様に、ＮＭＯＳ５２のソースはデータバスＤＢに
、そのドレイン及びゲートが電源電位に、それぞれ接続
されている。
第５図は、第１図中のデータバスクランプ回路６０の構
成例を示す回路図である。
成例を示す回路図である。
このデータバスクランプ回路６０は、相互コンダクタン
スの極めて小さなＮＭＯ３６１，６２゜６３．６４で構
成されている。ＮＭＯ８６１，６２は、データバスＤＢ
と接地電位ＶＳＳとの間に直列接続されている。ＮＭＯ
８６３，６４は、デーダバス■百上接地電位ＶＳＳとの
間に直列接続されている。ＮＭＯ３６１，６Ｂは、行ア
ドレスラッチ信号ＲＡＳによりオン、オフ動作する。こ
のＮＭＯ３６１，６３がオン状態となると、ＮＭＯ８６
２，６４をオン、オフ動作する構成になっている。
スの極めて小さなＮＭＯ３６１，６２゜６３．６４で構
成されている。ＮＭＯ８６１，６２は、データバスＤＢ
と接地電位ＶＳＳとの間に直列接続されている。ＮＭＯ
８６３，６４は、デーダバス■百上接地電位ＶＳＳとの
間に直列接続されている。ＮＭＯ３６１，６Ｂは、行ア
ドレスラッチ信号ＲＡＳによりオン、オフ動作する。こ
のＮＭＯ３６１，６３がオン状態となると、ＮＭＯ８６
２，６４をオン、オフ動作する構成になっている。
第６図は、第５図のデータバスクランプ回路６０による
データ読出し時の動作波形図であり、この図を参照しつ
つ、第２図のメモリセルアレイ１０に対する読出し動作
（（１）〜（３））を説明する。
データ読出し時の動作波形図であり、この図を参照しつ
つ、第２図のメモリセルアレイ１０に対する読出し動作
（（１）〜（３））を説明する。
（１） スタンパイン期間Ｔａ
第６図において、行アドレスストローブ信号ＲＡＳが高
レベル（以下、ＩＩ Ｈｌ＋という）のスタンバイ期間
（時期期間）では、行アドレスラッチ信号ＲＡＳがＶＳ
Ｓ、センスアンプイネーブル信号ＳＡＰ、ＳＡＮが共に
１／２・ＶＣＣＨ５列アドレスデコーダイネーブル信号
ＹＤＥ及び列デコード信号ＹＤがＶＳＳ、さらにピッド
線ＢＬ、πが１／２・ｖｃｃＨである。
レベル（以下、ＩＩ Ｈｌ＋という）のスタンバイ期間
（時期期間）では、行アドレスラッチ信号ＲＡＳがＶＳ
Ｓ、センスアンプイネーブル信号ＳＡＰ、ＳＡＮが共に
１／２・ＶＣＣＨ５列アドレスデコーダイネーブル信号
ＹＤＥ及び列デコード信号ＹＤがＶＳＳ、さらにピッド
線ＢＬ、πが１／２・ｖｃｃＨである。
行アドレスラッチ信号ＲＡＳがＶＳＳであると、第５図
のデータバスクランプ回路６０のＮＭＯ３６１，６３が
オフ状態になる。一方、第４図のデータバスクランプ回
路５０は、閾値電圧Ｖｔを有するＮＭＯ８５１，５２が
オン状態にあるため、データバスＤＢ、面の電位が（Ｖ
ＣＣＨ−Ｖｔ）となっている。
のデータバスクランプ回路６０のＮＭＯ３６１，６３が
オフ状態になる。一方、第４図のデータバスクランプ回
路５０は、閾値電圧Ｖｔを有するＮＭＯ８５１，５２が
オン状態にあるため、データバスＤＢ、面の電位が（Ｖ
ＣＣＨ−Ｖｔ）となっている。
（２） アクティブ期間Ｔｂ
第６図の時刻ｔ１で行アドレスストローブ信号ＲＡＳが
ＩＩ Ｌ １１に遷移すると、行アドレスラッチ信号Ｒ
ＡＳがＶＣＣＨとなる。行アドレスラッチ信号ＲＡＳが
ＶＣＣＨになると、行アドレスデコーダ４０により、メ
モリセルアレイ１０の行方向が選択され、その選択され
たメモリセルのデータがビット線ＢＬ、πに続出される
。
ＩＩ Ｌ １１に遷移すると、行アドレスラッチ信号Ｒ
ＡＳがＶＣＣＨとなる。行アドレスラッチ信号ＲＡＳが
ＶＣＣＨになると、行アドレスデコーダ４０により、メ
モリセルアレイ１０の行方向が選択され、その選択され
たメモリセルのデータがビット線ＢＬ、πに続出される
。
一方、行アドレスストローブ信号ＲＡＳ°がＩ Ｌ ｌ
”に遷移した後、行アドレスラッチ信号ＲＡＳがＶＳＳ
からＶＣＣＨへ遷移すると、第５図のデータバスクラン
プ回路６０内のＮＭＯ３６１〜６４がオン状態となる。
”に遷移した後、行アドレスラッチ信号ＲＡＳがＶＳＳ
からＶＣＣＨへ遷移すると、第５図のデータバスクラン
プ回路６０内のＮＭＯ３６１〜６４がオン状態となる。
これにより、データバスＤＢ万百の電荷が放電され、デ
ータバスクランプ回路５０内のＮＭＯ３５１，５２のオ
ン抵抗と、データバスクランプ回Ｂ６０内のＮＭＯ３６
１−６４のオン抵抗との抵抗分割比で、データバスＤＢ
。
ータバスクランプ回路５０内のＮＭＯ３５１，５２のオ
ン抵抗と、データバスクランプ回Ｂ６０内のＮＭＯ３６
１−６４のオン抵抗との抵抗分割比で、データバスＤＢ
。
酉の電位がＶＣＣＨとＶＳＳの間で定まる。
時刻ｔ２において、電源変動等によって電源電位がＶＣ
ＣＨからＶＣＣＬ （例えば、４．５Ｖ程度）に遷移す
ると、データバスクランプ回路６０によってデータバス
ＤＢ、［）百の電荷が放電される。
ＣＨからＶＣＣＬ （例えば、４．５Ｖ程度）に遷移す
ると、データバスクランプ回路６０によってデータバス
ＤＢ、［）百の電荷が放電される。
メモリセルのデータがビット線ＢＬ、ＢＬ°に読出され
た後、時刻ｔ３で、センスアンプイネーブル信号ＳＡＰ
が１／２・ＶＣＣＨからＶＣＣＬへ遷移する共に、セン
スアンプイネーブル信号ＳＡＮが１／２・ＶＣＣＨから
ＶＳＳへ遷移することにより、センスアンプ回路３０に
よってビット線ＢＬ、百丁の微小電位差へ■が増幅され
る。
た後、時刻ｔ３で、センスアンプイネーブル信号ＳＡＰ
が１／２・ＶＣＣＨからＶＣＣＬへ遷移する共に、セン
スアンプイネーブル信号ＳＡＮが１／２・ＶＣＣＨから
ＶＳＳへ遷移することにより、センスアンプ回路３０に
よってビット線ＢＬ、百丁の微小電位差へ■が増幅され
る。
時刻ｔ４で、列アドレスデコーダイネーブル信号ＹＤＥ
が、ＶＳＳからＶＣＣＬに遷移すると、列アドレス信号
ＹＡＤｎがＶ ＣＣＬである選択された列アドレスデコ
ーダ４０により、列デコード信号ＹＤがＶＳＳからＶＣ
ＣＬへと遷移する。列デコード信号ＹＤがＶＳＳからＶ
ＣＣＬへ遷移すると、列アドレスデコーダ４０内のＮＭ
Ｏ３４３４４がオン状態となり、ビット線ＢＬ、３丁の
データがデータバスＤＢ、百百へ転送される。これによ
り、相補的なデータバスＤＢ、百百には、ビット線デー
タに対応した電位差が生じ、その電位差が時刻ｔで動作
する差動増幅型読出し回Ｂ７０で増幅された後、読出し
テ′−夕ＤＯＵＴとして出力される。
が、ＶＳＳからＶＣＣＬに遷移すると、列アドレス信号
ＹＡＤｎがＶ ＣＣＬである選択された列アドレスデコ
ーダ４０により、列デコード信号ＹＤがＶＳＳからＶＣ
ＣＬへと遷移する。列デコード信号ＹＤがＶＳＳからＶ
ＣＣＬへ遷移すると、列アドレスデコーダ４０内のＮＭ
Ｏ３４３４４がオン状態となり、ビット線ＢＬ、３丁の
データがデータバスＤＢ、百百へ転送される。これによ
り、相補的なデータバスＤＢ、百百には、ビット線デー
タに対応した電位差が生じ、その電位差が時刻ｔで動作
する差動増幅型読出し回Ｂ７０で増幅された後、読出し
テ′−夕ＤＯＵＴとして出力される。
（３） スタンバイ期間Ｔｃ
時刻ｔ５で、行アドレスストローブ信号ＲＡＳが゛Ｌパ
からＩＩＨ”′に遷移してスタンバイ期間ＴＣになると
、行アドレスラッチ信号ＲＡＳがＶＳＳとなり、データ
バスクランプ回路６０がオフし、さらに列アドレスデコ
ーダイネーブル信号ＹＤＥ及び列デコード信号ＹＤがＶ
ＳＳとなる。これにより、データバスＤＢ、ＤＢがデー
タバスクランプ回路６０及びビット線ＤＢ、ＤＢから切
り離され、データバスクランプ回８５０により、データ
バスＤＢ、面の電位が（ｖｃｃ−ｖｔ）となる。
からＩＩＨ”′に遷移してスタンバイ期間ＴＣになると
、行アドレスラッチ信号ＲＡＳがＶＳＳとなり、データ
バスクランプ回路６０がオフし、さらに列アドレスデコ
ーダイネーブル信号ＹＤＥ及び列デコード信号ＹＤがＶ
ＳＳとなる。これにより、データバスＤＢ、ＤＢがデー
タバスクランプ回路６０及びビット線ＤＢ、ＤＢから切
り離され、データバスクランプ回８５０により、データ
バスＤＢ、面の電位が（ｖｃｃ−ｖｔ）となる。
さらに、行アドレスストローブ信号ＲＡＳが１１ Ｌ
Ｉ＋からＨ”になることによってセンスアンプイネーブ
ル信号ＳＡＰ、ＳＡＮが１／２・ＶＣＣＬとなり、ビッ
ト線ＢＬ、ＢＬが１／２ ・ＶＣＣＬとなって一連の読
出し動作が終了する。
Ｉ＋からＨ”になることによってセンスアンプイネーブ
ル信号ＳＡＰ、ＳＡＮが１／２・ＶＣＣＬとなり、ビッ
ト線ＢＬ、ＢＬが１／２ ・ＶＣＣＬとなって一連の読
出し動作が終了する。
（発明が解決しようとする課題）
しかしなから、上記構成のデータバスクランプ回路では
、次のような課題があった。
、次のような課題があった。
従来のデータバスクランプ回路では、第６図に示すアク
ティブ期間Ｔｂにおいて、電源変動等（こよって電源電
位■ＣＣが高い電位ＶＣＣＨから低い電位ＶＣＣＬへ遷
移すると、データバスクランプ回路６０によってデータ
バスＤＢ、［）３の電位もゆるやかに降下していくが、
その降下率が少ないので、該電位降下途中の時刻ｔ４で
列アドレスデコーダ４０がイネーブルとなってビット線
ＢＬ百丁のデータがデータバスＤＢ、■百に転送される
。そのため、差動増幅型読出し回路７０では、転送され
たデータを高速に増幅することができない。
ティブ期間Ｔｂにおいて、電源変動等（こよって電源電
位■ＣＣが高い電位ＶＣＣＨから低い電位ＶＣＣＬへ遷
移すると、データバスクランプ回路６０によってデータ
バスＤＢ、［）３の電位もゆるやかに降下していくが、
その降下率が少ないので、該電位降下途中の時刻ｔ４で
列アドレスデコーダ４０がイネーブルとなってビット線
ＢＬ百丁のデータがデータバスＤＢ、■百に転送される
。そのため、差動増幅型読出し回路７０では、転送され
たデータを高速に増幅することができない。
即ち、差動増幅型読出し回路７０は、高速に増幅を行う
ための最適な電位設定値ＶＡ、ＶＢを持っている。とこ
ろが、第６図の時刻ｔにおいて、差動増幅型読出し回路
７０が増幅動作を開始する時に、データバスＤＢ、［）
百の電位が最適な電位設定値ＶＡ、ＶＢまで降下してい
ない。そのため、差動増幅型読出し回路７０では、デー
タバスＤＢ。
ための最適な電位設定値ＶＡ、ＶＢを持っている。とこ
ろが、第６図の時刻ｔにおいて、差動増幅型読出し回路
７０が増幅動作を開始する時に、データバスＤＢ、［）
百の電位が最適な電位設定値ＶＡ、ＶＢまで降下してい
ない。そのため、差動増幅型読出し回路７０では、デー
タバスＤＢ。
ＤＢ上のデータを高速に増幅することはできず、それに
よってデータの読出し速度か遅くなるという問題があっ
た。
よってデータの読出し速度か遅くなるという問題があっ
た。
この問題を解決するため、データバスクランプ回路６０
によってデータバスＤＢ、［）［３の電位を高速にクラ
ンプすることが考えられる。ところが、列アドレスデコ
ーダ４０がイネーブルとなり、ビット線ＢＬ、３丁とデ
ータバスＤＢ、［）３とが導通状態となった時、センス
アンプイネーブル信号ＳＡＰが、第３図のセンスアンプ
３０内のＰＭＯ８３４、列アドレスデコーダ４０内のＮ
ＭＯ８４４、及び第５図のデータバスクランプ回路６０
内のＮＭＯ８６Ｂ、６４を介して、接地電位ＶＳＳへ電
流が流れる。
によってデータバスＤＢ、［）［３の電位を高速にクラ
ンプすることが考えられる。ところが、列アドレスデコ
ーダ４０がイネーブルとなり、ビット線ＢＬ、３丁とデ
ータバスＤＢ、［）３とが導通状態となった時、センス
アンプイネーブル信号ＳＡＰが、第３図のセンスアンプ
３０内のＰＭＯ８３４、列アドレスデコーダ４０内のＮ
ＭＯ８４４、及び第５図のデータバスクランプ回路６０
内のＮＭＯ８６Ｂ、６４を介して、接地電位ＶＳＳへ電
流が流れる。
この電流が大きいと、消費電流量が増大すると共にトラ
ンジスタの劣化等の弊害を生じるので、従来の回路では
データバスクランプ回路６０内のＮＭＯ３６１〜６４の
相互コンダクタンスを小さく設定している。つまり、オ
ン抵抗を大きく設定することにより、前記電流の低減化
を図っている。
ンジスタの劣化等の弊害を生じるので、従来の回路では
データバスクランプ回路６０内のＮＭＯ３６１〜６４の
相互コンダクタンスを小さく設定している。つまり、オ
ン抵抗を大きく設定することにより、前記電流の低減化
を図っている。
そのため、データバスクランプ回’＆＠６０により、デ
ータバスＤＢ、“５百の電位を高速にクランプできず、
それによって前記従来の問題を解決できない 本発明は前記従来技術を持っていた課題として、第５図
のデータバスクランプ回路６０を用いてデータバスＤＢ
、ＤＢをクランプすると、アクティブ期間Ｔｂ中に電源
電位ＶＣＣが高い電位ＶＣＣＨから低い電位ＶＣＣＬに
遷移した時、そのデータバスＤＢ、［）１３を差動増幅
型読出し回路７０で高速に増幅できる電位に設定するこ
とができず、そのため高速にデータの読出し動作を行う
ことができないという点について解決した、半導体記憶
装置のデータバスクランプ回路を提供するものである。
ータバスＤＢ、“５百の電位を高速にクランプできず、
それによって前記従来の問題を解決できない 本発明は前記従来技術を持っていた課題として、第５図
のデータバスクランプ回路６０を用いてデータバスＤＢ
、ＤＢをクランプすると、アクティブ期間Ｔｂ中に電源
電位ＶＣＣが高い電位ＶＣＣＨから低い電位ＶＣＣＬに
遷移した時、そのデータバスＤＢ、［）１３を差動増幅
型読出し回路７０で高速に増幅できる電位に設定するこ
とができず、そのため高速にデータの読出し動作を行う
ことができないという点について解決した、半導体記憶
装置のデータバスクランプ回路を提供するものである。
（課題を解決するための手段）
本発明は前記課題を解決するため、データ格納用のメモ
リセルアレイと、行アドレスストローブ信号により取込
んだアドレス信号を解読して前記メモリセルアレイの行
方向を選択する行アドレスデコーダと、列アドレスデコ
ーグイネーブル信号に基づきアドレス信号を解読して前
記メモリセルアレイの列方向を選択する列アドレスデコ
ーダと、前記メモリセルアレイから読出されたデータを
伝送する相補データバスと、前記相補データバスを常時
プルアップするデータバスプルアップ回路と、前記相補
データバスを所定電位にクランプするデータバスクラン
プ回路と、前記相補データバス上のデータを差動増幅し
て読出す差動増幅型読出し回路とを、備えた半導体記憶
装置において、前記データバスクランプ回路を次のよう
に構成したものである。
リセルアレイと、行アドレスストローブ信号により取込
んだアドレス信号を解読して前記メモリセルアレイの行
方向を選択する行アドレスデコーダと、列アドレスデコ
ーグイネーブル信号に基づきアドレス信号を解読して前
記メモリセルアレイの列方向を選択する列アドレスデコ
ーダと、前記メモリセルアレイから読出されたデータを
伝送する相補データバスと、前記相補データバスを常時
プルアップするデータバスプルアップ回路と、前記相補
データバスを所定電位にクランプするデータバスクラン
プ回路と、前記相補データバス上のデータを差動増幅し
て読出す差動増幅型読出し回路とを、備えた半導体記憶
装置において、前記データバスクランプ回路を次のよう
に構成したものである。
即ち、前記データバスクランプ回路は少なくとも、前記
行アドレスストローブ信号のアクティブ期間において前
記相補データバスの電荷を放電する第１の放電回路と、
前記第１の放電回路よりも放電能力が大きく、かつ前記
行アドレスス１へローブ信号のアクティブ期間開始後か
ら前記列アドレスデコーダイネーブル信号がイネーブル
になるまでの間、前記相補データバスの電荷を放電する
第２の放電回路とで、構成したものである。
行アドレスストローブ信号のアクティブ期間において前
記相補データバスの電荷を放電する第１の放電回路と、
前記第１の放電回路よりも放電能力が大きく、かつ前記
行アドレスス１へローブ信号のアクティブ期間開始後か
ら前記列アドレスデコーダイネーブル信号がイネーブル
になるまでの間、前記相補データバスの電荷を放電する
第２の放電回路とで、構成したものである。
（作用）
本発明によれば、以上のように半導体記憶装置のデータ
バスクランプ回路を構成したので、第１の放電回路は、
行アドレスストローブ信号のアクティブ期間において、
常時、例えば低能力でデータバスの電荷を放電すること
により、そのデータバスをクランプする。第２の放電回
路は、行アドレスストローブ信号のアクティブ期間開始
後から列アドレスデコーダがイネーブルになるまでの間
、第１のクランプ回路よりも大きな能力で、データバス
の電荷を放電してそのデータバスをクランプする。その
なめ、ビット線から列アドレスデコーダを介してデータ
バスを経由し、データバスクランプ回路を通して接地電
位側へ流れる電流を、第１−の放電回路で抑制する。し
かも、アクティブ期間中に電源変動等により、電源電位
が高い電位から低い電位へ遷移しても、そのアクティブ
期間に入った直後から、ビット線のデータが転送される
直前まで、第２の放電回路によってデータバスがクラン
プされるので、差動増幅型読出し回路で高速に増幅でき
る電位にデータバスを設定でき、それによってデータ読
出し動作の高速化が図れる。
バスクランプ回路を構成したので、第１の放電回路は、
行アドレスストローブ信号のアクティブ期間において、
常時、例えば低能力でデータバスの電荷を放電すること
により、そのデータバスをクランプする。第２の放電回
路は、行アドレスストローブ信号のアクティブ期間開始
後から列アドレスデコーダがイネーブルになるまでの間
、第１のクランプ回路よりも大きな能力で、データバス
の電荷を放電してそのデータバスをクランプする。その
なめ、ビット線から列アドレスデコーダを介してデータ
バスを経由し、データバスクランプ回路を通して接地電
位側へ流れる電流を、第１−の放電回路で抑制する。し
かも、アクティブ期間中に電源変動等により、電源電位
が高い電位から低い電位へ遷移しても、そのアクティブ
期間に入った直後から、ビット線のデータが転送される
直前まで、第２の放電回路によってデータバスがクラン
プされるので、差動増幅型読出し回路で高速に増幅でき
る電位にデータバスを設定でき、それによってデータ読
出し動作の高速化が図れる。
従って、前記課題を解決できるのである。
（実施例）
第１図は、本発明の一実施例を示すデータバスクランプ
回路の回路図である。
回路の回路図である。
本実施例のデータバスクランプ回路が設けられる半導体
記憶装置、例えばダイナミックＲＡＭの全体の構成は、
例えば従来の第２図と同一である。
記憶装置、例えばダイナミックＲＡＭの全体の構成は、
例えば従来の第２図と同一である。
そして本実施例が従来の第２図と異なる点は、従来のデ
ータバスクランプ回路６０に代えて本実施例のデータバ
スクランプ回路を設け、さらにそのデータバスクランプ
回路に、第２図の制御信号発生回路８０から出力される
列アドレスデコーダイネーブル信号ＹＤＥを入力するよ
うにした点である。
ータバスクランプ回路６０に代えて本実施例のデータバ
スクランプ回路を設け、さらにそのデータバスクランプ
回路に、第２図の制御信号発生回路８０から出力される
列アドレスデコーダイネーブル信号ＹＤＥを入力するよ
うにした点である。
第１図のデータバスクランプ回路は、第２図の相補的な
データバスＤＢ、［）［３を常時、小さな放電能力で放
電することによって該データバスＤＢ百百をクランプす
る第１の放電回路１００と、スタンバイ期間終了後から
第２図の列アドレスデコーダ４０がイネーブルになるま
での間、第１のクランプ回１００より大きな能力でデー
タ、バスＤＢ、ＤＢを放電することによって該データバ
スＤＢ、ＤＢをクランプする第２の放電回路１１０と、
その第２の放電回路１１０の動作をクランプ信号ＣＬＰ
で制御する制御回路１２０とで、構成されている。
データバスＤＢ、［）［３を常時、小さな放電能力で放
電することによって該データバスＤＢ百百をクランプす
る第１の放電回路１００と、スタンバイ期間終了後から
第２図の列アドレスデコーダ４０がイネーブルになるま
での間、第１のクランプ回１００より大きな能力でデー
タ、バスＤＢ、ＤＢを放電することによって該データバ
スＤＢ、ＤＢをクランプする第２の放電回路１１０と、
その第２の放電回路１１０の動作をクランプ信号ＣＬＰ
で制御する制御回路１２０とで、構成されている。
第１の放電回路１００は、相互コンダクタンスｇｍｌが
小さく設定されたＮＭＯ８１０１〜１０４を備えている
。第２図に示す一方のデータバスＤＢには、ＮＭＯ８１
０１のトレインが接続され、そのゲートが第２図の行ア
ドレスラッチ信号ＲＡＳに、そのソースがＮＭＯ８１０
２のドレイン及びゲートに、それぞれ接続されている。
小さく設定されたＮＭＯ８１０１〜１０４を備えている
。第２図に示す一方のデータバスＤＢには、ＮＭＯ８１
０１のトレインが接続され、そのゲートが第２図の行ア
ドレスラッチ信号ＲＡＳに、そのソースがＮＭＯ８１０
２のドレイン及びゲートに、それぞれ接続されている。
ＮＭＯ５１０２のソースは、接地電位■ＳＳに接続され
ている。他方のデータバスＤＢには、ＮＭＯ８ＩＯ３の
ドレインが接続され、そのゲートが行アドレスラッチ信
号ＲＡＳに、そのソースがＮＭＯ８Ｉ０４のトレイン及
びゲートに、それぞれ接続されている。ＮＭＯ３１０４
のソースは、接地電位ＶＳＳに接続されている。
ている。他方のデータバスＤＢには、ＮＭＯ８ＩＯ３の
ドレインが接続され、そのゲートが行アドレスラッチ信
号ＲＡＳに、そのソースがＮＭＯ８Ｉ０４のトレイン及
びゲートに、それぞれ接続されている。ＮＭＯ３１０４
のソースは、接地電位ＶＳＳに接続されている。
第２の放電回路１１０は、比較的大きな相互コンダクタ
ンスｇｍ２に設定されたＮＭＯ３ＩＩＩ〜１１４を有し
ている。一方のデータバスＤＢには、ＮＭＯ８ＩＩＩの
ドレインが接続され、そのゲートがクロック信号ＣＬＰ
及びＮＭＯ３１１３のゲートに接続されている。ＮＭＯ
８ＩＩＩのソースは、ＮＭＯ８１１２のドレイン及びゲ
ートに接続されると共に、ＮＭＯ８１１４のドレイン及
びゲートに接続されている。ＮＭＯ３１１２のソースは
、接地電位ＶＳＳに接続されている。他方のデータバス
「は、ＮＭＯ３１１３のドレインに接続され、そのソー
スがＮＭＯ３１１４のドレインに接続されている。
ンスｇｍ２に設定されたＮＭＯ３ＩＩＩ〜１１４を有し
ている。一方のデータバスＤＢには、ＮＭＯ８ＩＩＩの
ドレインが接続され、そのゲートがクロック信号ＣＬＰ
及びＮＭＯ３１１３のゲートに接続されている。ＮＭＯ
８ＩＩＩのソースは、ＮＭＯ８１１２のドレイン及びゲ
ートに接続されると共に、ＮＭＯ８１１４のドレイン及
びゲートに接続されている。ＮＭＯ３１１２のソースは
、接地電位ＶＳＳに接続されている。他方のデータバス
「は、ＮＭＯ３１１３のドレインに接続され、そのソー
スがＮＭＯ３１１４のドレインに接続されている。
この第１の放電回路１００内のＮＭＯ８Ｉ０１〜１０４
の相互コンダクタンスｇｍｌと、第２の放電回路１１０
内のＮＭＯ３１１１〜１１４の相互コンダクタンスｇｍ
２とは、例えば１：１０〜２０程度に設定されている。
の相互コンダクタンスｇｍｌと、第２の放電回路１１０
内のＮＭＯ３１１１〜１１４の相互コンダクタンスｇｍ
２とは、例えば１：１０〜２０程度に設定されている。
第２の放電回路１１０の制御口ｎ１２０は、第２図の制
御信号発生回路８０から出力される行アドレスラッチ信
号ＲＡＳを入力とするインバータ１２１と、そのインバ
ータ１２１の出力と第２図の制御信号発生回路８０から
出力される列アドレスデコーダイネーブル信号ＹＤＥと
を入力するＮＯＲゲート１２２とで、構成されている。
御信号発生回路８０から出力される行アドレスラッチ信
号ＲＡＳを入力とするインバータ１２１と、そのインバ
ータ１２１の出力と第２図の制御信号発生回路８０から
出力される列アドレスデコーダイネーブル信号ＹＤＥと
を入力するＮＯＲゲート１２２とで、構成されている。
ＮＯＲゲート１２２から出力されるクランプ信号ＣＬＰ
は、第２の放電回路１１０内のＮＭＯ３ＩＩＩ。
は、第２の放電回路１１０内のＮＭＯ３ＩＩＩ。
１１３の各ゲートに供給される。
第７図は、データ読出し時における第１図のデータバス
クランプ回路の動作波形図であり、この図を参照しつつ
、データ読出し動作（（１）〜（３〉）を説明する。な
お、本実施例では半導体記憶装置の全体構成が従来の第
２図と同一であるなめ、その第２図等を参照しつつ、以
下の動作説明を行なう。
クランプ回路の動作波形図であり、この図を参照しつつ
、データ読出し動作（（１）〜（３〉）を説明する。な
お、本実施例では半導体記憶装置の全体構成が従来の第
２図と同一であるなめ、その第２図等を参照しつつ、以
下の動作説明を行なう。
（１） スタンバイ期間Ｔａ
第７図において、行アドレスストローブ信号百λＫがＨ
”′のスタンバイ期間Ｔａでは、行アトレスストローブ
信号ＲＡＳと逆相の行アドレスラッチ信号ＲＡＳが接地
電位ＶＳＳ、第２図の制御信号発生回路８０から出力さ
れるセンスアンプイネーブル信号ＳＡＰ、ＳＡＮが１／
２・ＶＣＣＨで制御信号発生回路８０から出力される列
アドレスデコーダイネーブル信号ＹＤＥがＶＳＳ、第３
図の列デコード信号ＹＤがＶＳＳ、さらに相補的なビッ
ト線ＢＬ、■が１／２・ＶＣＣＨである。
”′のスタンバイ期間Ｔａでは、行アトレスストローブ
信号ＲＡＳと逆相の行アドレスラッチ信号ＲＡＳが接地
電位ＶＳＳ、第２図の制御信号発生回路８０から出力さ
れるセンスアンプイネーブル信号ＳＡＰ、ＳＡＮが１／
２・ＶＣＣＨで制御信号発生回路８０から出力される列
アドレスデコーダイネーブル信号ＹＤＥがＶＳＳ、第３
図の列デコード信号ＹＤがＶＳＳ、さらに相補的なビッ
ト線ＢＬ、■が１／２・ＶＣＣＨである。
行アドレスラッチ信号ＲＡＳがＶＣＣであると、第１図
に示す第１の放電回路１００内のＮＭＯ３１０１〜１０
４がオフ状態であり、また制御回路１２０から出力され
るクランプ信号ＣＬＰがＶＳＳであるなめ、第２の放電
回路１１０内のＮＭＯ８１１１〜１１４もオフ状態であ
る。
に示す第１の放電回路１００内のＮＭＯ３１０１〜１０
４がオフ状態であり、また制御回路１２０から出力され
るクランプ信号ＣＬＰがＶＳＳであるなめ、第２の放電
回路１１０内のＮＭＯ８１１１〜１１４もオフ状態であ
る。
一方、第４図に示すデータバスプルアップ回路５０は、
閾値電圧Ｖｔを有するＮＭＯ３５１，５２がオン状態で
あるため、データバスＤＢ、 １）１３の電位は（ＶＣ
ＣＨ−Ｖｔ）に設定されている。
閾値電圧Ｖｔを有するＮＭＯ３５１，５２がオン状態で
あるため、データバスＤＢ、 １）１３の電位は（ＶＣ
ＣＨ−Ｖｔ）に設定されている。
（２） アクティブ期間Ｔｂ
時刻ｔ１で、行アドレスストローブ信号ＲＡＳがＨ”か
らＬ′°に遷移すると、それを受けて第２図の制御信号
発生回Ｂ８０から出力される行アドレスラッチ信号ＲＡ
ＳがＶＳＳからＶＣＣＨＩ＼遷移する。行アドレスラッ
チ信号ＲＡＳがＶＣＣＨに遷移すると、第２図の行アド
レスデコーダ２０により、メモリセルアレイ１０の行方
向が選択され、その選択されたメモリセルのデータがビ
ット線ＢＬ、πに読み出される。
らＬ′°に遷移すると、それを受けて第２図の制御信号
発生回Ｂ８０から出力される行アドレスラッチ信号ＲＡ
ＳがＶＳＳからＶＣＣＨＩ＼遷移する。行アドレスラッ
チ信号ＲＡＳがＶＣＣＨに遷移すると、第２図の行アド
レスデコーダ２０により、メモリセルアレイ１０の行方
向が選択され、その選択されたメモリセルのデータがビ
ット線ＢＬ、πに読み出される。
センスアンプイネーブル信号ＲＡＳに基づき、制御信号
発生回路８０から出力される行アドレスラッチ信号ＲＡ
Ｓが、ＶＳＳからＶＣＣＨへ遷移すると、第１図に示す
第１の放電回路１００内のＮＭＯ３１０１〜１０４がオ
ンし、さらに制御回路１２０から出力されるクランプ信
号ＣＬＰがＶＳＳからＶＣＣＨへ遷移することにより、
第２の放電回路１１０内のＮＭＱＳ１１１〜１１４もオ
ン状態となる。すると、この第１−及び第２の放電回路
１００，１１０を介して、データバスＤＢ万百の電荷が
放電され、第４図のデータパスプルアッフ回Ｆｒ＠５０
内のＮＭＯ３５］、、５２のオン抵抗と、第１及び第２
の放電回路１００，１１０内のＮＭＯ３１０１〜１０４
，１１１〜１１４のオン抵抗との抵抗分割比により、デ
ータバスＤＢ。
発生回路８０から出力される行アドレスラッチ信号ＲＡ
Ｓが、ＶＳＳからＶＣＣＨへ遷移すると、第１図に示す
第１の放電回路１００内のＮＭＯ３１０１〜１０４がオ
ンし、さらに制御回路１２０から出力されるクランプ信
号ＣＬＰがＶＳＳからＶＣＣＨへ遷移することにより、
第２の放電回路１１０内のＮＭＱＳ１１１〜１１４もオ
ン状態となる。すると、この第１−及び第２の放電回路
１００，１１０を介して、データバスＤＢ万百の電荷が
放電され、第４図のデータパスプルアッフ回Ｆｒ＠５０
内のＮＭＯ３５］、、５２のオン抵抗と、第１及び第２
の放電回路１００，１１０内のＮＭＯ３１０１〜１０４
，１１１〜１１４のオン抵抗との抵抗分割比により、デ
ータバスＤＢ。
ＤＢの電位がＶＣＣＨとＶＳＳの間で定まる。
例えば時刻ｔ２で、電源電位ＶＣＣが電源変動等によっ
て高い電位ＶＣＣＨから低い電位ＶＣＣＬに遷移すると
、第１図のデータバスクランプ回路により、データバス
ＤＢ、［）百の電荷がさらに放電される。このデータバ
スＤＢ、［）［３の電位は、第４図のデータバスクラン
プ回路５０内のＮＭＯ８５１，５２のオン抵抗と、第１
図のデータバスクランプ回路内のＮＭＯ３１０１〜１０
４．１１１〜１１４のオン抵抗との抵抗分割比により、
ＶＣＣＬとＶＳＳの間で定まる。
て高い電位ＶＣＣＨから低い電位ＶＣＣＬに遷移すると
、第１図のデータバスクランプ回路により、データバス
ＤＢ、［）百の電荷がさらに放電される。このデータバ
スＤＢ、［）［３の電位は、第４図のデータバスクラン
プ回路５０内のＮＭＯ８５１，５２のオン抵抗と、第１
図のデータバスクランプ回路内のＮＭＯ３１０１〜１０
４．１１１〜１１４のオン抵抗との抵抗分割比により、
ＶＣＣＬとＶＳＳの間で定まる。
その後、時刻ｔ３で、制御信号発生回路８０から出力さ
れるセンスアンプイネーブル信号ＳＡＰが１／２・ＶＣ
ＣＨからＶＣＣＬへ遷移すると共に、センスアンプイネ
ーブル信号ＳＡＮが１／２・ＶＣＣＨからＶＳＳへ遷移
する。これにより、第２図のセンスアンプ３０が動作し
、ビット線ＢＬ、百丁に読み出された微小電位差ＡＶが
増幅される。
れるセンスアンプイネーブル信号ＳＡＰが１／２・ＶＣ
ＣＨからＶＣＣＬへ遷移すると共に、センスアンプイネ
ーブル信号ＳＡＮが１／２・ＶＣＣＨからＶＳＳへ遷移
する。これにより、第２図のセンスアンプ３０が動作し
、ビット線ＢＬ、百丁に読み出された微小電位差ＡＶが
増幅される。
時刻ｔ４で、第２図の制御信号発生回路８０から出力さ
れる列アドレスデコーダイネーブル信号ＹＤＥが、ＶＳ
ＳからＶＣＣＬに遷移すると、第１−図の制御回路１２
０から出力されるクランプ信号ＣＬＰがＶＣＣＬからＶ
ＳＳへ遷移する。これにより、第２の放電回路１１０内
の８ＭＯ８１１１〜１１４がオフ状態となる。
れる列アドレスデコーダイネーブル信号ＹＤＥが、ＶＳ
ＳからＶＣＣＬに遷移すると、第１−図の制御回路１２
０から出力されるクランプ信号ＣＬＰがＶＣＣＬからＶ
ＳＳへ遷移する。これにより、第２の放電回路１１０内
の８ＭＯ８１１１〜１１４がオフ状態となる。
一方、列アドレスデコーダイネーブル信号ＹＤＥがＶＳ
Ｓから■ＣＣに遷移すると、列アドレス信号ＹＡＤｎが
、ＶＣＣＬである選択された第３図の列アドレスデコー
ダ４０により選択され、列デコード信号ＹＤがＶＳＳか
らＶＣＣＬへ遷移する。これにより、第３図の列アドレ
スデコーダ４０内のＮＭＯ８４３，４４かオン状態とな
り、ビット線ＢＬ、［３ＦのデータがデータバスＤＢ、
［）百へ転送される。そのため、データバスＤＢ、［）
Ｈには、ビット線データに対応した電位差が生じる。こ
の電位差は、時刻ｔでその増幅型読出し回路７０によっ
て増幅された後、読出しデータＤ。
Ｓから■ＣＣに遷移すると、列アドレス信号ＹＡＤｎが
、ＶＣＣＬである選択された第３図の列アドレスデコー
ダ４０により選択され、列デコード信号ＹＤがＶＳＳか
らＶＣＣＬへ遷移する。これにより、第３図の列アドレ
スデコーダ４０内のＮＭＯ８４３，４４かオン状態とな
り、ビット線ＢＬ、［３ＦのデータがデータバスＤＢ、
［）百へ転送される。そのため、データバスＤＢ、［）
Ｈには、ビット線データに対応した電位差が生じる。こ
の電位差は、時刻ｔでその増幅型読出し回路７０によっ
て増幅された後、読出しデータＤ。
ＵＴとして出力される。
（３） スタンバイ期間Ｔｃ
時刻ｔ５で、行アドレスストローブ信号ＫＮＳがＬ＋＋
から“Ｈ”に遷移してスタンバイ期間ＴＣになると、第
２図の制御信号発生回路８０から出力される行アドレス
ラッチ信号ＲＡＳがＶＳＳとなり、第１図の第１の放電
回路１００内のＮＭ０３１０１〜１０４がオフし、さら
に列アドレスデコーダイネーブル信号ＹＤＥ及び列デコ
ード信号ＹＤがＶＳＳとなる。これにより、データバス
ＤＢ、ＤＢは、第１図のデータバスクランプ回路及びビ
ット線ＢＬ、百ｒから切り離され、第４図のデータバス
クランプ回路５０により、そのデータバスＤＢ、ＤＢの
電位が（ＶＣＣＬ−Ｖｔ）となる。さらに、センスアン
プイネーブル信号πλｇが゛土′”から“Ｈ”になるこ
とにより、センスアンプイネーブル信号ＳＡＰ、’ Ｓ
ＡＮが１／２・ＶＣＣＬとなり、ビット線ＢＬ、Ｂ！Ｊ
’ｌ／２ＶＣＣＬとなる。これにより、一連の読出し動
作が終了する。
から“Ｈ”に遷移してスタンバイ期間ＴＣになると、第
２図の制御信号発生回路８０から出力される行アドレス
ラッチ信号ＲＡＳがＶＳＳとなり、第１図の第１の放電
回路１００内のＮＭ０３１０１〜１０４がオフし、さら
に列アドレスデコーダイネーブル信号ＹＤＥ及び列デコ
ード信号ＹＤがＶＳＳとなる。これにより、データバス
ＤＢ、ＤＢは、第１図のデータバスクランプ回路及びビ
ット線ＢＬ、百ｒから切り離され、第４図のデータバス
クランプ回路５０により、そのデータバスＤＢ、ＤＢの
電位が（ＶＣＣＬ−Ｖｔ）となる。さらに、センスアン
プイネーブル信号πλｇが゛土′”から“Ｈ”になるこ
とにより、センスアンプイネーブル信号ＳＡＰ、’ Ｓ
ＡＮが１／２・ＶＣＣＬとなり、ビット線ＢＬ、Ｂ！Ｊ
’ｌ／２ＶＣＣＬとなる。これにより、一連の読出し動
作が終了する。
本実施例では、次のような利点を有している。
（ａ） 本実施例では、第１図のデータバスクランプ
回路を、第１及び第２の放電回路１００，１１０で構成
し、第１の放電回路１００内のＮＭＯ８１０１〜１０４
の相互コンダクタンスｇｍｌを小さく設定すると共に、
第２の放電回路１１０内の８ＭＯ８１１１〜１１４の相
互コンダクタンスｇｍ２を比較的大きく設定している。
回路を、第１及び第２の放電回路１００，１１０で構成
し、第１の放電回路１００内のＮＭＯ８１０１〜１０４
の相互コンダクタンスｇｍｌを小さく設定すると共に、
第２の放電回路１１０内の８ＭＯ８１１１〜１１４の相
互コンダクタンスｇｍ２を比較的大きく設定している。
そして、制御回路１２０から出力されるクランプ信号Ｃ
ＬＰによって第２の放電回路１１０を制御し、この第２
の放電回路１１０により、アクティブ期間Ｔｂに入った
直後から、列デコード信号ＹＤがＶＳＳからＶＣＣＬへ
遷移してデータバスＤＢ、［）１３にビット線ＢＬ、■
のデータが転送される直前まで、該データバスＤＢ、［
）３をクランプするようにしている。そのなめ、データ
バスＤＢ、［）３を、第２図の差動増幅型読出し回路７
０で高速に増幅できる最適電位に設定することが可能と
なり、それによってデータ読出し速度の高速化が図れる
。
ＬＰによって第２の放電回路１１０を制御し、この第２
の放電回路１１０により、アクティブ期間Ｔｂに入った
直後から、列デコード信号ＹＤがＶＳＳからＶＣＣＬへ
遷移してデータバスＤＢ、［）１３にビット線ＢＬ、■
のデータが転送される直前まで、該データバスＤＢ、［
）３をクランプするようにしている。そのなめ、データ
バスＤＢ、［）３を、第２図の差動増幅型読出し回路７
０で高速に増幅できる最適電位に設定することが可能と
なり、それによってデータ読出し速度の高速化が図れる
。
（ｂ） 第２の放電回路１１０は、アクティブ期間Ｔ
ｂに入った直後から、データバスＤＢ、ＤＢにビット線
ＢＬ、πのデータが転送される直前まで、そのデータバ
スＤＢ、［）［３をクランプする。
ｂに入った直後から、データバスＤＢ、ＤＢにビット線
ＢＬ、πのデータが転送される直前まで、そのデータバ
スＤＢ、［）［３をクランプする。
そのため、第３図におけるセンスアンプイネーブル信号
ＳＡＰが、センスアンプ３０内のＰＭＯ３３４、列アド
レスデコーダ４０内のＮＭＯ３４４、及びデータバスク
ランプ回路における第１の放電回路１００内のＮＭＯ３
１０３，１０４を介して接地電位ＶＳＳへ、大電流が流
れることがない。
ＳＡＰが、センスアンプ３０内のＰＭＯ３３４、列アド
レスデコーダ４０内のＮＭＯ３４４、及びデータバスク
ランプ回路における第１の放電回路１００内のＮＭＯ３
１０３，１０４を介して接地電位ＶＳＳへ、大電流が流
れることがない。
つまり、ＮＭＯ３１０３，１０４の相互コンダクタンス
が小さく設定されている（つまりオン抵抗が大きい）た
め、そのオン抵抗によって大電流が流れることを防止で
き、それによって消費電流の低減化、及びトランジスタ
の劣化等の悪影響を防止できる。
が小さく設定されている（つまりオン抵抗が大きい）た
め、そのオン抵抗によって大電流が流れることを防止で
き、それによって消費電流の低減化、及びトランジスタ
の劣化等の悪影響を防止できる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。
が可能である。その変形例としては、例えば次のような
ものがある。
（ｉ） 第１図のデータバスクランプ回路において、
第１及び第２の放電回路１００，１１０は、ビット線Ｂ
Ｌ、Ｂｍに対してそれぞれ２個の直列接続されたＮＭＯ
３でそれぞれ構成されているが、そのＮＭＯ８の直列個
数を３個等の他の数にすることも可能であり、またそれ
らのＮＭＯ３を、電源電位の極性を変えることによって
ＰＭＯ３等の他のトランジスタで構成することも可能で
ある。
第１及び第２の放電回路１００，１１０は、ビット線Ｂ
Ｌ、Ｂｍに対してそれぞれ２個の直列接続されたＮＭＯ
３でそれぞれ構成されているが、そのＮＭＯ８の直列個
数を３個等の他の数にすることも可能であり、またそれ
らのＮＭＯ３を、電源電位の極性を変えることによって
ＰＭＯ３等の他のトランジスタで構成することも可能で
ある。
（ｉｉ） 制御回路１２０は、第１図以外の回路構成
にしても良い。例えば、行アドレスラッチ信号ＲＡＳを
２人力のＮＡＮＤゲートの一方の入力側に入力すると共
に、列アドレスデコーダイネーブル信号ＹＤＥをインバ
ータを介して該ＮＡＮＤゲートの他方の入力側に入力し
、そのＮＡＮＤゲートの出力をインバータで反転するこ
とにより、クランプ信号ＣＬＰを生成する回路構成も可
能である。
にしても良い。例えば、行アドレスラッチ信号ＲＡＳを
２人力のＮＡＮＤゲートの一方の入力側に入力すると共
に、列アドレスデコーダイネーブル信号ＹＤＥをインバ
ータを介して該ＮＡＮＤゲートの他方の入力側に入力し
、そのＮＡＮＤゲートの出力をインバータで反転するこ
とにより、クランプ信号ＣＬＰを生成する回路構成も可
能である。
（ｉｉｉ ＞ 第２図の半導体記憶装置の全体構成は
、図示の実施例に限定されず、他の回路構成に変形する
ことも可能であり、さらにその第２図の各ブロックの回
路図も図示の回路構成に限定されず、他のトランジスタ
を用いた回路構成に変形しても良い。さらに、上記実施
例では、ダイナミックＲＡＭについて説明したが、他の
半導体記憶装置にも本発明の適用が可能である。
、図示の実施例に限定されず、他の回路構成に変形する
ことも可能であり、さらにその第２図の各ブロックの回
路図も図示の回路構成に限定されず、他のトランジスタ
を用いた回路構成に変形しても良い。さらに、上記実施
例では、ダイナミックＲＡＭについて説明したが、他の
半導体記憶装置にも本発明の適用が可能である。
（発明の効果）
以上詳細に説明したように、本発明によれば、データバ
スクランプ回路に第１及び第２の放電回路を設け、その
第１の放電回路に比べて第２の放電回路の放電能力を大
きく設定し、さらにその第２の放電回路を、アクティブ
期間に入った後から、データバスにビット線のデータが
転送されるまで、そのデータバスをクランプするように
構成している。そのため、アクティブ期間中において電
源変動等によって電源電位が例えば高い電位から低い電
位へ遷移しても、データバスを、差動増幅型読出し回路
で高速に増幅できる最適な電位に設定することが可能と
なり、それによって差動増幅型読出し回路によるデータ
続出し速度の高速化が図れる。
スクランプ回路に第１及び第２の放電回路を設け、その
第１の放電回路に比べて第２の放電回路の放電能力を大
きく設定し、さらにその第２の放電回路を、アクティブ
期間に入った後から、データバスにビット線のデータが
転送されるまで、そのデータバスをクランプするように
構成している。そのため、アクティブ期間中において電
源変動等によって電源電位が例えば高い電位から低い電
位へ遷移しても、データバスを、差動増幅型読出し回路
で高速に増幅できる最適な電位に設定することが可能と
なり、それによって差動増幅型読出し回路によるデータ
続出し速度の高速化が図れる。
さらに、第２の放電回路のクランプ動作により、ビット
線から列アドレスデコーダ、データバス、及び第１の放
電回路を介して接地電位側へ流れる電流を、第１の放電
回路の小さな放電能力で減少することができ、それによ
って消費電流の低減化、及びトランジスタの劣化等の悪
影響を的確に防止することができる。
線から列アドレスデコーダ、データバス、及び第１の放
電回路を介して接地電位側へ流れる電流を、第１の放電
回路の小さな放電能力で減少することができ、それによ
って消費電流の低減化、及びトランジスタの劣化等の悪
影響を的確に防止することができる。
第１図は本発明の実施例を示すデータバスクランプ回路
の回路図、第２図は従来の半導体記憶装置の構成ブロッ
ク図、第３図は第２図中のセンスアンプ及び列アドレス
デコーダの回路図、第４図は第２図中のデータバスプル
アップ回路の回路図、第５図は第２図中のデータバスク
ランプ回路の回路図、第６図は第５図のデータバスクラ
ンプ回路による動作波形図、第７図は第１図のデータバ
スクランプ回路による動作波形図である。 １０・・・・・・メモリセルアレイ、２０・・・・・・
行アドレスデコーダ、３０・・・・・・センスアンプ、
４０・・・・・・列アドレスデコーダ、５０・・・・・
・データバスプルアップ回路、７０・・・・・・差動増
幅型読出し回路、８０・・・・・・制御信号発生回路、
１００，１１０・・・・・・第１第２の放電回路、１０
１〜１０４，１１１〜１１４・・・・・・ＮＭＯ３，１
２０・・・・・・制御回路、ＢＬ、百「・・・・・・ビ
ット線、ＲＡＳ・・・・・・行アドレスラッチ信号、Ｙ
ＤＥ・・・・・・列アドレスデコーダイネーブル信号、
ＷＬ・・・・・・ワード線。
の回路図、第２図は従来の半導体記憶装置の構成ブロッ
ク図、第３図は第２図中のセンスアンプ及び列アドレス
デコーダの回路図、第４図は第２図中のデータバスプル
アップ回路の回路図、第５図は第２図中のデータバスク
ランプ回路の回路図、第６図は第５図のデータバスクラ
ンプ回路による動作波形図、第７図は第１図のデータバ
スクランプ回路による動作波形図である。 １０・・・・・・メモリセルアレイ、２０・・・・・・
行アドレスデコーダ、３０・・・・・・センスアンプ、
４０・・・・・・列アドレスデコーダ、５０・・・・・
・データバスプルアップ回路、７０・・・・・・差動増
幅型読出し回路、８０・・・・・・制御信号発生回路、
１００，１１０・・・・・・第１第２の放電回路、１０
１〜１０４，１１１〜１１４・・・・・・ＮＭＯ３，１
２０・・・・・・制御回路、ＢＬ、百「・・・・・・ビ
ット線、ＲＡＳ・・・・・・行アドレスラッチ信号、Ｙ
ＤＥ・・・・・・列アドレスデコーダイネーブル信号、
ＷＬ・・・・・・ワード線。
Claims (1)
- 【特許請求の範囲】 データ格納用のメモリセルアレイと、行アドレスストロ
ーブ信号により取込んだアドレス信号を解読して前記メ
モリセルアレイの行方向を選択する行アドレスデコーダ
と、列アドレスデコーダイネーブル信号に基づきアドレ
ス信号を解続して前記メモリセルアレイの列方向を選択
する列アドレスデコーダと、前記メモリセルアレイから
読出されたデータを伝送する相補データバスと、前記相
補データバスを常時プルアップするデータバスプルアッ
プ回路と、前記相補データバスを所定電位にクランプす
るデータバスクランプ回路と、前記相補データバス上の
データを差動増幅して読出す差動増幅型読出し回路とを
、備えた半導体記憶装置において、 前記データバスクランプ回路は、 前記行アドレスストローブ信号のアクティブ期間におい
て前記相補データバスの電荷を放電する第１の放電回路
と、 前記第１の放電回路よりも放電能力が大きく、かつ前記
行アドレスストローブ信号のアクティブ期間開始後から
前記列アドレスデコーダイネーブル信号がイネーブルに
なるまでの間、前記相補データバスの電荷を放電する第
２の放電回路とを、有することを特徴とする半導体記憶
装置のデータバスクランプ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142664A JPH0438697A (ja) | 1990-05-31 | 1990-05-31 | 半導体記憶装置のデータバスクランプ回路 |
| KR1019910006085A KR100203717B1 (ko) | 1990-05-31 | 1991-04-16 | 반도체 기억장치의 데이터버스 클램프회로 |
| DE69121967T DE69121967T2 (de) | 1990-05-31 | 1991-05-24 | Datenbus-Klemmschaltung einer Halbleiterspeicheranordnung |
| EP91108445A EP0459314B1 (en) | 1990-05-31 | 1991-05-24 | Data bus clamp circuit of semiconductor memory device |
| US07/706,206 US5091886A (en) | 1990-05-31 | 1991-05-28 | Dual current data bus clamp circuit of semiconductor memory device |
| US07/797,954 US5260904A (en) | 1990-05-31 | 1991-11-26 | Data bus clamp circuit for a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142664A JPH0438697A (ja) | 1990-05-31 | 1990-05-31 | 半導体記憶装置のデータバスクランプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0438697A true JPH0438697A (ja) | 1992-02-07 |
Family
ID=15320627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2142664A Pending JPH0438697A (ja) | 1990-05-31 | 1990-05-31 | 半導体記憶装置のデータバスクランプ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5091886A (ja) |
| EP (1) | EP0459314B1 (ja) |
| JP (1) | JPH0438697A (ja) |
| KR (1) | KR100203717B1 (ja) |
| DE (1) | DE69121967T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061275A (en) * | 1998-03-13 | 2000-05-09 | Nec Corporation | Semiconductor integrated circuit device having clamp circuit for accelerating data transfer on data bus |
| KR100773652B1 (ko) * | 2005-06-27 | 2007-11-05 | 인피니언 테크놀로지스 아게 | 메모리 셀, 판독 장치, 메모리 어셈블리 및 메모리 셀 동작방법 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260904A (en) * | 1990-05-31 | 1993-11-09 | Oki Electric Industry Co., Ltd. | Data bus clamp circuit for a semiconductor memory device |
| JPH0474382A (ja) * | 1990-07-17 | 1992-03-09 | Fujitsu Ltd | 半導体記憶装置 |
| US5206550A (en) * | 1991-06-20 | 1993-04-27 | Texas Instruments, Incorporated | Amplifier with actively clamped load |
| JPH05342872A (ja) * | 1992-06-05 | 1993-12-24 | Oki Micro Design Miyazaki:Kk | 半導体記憶装置 |
| TW223172B (en) * | 1992-12-22 | 1994-05-01 | Siemens Ag | Siganl sensing circuits for memory system using dynamic gain memory cells |
| KR0133973B1 (ko) * | 1993-02-25 | 1998-04-20 | 기다오까 다까시 | 반도체 기억장치 |
| KR0158027B1 (ko) * | 1993-12-29 | 1999-02-01 | 모리시다 요이치 | 반도체집적회로 |
| DE10393792T5 (de) * | 2002-11-27 | 2005-11-03 | The University Of Toledo, Toledo | Integrierte photoelektrochemische Zelle und System mit einem flüssigen Elektrolyten |
| US7667133B2 (en) * | 2003-10-29 | 2010-02-23 | The University Of Toledo | Hybrid window layer for photovoltaic cells |
| WO2006110613A2 (en) * | 2005-04-11 | 2006-10-19 | The University Of Toledo | Integrated photovoltaic-electrolysis cell |
| US7417903B2 (en) * | 2005-09-29 | 2008-08-26 | Hynix Semiconductor Inc. | Core voltage generator and method for generating core voltage in semiconductor memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6194296A (ja) * | 1984-10-16 | 1986-05-13 | Fujitsu Ltd | 半導体記憶装置 |
| US4694429A (en) * | 1984-11-29 | 1987-09-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPS62134894A (ja) * | 1985-12-06 | 1987-06-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4961168A (en) * | 1987-02-24 | 1990-10-02 | Texas Instruments Incorporated | Bipolar-CMOS static random access memory device with bit line bias control |
-
1990
- 1990-05-31 JP JP2142664A patent/JPH0438697A/ja active Pending
-
1991
- 1991-04-16 KR KR1019910006085A patent/KR100203717B1/ko not_active IP Right Cessation
- 1991-05-24 EP EP91108445A patent/EP0459314B1/en not_active Expired - Lifetime
- 1991-05-24 DE DE69121967T patent/DE69121967T2/de not_active Expired - Fee Related
- 1991-05-28 US US07/706,206 patent/US5091886A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061275A (en) * | 1998-03-13 | 2000-05-09 | Nec Corporation | Semiconductor integrated circuit device having clamp circuit for accelerating data transfer on data bus |
| KR100773652B1 (ko) * | 2005-06-27 | 2007-11-05 | 인피니언 테크놀로지스 아게 | 메모리 셀, 판독 장치, 메모리 어셈블리 및 메모리 셀 동작방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0459314B1 (en) | 1996-09-11 |
| US5091886A (en) | 1992-02-25 |
| EP0459314A3 (en) | 1992-10-28 |
| DE69121967D1 (de) | 1996-10-17 |
| KR100203717B1 (ko) | 1999-06-15 |
| KR910020728A (ko) | 1991-12-20 |
| DE69121967T2 (de) | 1997-03-27 |
| EP0459314A2 (en) | 1991-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0546040B2 (ja) | ||
| JPH0253879B2 (ja) | ||
| JPH0438697A (ja) | 半導体記憶装置のデータバスクランプ回路 | |
| JPH05282868A (ja) | 半導体記憶装置 | |
| JPH03283186A (ja) | 半導体メモリ装置 | |
| US5260904A (en) | Data bus clamp circuit for a semiconductor memory device | |
| JPH0325875B2 (ja) | ||
| JPH0241114B2 (ja) | ||
| US5371716A (en) | Semiconductor memory device and operating method therefor | |
| JP2523736B2 (ja) | 半導体記憶装置 | |
| JPS59210589A (ja) | 半導体記憶装置 | |
| JPH05342872A (ja) | 半導体記憶装置 | |
| JPS63128662A (ja) | スタテイツク型ｍｉｓメモリセル | |
| JPH02154393A (ja) | 半導体記憶回路 | |
| JPH023190A (ja) | Ｃｍｏｓ技術におけるｅｐｒｏｍメモリーセルのビットライン用バイアス及びプリチャージ回路 | |
| JP3192709B2 (ja) | 半導体記憶装置 | |
| JPH1031892A (ja) | 半導体メモリ装置及びその電源供給方式 | |
| JP2584102B2 (ja) | 半導体記憶装置 | |
| JPH11260058A (ja) | 半導体記憶装置 | |
| JPH0246589A (ja) | メモリ回路 | |
| JPH04162289A (ja) | ダイナミックメモリ | |
| JPH0435064A (ja) | 半導体記憶装置 | |
| JPH0528766A (ja) | 半導体記憶装置 | |
| JPS6194294A (ja) | Ｍｏｓ型メモリ装置 | |
| JPH033191A (ja) | センス増幅器駆動方式 |