JPH11260058A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11260058A JPH11260058A JP10062645A JP6264598A JPH11260058A JP H11260058 A JPH11260058 A JP H11260058A JP 10062645 A JP10062645 A JP 10062645A JP 6264598 A JP6264598 A JP 6264598A JP H11260058 A JPH11260058 A JP H11260058A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 230000000295 complement effect Effects 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 241000282320 Panthera leo Species 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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Abstract
(57)【要約】
【課題】 相補データ線対間の電圧の開きが小さく、ク
ランプレベルをデータアンプの最適動作点レベルに設定
できる半導体記憶装置を提供する。 【解決手段】 相補データ線と１／２電源電圧との間に
第１のクランプ回路２を備え、相補データ線と電源電圧
との間および相補データ線とグランドとの間に第２のク
ランプ回路３を備えてデータ読み出し時に相補データ線
の電圧をクランプする。第２のクランプ回路３では、グ
ランド側に２個の直列に接続され、ダイオード接続され
たＮＭＯＳトランジスタを接続する。
ランプレベルをデータアンプの最適動作点レベルに設定
できる半導体記憶装置を提供する。 【解決手段】 相補データ線と１／２電源電圧との間に
第１のクランプ回路２を備え、相補データ線と電源電圧
との間および相補データ線とグランドとの間に第２のク
ランプ回路３を備えてデータ読み出し時に相補データ線
の電圧をクランプする。第２のクランプ回路３では、グ
ランド側に２個の直列に接続され、ダイオード接続され
たＮＭＯＳトランジスタを接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、相補データ線の
レベルをデータアンプの最適動作点にする半導体記憶装
置に関する。
レベルをデータアンプの最適動作点にする半導体記憶装
置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の高集積化に応じ
て、メモリセルのサイズが極微細化されてきており、ま
た、メモリサイズの微細化にともなって素子の保護等の
ため電源電圧Ｖｃｃの電圧レベルも低下してきている。
て、メモリセルのサイズが極微細化されてきており、ま
た、メモリサイズの微細化にともなって素子の保護等の
ため電源電圧Ｖｃｃの電圧レベルも低下してきている。
【０００３】図５は、電源電圧Ｖｃｃが２．０Ｖである
従来の半導体記憶装置の一部を示す回路構成図である。
図５において、１はセンスアンプの出力に接続された相
補データ線ＧＩＯＴ，ＧＩＯＮのデータを増幅するデー
タアンプであり、６はトランスファーゲートであり、７
はクランプ回路である。
従来の半導体記憶装置の一部を示す回路構成図である。
図５において、１はセンスアンプの出力に接続された相
補データ線ＧＩＯＴ，ＧＩＯＮのデータを増幅するデー
タアンプであり、６はトランスファーゲートであり、７
はクランプ回路である。
【０００４】相補データ線ＧＩＯＴ，ＧＩＯＮのＨｉｇ
ｈ電位は、従来Ｖｃｃ＝２．０ＶからＮチャネルトラン
ジスタのしきい値電圧Ｖｔ＝０．５Ｖを差し引いた１．
５Ｖで行っている。データ線のＬｏｗ電位は、Ｙスイッ
チがＯＮすると０．８Ｖ程度になる。
ｈ電位は、従来Ｖｃｃ＝２．０ＶからＮチャネルトラン
ジスタのしきい値電圧Ｖｔ＝０．５Ｖを差し引いた１．
５Ｖで行っている。データ線のＬｏｗ電位は、Ｙスイッ
チがＯＮすると０．８Ｖ程度になる。
【０００５】この従来の半導体記憶装置では、データア
ンプ１は、データ線の電位が高すぎてＨｉｇｈ電位とＬ
ｏｗ電位の電位が開きすぎているため、スイングに時間
がかかり、Ｙスイッチが活性化してからデータアンプ１
が出力するまでの時間が４ｎ秒以上かかっていた。
ンプ１は、データ線の電位が高すぎてＨｉｇｈ電位とＬ
ｏｗ電位の電位が開きすぎているため、スイングに時間
がかかり、Ｙスイッチが活性化してからデータアンプ１
が出力するまでの時間が４ｎ秒以上かかっていた。
【０００６】従来の半導体記憶装置の一例が、特開平１
−１９２０８１号公報、特開平４−３８６９７号公報に
記載されている。特開平１−１９２０８１号公報に記載
の発明は、相補データ線対の電位差を一定値以内にクラ
ンプするクランプ回路をデータ線間に設けたものであ
り、相補データ線を１／２Ｖｃｃレベル近傍に強制的に
クランプするものである。この発明では、Ｖｃｃ＝２．
０Ｖとすると、相補データ線を１／２Ｖｃｃ＝１．０Ｖ
近傍にクランプすることになり、データ線の電位が１．
１Ｖ以下になるとデータアンプに貫通電流が流れるよう
になるので、消費電流が増加するという問題がある。
−１９２０８１号公報、特開平４−３８６９７号公報に
記載されている。特開平１−１９２０８１号公報に記載
の発明は、相補データ線対の電位差を一定値以内にクラ
ンプするクランプ回路をデータ線間に設けたものであ
り、相補データ線を１／２Ｖｃｃレベル近傍に強制的に
クランプするものである。この発明では、Ｖｃｃ＝２．
０Ｖとすると、相補データ線を１／２Ｖｃｃ＝１．０Ｖ
近傍にクランプすることになり、データ線の電位が１．
１Ｖ以下になるとデータアンプに貫通電流が流れるよう
になるので、消費電流が増加するという問題がある。
【０００７】特開平４−３８６９７号公報に記載の発明
は、相補データ線をプルアップするプルアップ回路と、
相補データ線を所定電位にクランプするデータクランプ
回路と、相補データ線上のデータを差動増幅して読み出
す差動増幅読み出し回路とを備えおり、動作点を下げる
クランプ回路について記載しているが、小振幅にする内
容については記載していない。また、相補データ線の電
位がＶｃｃ−Ｖｔからスタートしている。
は、相補データ線をプルアップするプルアップ回路と、
相補データ線を所定電位にクランプするデータクランプ
回路と、相補データ線上のデータを差動増幅して読み出
す差動増幅読み出し回路とを備えおり、動作点を下げる
クランプ回路について記載しているが、小振幅にする内
容については記載していない。また、相補データ線の電
位がＶｃｃ−Ｖｔからスタートしている。
【０００８】
【発明が解決しようとする課題】上述したように従来の
半導体記憶装置では、電源電圧が２．０Ｖのときには、
相補データ線のＨｉｇｈ電位は、電源電圧Ｖｃｃからし
きい値電圧を差し引いた１．５Ｖであり、Ｌｏｗ電位は
０．８Ｖであって、データ線の電位が高すぎてＨｉｇｈ
電位とＬｏｗ電位の電位が開きすぎており、データアン
プは、スイングに時間がかかり、Ｙスイッチが活性化し
てからデータアンプが出力するまでの時間がかかるとい
う問題があった。
半導体記憶装置では、電源電圧が２．０Ｖのときには、
相補データ線のＨｉｇｈ電位は、電源電圧Ｖｃｃからし
きい値電圧を差し引いた１．５Ｖであり、Ｌｏｗ電位は
０．８Ｖであって、データ線の電位が高すぎてＨｉｇｈ
電位とＬｏｗ電位の電位が開きすぎており、データアン
プは、スイングに時間がかかり、Ｙスイッチが活性化し
てからデータアンプが出力するまでの時間がかかるとい
う問題があった。
【０００９】この発明は、相補データ線対間の電圧の開
きが小さく、データ線のクランプレベルをデータアンプ
の最適動作点レベルに設定できる半導体記憶装置を提供
することにある。
きが小さく、データ線のクランプレベルをデータアンプ
の最適動作点レベルに設定できる半導体記憶装置を提供
することにある。
【００１０】
【課題を解決するための手段】この発明は、低電圧で動
作する半導体記憶装置において、相補データ線と１／２
電源電圧との間に第１のクランプ回路を備え、相補デー
タ線と電源電圧との間および相補データ線とグランドと
の間に第２のクランプ回路を備えてデータ読み出し時に
相補データ線の電圧をクランプすることを特徴とし、前
記第２のクランプ回路は、グランド側に１個以上の直列
に接続され、ダイオード接続されたＮＭＯＳトランジス
タが接続されていることを特徴とし、電源電圧側に１個
以上の直列に接続され、ダイオード接続されたＮＭＯＳ
トランジスタが接続されていることを特徴とする。
作する半導体記憶装置において、相補データ線と１／２
電源電圧との間に第１のクランプ回路を備え、相補デー
タ線と電源電圧との間および相補データ線とグランドと
の間に第２のクランプ回路を備えてデータ読み出し時に
相補データ線の電圧をクランプすることを特徴とし、前
記第２のクランプ回路は、グランド側に１個以上の直列
に接続され、ダイオード接続されたＮＭＯＳトランジス
タが接続されていることを特徴とし、電源電圧側に１個
以上の直列に接続され、ダイオード接続されたＮＭＯＳ
トランジスタが接続されていることを特徴とする。
【００１１】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１２】図１は、この発明の半導体記憶装置の実施
の形態を示す回路図である。図１において、１は相補デ
ータ線ＧＩＯＴ，ＧＩＯＮのデータを増幅するデータア
ンプであり、２は第１のクランプ回路であり、３は第２
のクランプ回路であり、４は相補データ線ＧＩＯＴ，Ｇ
ＩＯＮを短絡してプリチャージするプリチャージ回路で
あり、５はメモリセル、ローアドレスデコーダ、センス
アンプ、カラムアドレスデコーダからなるメモリバンク
であり、６は相補データ線ＬＩＯＴ，ＬＩＯＮと相補デ
ータ線ＧＩＯＴ，ＧＩＯＮとをスイッチするトランスフ
ァーゲートである。
の形態を示す回路図である。図１において、１は相補デ
ータ線ＧＩＯＴ，ＧＩＯＮのデータを増幅するデータア
ンプであり、２は第１のクランプ回路であり、３は第２
のクランプ回路であり、４は相補データ線ＧＩＯＴ，Ｇ
ＩＯＮを短絡してプリチャージするプリチャージ回路で
あり、５はメモリセル、ローアドレスデコーダ、センス
アンプ、カラムアドレスデコーダからなるメモリバンク
であり、６は相補データ線ＬＩＯＴ，ＬＩＯＮと相補デ
ータ線ＧＩＯＴ，ＧＩＯＮとをスイッチするトランスフ
ァーゲートである。
【００１３】ＰＩＯは、プリチャージ信号であり、ＲＡ
ＳＢは、ロー系のアクティブ信号であるＲＡＳＢ信号で
あり、ＰＥＮは、カラム系のアクティブ信号であるパイ
プラインイネーブル信号である。また、図１に示す半導
体記憶装置は、電源電圧Ｖｃｃ＝２．０Ｖで動作してい
る。
ＳＢは、ロー系のアクティブ信号であるＲＡＳＢ信号で
あり、ＰＥＮは、カラム系のアクティブ信号であるパイ
プラインイネーブル信号である。また、図１に示す半導
体記憶装置は、電源電圧Ｖｃｃ＝２．０Ｖで動作してい
る。
【００１４】第１のクランプ回路２は、ドレインが電源
電圧１／２Ｖｃｃに接続され、ゲートには、ＰＥＮ信号
またはＲＡＳＢ信号が与えられ、ソースがそれぞれデー
タ線ＧＩＯＴ，ＧＩＯＮに接続されたＮＭＯＳトランジ
スタ１１，１２により構成されている。ＰＥＮ信号また
はＲＡＳＢ信号により、この第１のクランプ回路２は、
スタート時には相補データ線ＧＩＯＴ，ＧＩＯＮを１／
２Ｖｃｃ＝１．０Ｖにクランプする。
電圧１／２Ｖｃｃに接続され、ゲートには、ＰＥＮ信号
またはＲＡＳＢ信号が与えられ、ソースがそれぞれデー
タ線ＧＩＯＴ，ＧＩＯＮに接続されたＮＭＯＳトランジ
スタ１１，１２により構成されている。ＰＥＮ信号また
はＲＡＳＢ信号により、この第１のクランプ回路２は、
スタート時には相補データ線ＧＩＯＴ，ＧＩＯＮを１／
２Ｖｃｃ＝１．０Ｖにクランプする。
【００１５】第２のクランプ回路３は、ドレインが電源
電圧Ｖｃｃに接続され、ソースがそれぞれデータ線ＧＩ
ＯＴ，ＧＩＯＮに接続されたＮＭＯＳトランジスタ１
３，１１４と、データ線ＧＩＯＴとＧＮＤとの間に直列
に接続されたＮＭＯＳトランジスタ１５，１７，１９
と、データ線ＧＩＯＮとＧＮＤとの間に直列に接続され
たＮＭＯＳトランジスタ１６，１８，２０とにより構成
され、ＮＭＯＳトランジスタ１３，１４，１５，１６の
ゲートには、ＰＥＮ信号またはＲＡＳＢ信号が与えら
れ、ＮＭＯＳトランジスタ１７，１８，１９，２０は、
ダイオード接続されている。
電圧Ｖｃｃに接続され、ソースがそれぞれデータ線ＧＩ
ＯＴ，ＧＩＯＮに接続されたＮＭＯＳトランジスタ１
３，１１４と、データ線ＧＩＯＴとＧＮＤとの間に直列
に接続されたＮＭＯＳトランジスタ１５，１７，１９
と、データ線ＧＩＯＮとＧＮＤとの間に直列に接続され
たＮＭＯＳトランジスタ１６，１８，２０とにより構成
され、ＮＭＯＳトランジスタ１３，１４，１５，１６の
ゲートには、ＰＥＮ信号またはＲＡＳＢ信号が与えら
れ、ＮＭＯＳトランジスタ１７，１８，１９，２０は、
ダイオード接続されている。
【００１６】データ線ＧＩＯＴ，ＧＩＯＮは、スタート
時である初期状態では、第１のクランプ回路２により１
／２Ｖｃｃ＝１．０Ｖにプリチャージされているが、ロ
ー系のアクティブ信号であるＲＡＳＢ信号、またはカラ
ム系のアクティブ信号であるＰＥＮ信号が第２のクラン
プ回路３に入力されると、１．２Ｖにクランプされる。
図２は、スタート時からデータがデータ線に出力される
までのクランプ回路のタイミング図である。図２には、
ＲＡＳＢ動作とＰＥＮ動作の２つが画いてあるが、ＰＥ
Ｎ動作の方が高速化できる。すなわち、ＰＥＮ動作では
ＣＡＳでＧＩＯを動作させるので、リードライト動作直
前まで１／２Ｖｃｃであり、ＲＡＳＢで動作させる場合
と比較し、さらにＧＩＯの開きを少なくできるため、約
０．１ｎ秒動作を速くできる。
時である初期状態では、第１のクランプ回路２により１
／２Ｖｃｃ＝１．０Ｖにプリチャージされているが、ロ
ー系のアクティブ信号であるＲＡＳＢ信号、またはカラ
ム系のアクティブ信号であるＰＥＮ信号が第２のクラン
プ回路３に入力されると、１．２Ｖにクランプされる。
図２は、スタート時からデータがデータ線に出力される
までのクランプ回路のタイミング図である。図２には、
ＲＡＳＢ動作とＰＥＮ動作の２つが画いてあるが、ＰＥ
Ｎ動作の方が高速化できる。すなわち、ＰＥＮ動作では
ＣＡＳでＧＩＯを動作させるので、リードライト動作直
前まで１／２Ｖｃｃであり、ＲＡＳＢで動作させる場合
と比較し、さらにＧＩＯの開きを少なくできるため、約
０．１ｎ秒動作を速くできる。
【００１７】次に、この実施の形態のデータ読み出し時
の動作について図３を参照して説明する。図３は、デー
タ読み出し時のデータ線ＧＩＯＴとデータ線ＧＩＯＮの
クランプ電圧を説明する図である。
の動作について図３を参照して説明する。図３は、デー
タ読み出し時のデータ線ＧＩＯＴとデータ線ＧＩＯＮの
クランプ電圧を説明する図である。
【００１８】ビット線ＢＬＴがＬｏｗ電位であり、ビッ
ト線ＢＬＮがＨｉｇｈ電位であるとするときに、カラム
スイッチ（Ｙスイッチ）が開くと、図３に示すように、
データ線ＧＩＯＴ側のクランプ回路の電源電圧からデー
タ線ＧＩＯＴ、トランスファーゲート、データ線ＬＩＯ
Ｔ、カラムスイッチを通ってデータ線ＢＬＴに電流が流
れ、抵抗比によりデータ線ＧＩＯＴの電圧は、０．８Ｖ
程度となる。
ト線ＢＬＮがＨｉｇｈ電位であるとするときに、カラム
スイッチ（Ｙスイッチ）が開くと、図３に示すように、
データ線ＧＩＯＴ側のクランプ回路の電源電圧からデー
タ線ＧＩＯＴ、トランスファーゲート、データ線ＬＩＯ
Ｔ、カラムスイッチを通ってデータ線ＢＬＴに電流が流
れ、抵抗比によりデータ線ＧＩＯＴの電圧は、０．８Ｖ
程度となる。
【００１９】一方、データ線ＧＩＯＮ側には、ビット線
ＢＬＮのデータであるＨｉｇｈ電位はほとんど入ってこ
ないため、データ線ＧＩＯＮ側の電圧は、クランプ回路
の釣り合い電圧１．２Ｖにクランプされる。
ＢＬＮのデータであるＨｉｇｈ電位はほとんど入ってこ
ないため、データ線ＧＩＯＮ側の電圧は、クランプ回路
の釣り合い電圧１．２Ｖにクランプされる。
【００２０】したがって、データ線ＧＩＯＴ，ＧＩＯＮ
のＬｏｗ電位は、従来の半導体記憶装置と同じ０．８Ｖ
程度であるが、Ｈｉｇｈ電位は、従来の１．５Ｖから
１．２Ｖになり、データ線ＧＩＯＴ，ＧＩＯＮ間の電位
の開きが小さくなる。その結果、プリチャージ回路４に
よりデータ線ＧＩＯＴ，ＧＩＯＮをショートしてプリチ
ャージしでいる間にデータ線ＧＩＯＴ，ＧＩＯＮを十分
にバランスすることができる。図４は、クランプ電圧が
１．２Ｖのときと１．５Ｖのときのアクセスを比較した
図である。図４からも明らかなように、クランプ電圧が
１．２のときの方が１．５Ｖのときよりも、データ線Ｇ
ＩＯＴ，ＧＩＯＮがバランスする位置が早くなってお
り、したがって、データアンプの増幅の始まる時点が
２．９ｎ秒から２．０ｎ秒へと約１ｎ秒改善されている
ことが分かる。このようにこの実施の形態では、データ
アンプが出力するまでの時間を高速化することができ
る。
のＬｏｗ電位は、従来の半導体記憶装置と同じ０．８Ｖ
程度であるが、Ｈｉｇｈ電位は、従来の１．５Ｖから
１．２Ｖになり、データ線ＧＩＯＴ，ＧＩＯＮ間の電位
の開きが小さくなる。その結果、プリチャージ回路４に
よりデータ線ＧＩＯＴ，ＧＩＯＮをショートしてプリチ
ャージしでいる間にデータ線ＧＩＯＴ，ＧＩＯＮを十分
にバランスすることができる。図４は、クランプ電圧が
１．２Ｖのときと１．５Ｖのときのアクセスを比較した
図である。図４からも明らかなように、クランプ電圧が
１．２のときの方が１．５Ｖのときよりも、データ線Ｇ
ＩＯＴ，ＧＩＯＮがバランスする位置が早くなってお
り、したがって、データアンプの増幅の始まる時点が
２．９ｎ秒から２．０ｎ秒へと約１ｎ秒改善されている
ことが分かる。このようにこの実施の形態では、データ
アンプが出力するまでの時間を高速化することができ
る。
【００２１】なお、この実施の形態では、電源電圧を
２．０Ｖとして説明したが、この発明は、２．０Ｖに限
るものではなく、クランプ電圧を電源電圧の０．５５〜
０．６５の大きさとして、５．０Ｖ、３．３Ｖさらには
２．０Ｖ以下の電圧をも含むものである。また、この実
施の形態では、第２のクランプ回路のグランド側に２個
の直列に接続され、ダイオード接続されたＮＭＯＳトラ
ンジスタが接続されているが、これに限るものではな
く、グランド側に１個以上の直列に接続され、ダイオー
ド接続されたＮＭＯＳトランジスタが接続されているこ
と、および電源電圧側に１個以上の直列に接続され、ダ
イオード接続されたＮＭＯＳトランジスタが接続されて
いることを含むものであり、発明の要旨の範囲内で変更
が可能である。
２．０Ｖとして説明したが、この発明は、２．０Ｖに限
るものではなく、クランプ電圧を電源電圧の０．５５〜
０．６５の大きさとして、５．０Ｖ、３．３Ｖさらには
２．０Ｖ以下の電圧をも含むものである。また、この実
施の形態では、第２のクランプ回路のグランド側に２個
の直列に接続され、ダイオード接続されたＮＭＯＳトラ
ンジスタが接続されているが、これに限るものではな
く、グランド側に１個以上の直列に接続され、ダイオー
ド接続されたＮＭＯＳトランジスタが接続されているこ
と、および電源電圧側に１個以上の直列に接続され、ダ
イオード接続されたＮＭＯＳトランジスタが接続されて
いることを含むものであり、発明の要旨の範囲内で変更
が可能である。
【００２２】また、この実施の形態では、同じしきい値
電圧を持つＮＭＯＳトランジスタで構成したが、ＰＭＯ
ＳトランジスタまたはＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとの混合により構成してもよい。さらに、
トランジスタサイズを変えてクランプレベルを変えても
よい。すなわち、トランジスタサイズを小さくしてクラ
ンプレベルを上げたり、トランジスタサイズを大きくし
てクランプレベルを下げることができる。
電圧を持つＮＭＯＳトランジスタで構成したが、ＰＭＯ
ＳトランジスタまたはＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとの混合により構成してもよい。さらに、
トランジスタサイズを変えてクランプレベルを変えても
よい。すなわち、トランジスタサイズを小さくしてクラ
ンプレベルを上げたり、トランジスタサイズを大きくし
てクランプレベルを下げることができる。
【００２３】
【発明の効果】以上説明したように、この発明は、相補
データ線のＨｉｇｈ電位とＬｏｗ電位の開きが小さく、
その結果、プリチャージ回路により相補データ線をプリ
チャージして相補データ線を十分にバランスすることが
でき、また、データ線クランプレベルをデータアンプの
最適動作点レベルに設定できるため、Ｙスイッチが活性
化してからデータアンプが出力するまでの時間を高速化
することができるという効果を有する。
データ線のＨｉｇｈ電位とＬｏｗ電位の開きが小さく、
その結果、プリチャージ回路により相補データ線をプリ
チャージして相補データ線を十分にバランスすることが
でき、また、データ線クランプレベルをデータアンプの
最適動作点レベルに設定できるため、Ｙスイッチが活性
化してからデータアンプが出力するまでの時間を高速化
することができるという効果を有する。
【図１】この発明の半導体記憶装置の実施の形態を示す
回路図である。
回路図である。
【図２】スタート時からデータがデータ線に出力される
までのクランプ回路のタイミング図である。
までのクランプ回路のタイミング図である。
【図３】データ読み出し時のデータ線ＧＩＯＴとデータ
線ＧＩＯＮのクランプ電圧を説明する図である。
線ＧＩＯＮのクランプ電圧を説明する図である。
【図４】クランプ電圧が１．２Ｖのときと１．５Ｖのと
きのアクセスを比較した図である。
きのアクセスを比較した図である。
【図５】従来の半導体記憶装置の実施の形態を示す回路
図である。
図である。
１ データアンプ ２ 第１のクランプ回路 ３ 第２のクランプ回路 ４ プリチャージ回路 ５ メモリバンク ６ トランスファーゲート １１〜２０ ＮＭＯＳトランジスタ
Claims (8)
- 【請求項１】低電圧で動作する半導体記憶装置におい
て、 相補データ線と１／２電源電圧との間に第１のクランプ
回路を備え、相補データ線と電源電圧との間および相補
データ線とグランドとの間に第２のクランプ回路を備え
てデータ読み出し時に相補データ線の電圧をクランプす
ることを特徴とする半導体記憶装置。 - 【請求項２】前記第２のクランプ回路は、グランド側に
１個以上の直列に接続され、ダイオード接続されたＮＭ
ＯＳトランジスタが接続されていることを特徴とする請
求項１に記載の半導体記憶装置。 - 【請求項３】前記第２のクランプ回路は、電源電圧側に
１個以上の直列に接続され、ダイオード接続されたＮＭ
ＯＳトランジスタが接続されていることを特徴とする請
求項１または２に記載の半導体記憶装置。 - 【請求項４】前記第１および第２のクランプ回路による
クランプ電圧が、電源電圧の０．５５〜０．６５の大き
さであることを特徴とする請求項１〜３のいずれかに記
載の半導体記憶装置。 - 【請求項５】前記低電圧が２．０Ｖであることを特徴と
する請求項１〜４のいずれかに記載の半導体記憶装置。 - 【請求項６】前記第１および第２のクランプ回路による
クランプ電圧が１．１〜１．３Ｖであることを特徴とす
る請求項１〜５のいずれかに記載の半導体記憶装置。 - 【請求項７】前記第１および第２のクランプ回路が、相
補データ線の電圧を、ロー系のアクティブ信号であるＲ
ＡＳＢ信号によりクランプすることを特徴とする請求項
１〜６のいずれかに記載の半導体記憶装置。 - 【請求項８】前記第１および第２のクランプ回路が、相
補データ線の電圧を、カラム系のアクティブ信号である
ＰＥＮ信号によりクランプすることを特徴とする請求項
１〜６のいずれかに記載の半導体記憶装置。
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