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KR20220033636A - 반도체 패키지 - Google Patents

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KR20220033636A
KR20220033636A KR1020200115321A KR20200115321A KR20220033636A KR 20220033636 A KR20220033636 A KR 20220033636A KR 1020200115321 A KR1020200115321 A KR 1020200115321A KR 20200115321 A KR20200115321 A KR 20200115321A KR 20220033636 A KR20220033636 A KR 20220033636A
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KR
South Korea
Prior art keywords
pattern
bump
under
ground
patterns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020200115321A
Other languages
English (en)
Inventor
석경림
김경범
김동규
김민정
이석현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200115321A priority Critical patent/KR20220033636A/ko
Priority to US17/329,256 priority patent/US11605584B2/en
Priority to CN202110746649.8A priority patent/CN114242708A/zh
Publication of KR20220033636A publication Critical patent/KR20220033636A/ko
Priority to US18/183,062 priority patent/US12237256B2/en
Pending legal-status Critical Current

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    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
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    • H01L2225/1035—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L25/0652—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next and on each other, i.e. mixed assemblies
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Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 재배선 기판; 및 상기 재배선 기판 상에 배치된 반도체칩을 포함하고, 상기 재배선 기판은: 접지 언더 범프 패턴; 상기 접지 신호 언더 범프 패턴과 옆으로 배치된 신호 언더 범프 패턴들; 상기 신호 언더 범프 패턴들 상에서 상기 신호 언더 범프 패턴들과 각각 접속하는 복수의 제1 신호 배선 패턴들; 및 상기 접지 언더 범프 패턴과 접속하고, 상기 제1 신호 배선 패턴과 옆으로 이격된 제1 접지 패턴을 포함하고, 상기 신호 언더 범프 패턴들 및 접지 언더 범프 패턴 각각은: 제1 부분; 및 상기 제1 부분 상에서 제공되고, 상기 제1 부분보다 더 큰 너비를 갖는 제2 부분을 포함할 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 개념에 따른 반도체 패키지가 제공된다. 본 발명에 따르면, 반도체 패키지는 재배선 기판; 및 상기 재배선 기판 상에 배치된 반도체칩을 포함하고, 상기 재배선 기판은: 접지 언더 범프 패턴; 상기 접지 신호 언더 범프 패턴과 옆으로 배치된 신호 언더 범프 패턴들; 상기 신호 언더 범프 패턴들 상에서 상기 신호 언더 범프 패턴들과 각각 접속하는 복수의 제1 신호 배선 패턴들; 및 상기 접지 언더 범프 패턴과 접속하고, 상기 제1 신호 배선 패턴과 옆으로 이격된 제1 접지 패턴을 포함하고, 상기 신호 언더 범프 패턴들 및 접지 언더 범프 패턴 각각은: 제1 부분; 및 상기 제1 부분 상에서 제공되고, 상기 제1 부분보다 더 큰 너비를 갖는 제2 부분을 포함할 수 있다. 상기 접지 언더 범프 패턴의 상기 제2 부분의 상기 너비는 상기 신호 언더 범프 패턴의 상기 제2 부분의 상기 너비보다 크고, 상기 접지 언더 범프 패턴은 상기 복수의 제1 신호 배선 배선들과 수직적으로 오버랩되고, 상기 제1 접지 패턴은 상기 신호 언더 범프 패턴들과 수직적으로 오버랩되지 않을 수 있다.
본 발명에 따르면, 언더 범프 패턴은 제1 부분 및 상기 제1 부분보다 더 큰 너비를 갖는 제2 부분을 포함할 수 있다. 언더 범프 패턴의 제2 부분이 배선으로 기능하므로, 도전 패턴들의 전기적 특성이 향상될 수 있다. 언더 범프 패턴의 제2 부분으로 인해, 도전 패턴들의 상면들의 굴곡들이 완화될 수 있다. 이에 따라, 도전 패턴들 사이의 전기적 연결이 향상될 수 있다. 언더 범프 씨드 패턴은 언더 범프 패턴의 측벽 상으로 연장되어, 언더 범프 패턴이 절연층에 보다 안정적으로 접착될 수 있다. 재배선 기판 및 이를 포함하는 반도체 패키지는 향상된 신뢰성을 나타낼 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 1b는 도 1a의 Ⅰ영역을 확대 도시하였다.
도 1c는 도 1a의 Ⅱ영역을 확대 도시하였다.
도 1d는 실시예들에 따른 언더 범프 패턴을 설명하기 위한 평면도다.
도 1e는 실시예들에 따른 제1 도전 패턴들을 설명하기 위한 평면도이다.
도 1f는 실시예들에 따른 제2 도전 패턴들을 설명하기 위한 평면도이다.
도 1g는 실시예들에 따른 언더 범프 씨드 패턴 및 언더 범프 패턴을 설명하기 위한 도면이다.
도 2a 내지 도 2n은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 3은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6은 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 1b는 도 1a의 Ⅰ영역을 확대 도시하였다. 도 1c는 도 1a의 Ⅱ영역을 확대 도시하였다. 도 1d는 실시예들에 따른 언더 범프 패턴을 설명하기 위한 평면도다. 도 1e는 실시예들에 따른 제1 도전 패턴들을 설명하기 위한 평면도이다. 도 1f는 실시예들에 따른 제2 도전 패턴들을 설명하기 위한 평면도이다. 도 1b는 도 1d의 A-B선, 도 1e의 A-B선, 및 도 1f의 A-B선을 따라 자른 단면에 대응된다.
도 1a, 도 1b, 도 1c, 도 1d, 및 도 1e를 참조하면, 반도체 패키지(1)는 재배선 기판(100), 반도체칩(200), 및 솔더 패턴들(500)을 포함할 수 있다. 재배선 기판(100)은 서로 대향하는 제1 면 및 제2 면을 가질 수 있다. 재배선 기판(100)의 제1 면은 상면이고, 제2 면은 하면일 수 있다.
솔더 패턴들(500)이 재배선 기판(100)의 제2 면 상에 배치될 수 있다. 솔더 패턴들(500)은 반도체 패키지(1)의 단자로 기능할 수 있다. 솔더 패턴들(500)은 솔더볼, 범프, 필라, 및/또는 이들의 조합을 포함할 수 있다. 솔더 패턴들(500)은 솔더 물질을 포함할 수 있다. 본 명세서에서 솔더 물질은 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다. 솔더 패턴들(500)은 접지 솔더 패턴(500G), 신호 솔더 패턴(500S), 및 전원 솔더 패턴(500P)을 포함할 수 있다. 접지 솔더 패턴(500G), 신호 솔더 패턴(500S), 및 전원 솔더 패턴(500P)은 서로 옆으로 이격되며, 서로 전기적으로 분리될 수 있다. 전원 솔더 패턴(500P)에 인가되는 전압은 접지 솔더 패턴(500G)에 인가되는 전압과 다를 수 있다. 신호 솔더 패턴(500S)은 반도체칩(200)에 데이터 신호를 입출력하는 통로로 기능할 수 있다.
재배선 기판(100)은 언더 범프 패턴들(160), 언더 범프 씨드 패턴(170), 제1 도전 패턴들(110S, 110G, 110P), 제2 도전 패턴들(120S, 120G, 120P), 제3 도전 패턴들(130S, 130G, 130P), 제4 도전 패턴들(140S, 140G, 140P), 본딩 패드들(150) 및 절연층을 포함할 수 있다. 절연층은 적층된 제1 내지 제6 절연층들(101, 102, 103, 104, 105, 106)을 포함할 수 있다.
언더 범프 패턴들(160)이 제1 절연층(101) 내에 제공될 수 있다. 언더 범프 패턴들(160)은 구리와 같은 금속 물질을 포함할 수 있다. 언더 범프 패턴들(160)은 예를 들어, 티타늄을 포함하지 않을 수 있다. 언더 범프 패턴들(160) 각각은 제1 부분(161) 및 제2 부분(162)을 포함할 수 있다. 언더 범프 패턴들(160) 각각의 제1 부분(161)은 솔더 패드로 기능할 수 있다. 언더 범프 패턴(160) 각각의 제2 부분(162)은 제1 부분(161) 상에 배치되고, 제1 부분(161)과 경계면 없이 연결될 수 있다. 제2 부분(162)은 제1 방향(D1)과 나란하게 연장될 수 있다. 상기 제1 방향(D1)은 반도체칩(200)의 상면에 평행할 수 있다. 이에 따라, 언더 범프 패턴(160)의 제2 부분(162)은 라우팅(routing) 또는 배선 부분으로 기능할 수 있다. 예를 들어, 상기 언더 범프 패턴(160)의 제2 부분(162)은 그와 연결되는 솔더 패턴(500)으로부터 전달받은 전기적 신호를 수평적으로 전달하는 통로로 기능할 수 있다. 본 명세서에서 “수평적”은 반도체칩(200)의 상면에 평행한 것을 의미할 수 있다. 언더 범프 패턴(160)의 제2 부분(162)의 너비는 제1 부분(161)의 너비보다 클 수 있다. 언더 범프 패턴(160)의 제2 부분(162)의 너비는 언더 범프 패턴(160)의 상면에서의 너비에 해당하고, 제1 부분(161)의 너비는 언더 범프 패턴(160)의 하면(160b)에서의 너비에 해당할 수 있다. 언더 범프 패턴(160)의 하면(160b)은 상면과 대향될 수 있다. 언더 범프 패턴(160)의 하면(160b)은 제1 부분(161)의 하면일 수 있다. 언더 범프 패턴(160)의 상면은 제2 부분(162)의 상면일 수 있다. 언더 범프 패턴(160)의 제2 부분(162)이 라우팅 및 배선 부분으로 기능하므로, 도전 패턴들(110S, 110G, 110P, 120S, 120G, 120P, 130S, 130G, 130P, 140S, 140G, 140P)의 적층된 개수가 감소할 수 있다. 이에 따라, 반도체 패키지(1)가 소형화될 수 있다.
언더 범프 패턴들(160)은 신호 언더 범프 패턴(160S), 접지 언더 범프 패턴(160G), 및 전원 언더 범프 패턴(160P)을 포함할 수 있다. 신호 언더 범프 패턴(160S), 접지 언더 범프 패턴(160G), 및 전원 언더 범프 패턴(160P)은 접지 솔더 패턴(500G), 신호 솔더 패턴(500S), 및 전원 솔더 패턴(500P)과 각각 접속할 수 있다. 신호 언더 범프 패턴(160S), 접지 언더 범프 패턴(160G), 및 전원 언더 범프 패턴(160P) 각각은 제1 부분(161) 및 제2 부분(162)을 포함할 수 있다. 제2 부분(162)은 제1 부분(161) 상에 제공되고, 제1 부분(161)과 경계면 없이 연결될 수 있다. 접지 언더 범프 패턴(160G)의 제2 부분(162) 및 전원 언더 범프 패턴(160P)의 제2 부분(162)은 라우팅 및 배선 부분으로 기능할 수 있다.
접지 언더 범프 패턴들(160G)의 제1 부분들(161) 각각은 대응되는 접지 솔더 패턴(500G)과 접촉할 수 있다. 접지 언더 범프 패턴(160G)은 복수 개로 제공되고, 복수의 접지 언더 범프 패턴들(160G) 중 적어도 하나는 복수개의 제1 부분(161)을 포함하고, 복수의 접지 언더 범프 패턴들(160G) 중 다른 하나는 단수개의 제1 부분(161)을 포함할 수 있다. 상기 어느 하나의 접지 언더 범프 패턴(160G)의 제2 부분(162)은 복수의 제1 부분들(161) 상에 배치되고, 복수의 제1 부분들(161)과 전기적으로 연결될 수 있다. 상기 어느 하나의 언더 범프 패턴(160)의 제1 부분들(161)은 제2 부분(162)에 의해 병합될(merge) 수 있다. 이에 따라, 접지 언더 범프 패턴(160G)을 병합하기 위한 별도의 도전 패턴이 생략될 수 있다. 반도체 패키지(1)의 제조 공정이 간소화되고, 반도체 패키지(1)의 두께가 감소할 수 있다.
전원 언더 범프 패턴(160P)은 접지 언더 범프 패턴(160G)과 옆으로 이격되며, 전기적으로 분리될 수 있다. 전원 언더 범프 패턴(160P)은 복수 개로 제공되고, 복수의 전원 언더 범프 패턴들(160P) 중 적어도 하나는 복수개의 제1 부분(161)을 포함할 수 있다. 전원 언더 범프 패턴들(160P)의 제1 부분들(161) 각각은 대응되는 전원 솔더 패턴(500P)과 접촉할 수 있다. 상기 어느 하나의 전원 언더 범프 패턴(160P)의 제2 부분(162)은 복수의 제1 부분들(161) 상에 배치되고, 복수의 제1 부분들(161)과 전기적으로 연결될 수 있다. 전원 언더 범프 패턴(160P)의 제1 부분들(161)은 제2 부분(162)에 의해 병합될(merge) 수 있다. 이에 따라, 전원 언더 범프 패턴(160P)을 병합하기 위한 별도의 도전 패턴이 생략될 수 있다. 반도체 패키지(1)의 제조 공정이 더욱 간소화될 수 있다. 도시되지 않았으나, 복수의 전원 언더 범프 패턴들(160P) 중 다른 하나는 단수개의 제1 부분(161)을 포함할 수 있다.
신호 언더 범프 패턴(160S)은 접지 언더 범프 패턴(160G) 및 전원 언더 범프 패턴(160P)과 옆으로 이격되며, 접지 언더 범프 패턴(160G) 및 전원 언더 범프 패턴(160P)과 전기적으로 분리될 수 있다. 신호 언더 범프 패턴(160S)은 복수의 신호 솔더 패턴들(500S)을 병합하지 않을 수 있다. 신호 언더 범프 패턴들(160S) 각각은 단수의 제1 부분(161)을 포함할 수 있다. 예를 들어, 신호 언더 범프 패턴(160S)의 제2 부분(162)은 단수의 제1 부분(161) 및 단수의 신호 솔더 패턴(500S)과 전기적으로 연결될 수 있다.
실시예에 따르면, 신호 언더 범프 패턴(160S)의 제2 부분(162)의 너비(W2)는 접지 언더 범프 패턴(160G)의 제2 부분(162)의 너비(W1)보다 더 작을 수 있다. 언더 범프 패턴(160S)의 제2 부분(162)의 단면적은 접지 언더 범프 패턴(160G)의 제2 부분(162)의 단면적보다 더 작을 수 있다. 접지 언더 범프 패턴(160G)의 제2 부분(162)은 라우팅 및 배선으로 기능하되, 신호 언더 범프 패턴(160S)의 제2 부분(162)은 배선 부분으로 기능하지 않을 수 있다. 이하, 언더 범프 패턴(160)의 평면 배치 및 형상에 대하여 설명한다.
도 1d와 같이, 신호 언더 범프 패턴(160S)의 평면 형상은 원형일 수 있으나, 이에 제약되지 않는다. 접지 언더 범프 패턴(160G)의 제2 부분(162)은 신호 언더 범프 패턴(160S)의 제2 부분(162)과 다른 평면 형상을 갖고, 다른 평면적을 가질 수 있다. 일 예로, 접지 언더 범프 패턴(160G)은 사각형과 같은 다각형의 형상을 가질 수 있다. 다른 예로, 접지 언더 범프 패턴(160G)의 평면 형상은 직사각형 부분 및 상기 직사각형 부분에 결합된 원형 부분들을 포함할 수 있다. 접지 언더 범프 패턴(160G)의 상면의 평면적은 신호 언더 범프 패턴(160S)의 상면의 평면적보다 클 수 있다. 접지 언더 범프 패턴(160G)의 제2 부분(162)은 비교적 넓은 평면적을 가져, 후술할 바와 같이 제1 도전 패턴들(110S, 110G, 110P)을 전기적으로 차폐시킬 수 있다. 본 명세에서 별도의 한정이 없는 한, 어떤 구성 요소의 평면 형상 및 평면적은 상기 구성 요소의 상면의 평면 형상 및 상면의 평면적을 각각 의미할 수 있다.
접지 언더 범프 패턴(160G)은 비교적 큰 평면적을 가질 수 있다. 이 때, 접지 언더 범프 패턴(160G)의 제2 부분(162)은 제1 홀(169)을 더 가질 수 있다. 상기 제1 홀(169)은 접지 언더 범프 패턴(160G)의 제2 부분(162)의 상면 및 하면을 관통할 수 있다. 도시되지 않았으나, 제2 절연층(102)은 상기 제1 홀(169)을 통해 제1 절연층(101)과 직접 접촉할 수 있다. 접지 언더 범프 패턴(160G)이 큰 평면적을 갖더라도, 상기 제1 홀(169)이 제공되므로 평면적 관점에서 특정 영역에 언더 범프 패턴들(160)이 집중적으로 배치되는 것이 방지될 수 있다. 이에 따라, 재배선 기판(100)의 신뢰성이 향상될 수 있다. 제1 홀(169)의 형성 여부는 접지 언더 범프 패턴(160G)의 평면적에 따라 결정될 수 있다.
다시 도 1b 및 도 1c를 참조하면, 제1 절연층(101)이 언더 범프 패턴(160)의 상면과 측벽 상에 배치될 수 있다. 제1 절연층(101)은 최하부 절연층일 수 있다. 언더 범프 패턴(160)의 하면(160b)은 제1 절연층(101)에 의해 덮히지 않을 수 있다. 도 1c와 같이 언더 범프 패턴(160)의 하면(160b)은 제1 절연층(101)의 하면보다 더 높은 레벨에 배치될 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있고, 레벨 차이는 제1 절연층(101)의 하면(101b) 또는 반도체칩(200)의 상면과 수직한 방향에서 측정될 수 있다. 제1 절연층(101)의 하면(101b)은 반도체칩(200)의 상면과 평행할 수 있다. 제1 절연층(101)은 예를 들어, 감광성 폴리머와 같은 유기 물질을 포함할 수 있다. 본 명세서에서, 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
언더 범프 씨드 패턴(170)이 언더 범프 패턴(160)의 제1 부분(161)의 측벽 및 제2 부분(162)의 하면 상에 제공될 수 있다. 언더 범프 패턴(160)은 제1 절연층(101) 및 언더 범프 패턴(160) 사이에 개재될 수 있다. 언더 범프 패턴(160)에 의해 제1 절연층(101) 및 언더 범프 패턴(160) 사이의 접착력이 개선될 수 있다. 이에 따라, 반도체 패키지(1)의 신뢰성 및 내구성이 향상될 수 있다.
실시예들에 따르면, 언더 범프 씨드 패턴(170)은 언더 범프 패턴(160)의 제1 부분(161)의 하면(160b) 상에 배치되지 않을 수 있다. 솔더 패턴(500)은 언더 범프 패턴(160)의 하면(160b)과 직접 물리적으로 접촉할 수 있다. 솔더 패턴(500) 및 언더 범프 패턴(160) 사이의 접착력은 비교적 클 수 있다. 이에 따라, 솔더 패턴(500)이 언더 범프 패턴(160)에 안정적으로 부착될 수 있다.
도 1c와 같이 언더 범프 씨드 패턴(170)은 제1 두께(T11)를 갖고, 상기 제1 두께(T11)는 언더 범프 패턴(160)의 제2 부분(162)의 하면 상에 배치된 부분의 두께일 수 있다. 즉, 제1 두께(T11)는 언더 범프 패턴(160)의 제2 부분(162)의 하면 및 제1 절연층(101)의 상면 사이에서의 언더 범프 씨드 패턴(170)의 두께일 수 있다. 언더 범프 씨드 패턴(170)의 최하부면(170b)은 언더 범프 패턴(160)의 제1 부분(161)의 측벽 상에 제공될 수 있다. 언더 범프 씨드 패턴(170)의 최하부면(170b)은 언더 범프 패턴(160)의 하면(160b)보다 더 높은 레벨에 배치될 수 있다. 언더 범프 씨드 패턴(170)의 최하부면(170b) 및 언더 범프 패턴(160)의 하면(160b) 사이의 레벨 차이는 제1 두께(T11)보다 더 크고, 제1 두께(T11)의 10배보다 작을 수 있다. 언더 범프 패턴(160)의 하면(160b)은 제1 절연층(101)의 하면(101b) 보다 높은 레벨에 제공될 수 있다. 언더 범프 패턴(160)의 하면(160b) 및 제1 절연층(101)의 하면(101b) 사이의 레벨 차이는 제1 두께(T11)와 실질적으로 동일할 수 있다.
도 1a 및 도 1b와 같이 제2 절연층(102)이 제1 절연층(101) 상에 배치되어, 제1 절연층(101)의 상면 및 언더 범프 패턴들(160)의 제2 부분들(162)의 상면과 측벽들을 덮을 수 있다. 제2 절연층(102)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제1 절연층(101) 및 제2 절연층(102) 사이의 경계면은 구분되지 않을 수 있다.
도 1b와 같이 제1 도전 패턴들(110S, 110G, 110P)이 언더 범프 패턴들(160S, 160G, 160P) 상에 각각 배치되고, 대응되는 언더 범프 패턴들(160S, 160G, 160P)과 각각 접속할 수 있다. 제1 도전 패턴들(110S, 110G, 110P)은 제1 신호 패턴(110S), 제1 접지 패턴(110G), 및 제1 전원 패턴(110P)을 포함할 수 있다. 제1 신호 패턴(110S), 제1 접지 패턴(110G), 및 제1 전원 패턴(110P)은 서로 전기적으로 분리되고, 서로 옆으로 이격 배치될 수 있다. 제1 도전 패턴들(110S, 110G, 110P) 각각은 예를 들어, 구리와 같은 금속을 포함할 수 있다.
제1 신호 패턴(110S)은 제1 신호 비아 부분(111S) 및 제1 신호 배선 패턴(112S)을 포함할 수 있다. 본 명세서에서 어떤 도전 구성 요소의 비아 부분은 수직적 연결을 위한 부분일 수 있다. 어떤 도전 구성 요소의 배선 패턴은 수평적 연결을 위한 부분일 수 있다. 제1 신호 비아 부분(111S)은 제2 절연층(102)의 상부를 관통하고, 신호 언더 범프 패턴(160S)과 접속할 수 있다. 제1 신호 배선 패턴(112S)은 제2 절연층(102)의 상면 상에 배치되고, 제1 신호 비아 부분(111S)의 상부 측벽과 경게면 없이 연결될 수 있다. 제1 신호 배선 패턴(112S)은 제1 신호 비아 부분(111S)과 동일한 물질을 포함할 수 있다. 제1 신호 배선 패턴(112S)의 하면은 제1 신호 비아 부분(111S)의 하면보다 더 높은 레벨에 배치될 수 있다. 제1 신호 배선 패턴(112S)은 수평적으로 연장될 수 있다. 예를 들어, 제1 신호 배선 패턴(112S)은 제1 방향(D1)과 나란하게 연장될 수 있다. 다른 예로, 제1 신호 배선 패턴(112S)의 적어도 일부는 평면적 관점에서 도 1e와 같이 제2 방향(D2)과 나란한 장축을 가질 수 있다. 제2 방향(D2)은 제1 절연층(101)의 하면(101b)에 평행하고, 제1 방향(D1)과 교차할 수 있다. 또 다른 예로, 제1 신호 배선 패턴(112S)은 제3 방향(D3)으로 연장된 장축을 갖는 부분을 더 포함할 수 있다. 제3 방향(D3)은 제1 절연층(101)의 하면(101b)에 평행하고, 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 제1 신호 배선 패턴(112S)의 평면적 배치 및 형상은 도 1e에 제약되지 않고, 다양하게 변형될 수 있다. 제1 신호 배선 패턴(112S)은 하부 신호 배선 패턴일 수 있다.
제1 신호 패턴들(110S)은 복수 개로 제공될 수 있다. 복수의 제1 신호 패턴들(110S)의 제1 신호 배선 패턴들(112S)은 서로 옆으로 이격 배치될 수 있다. 제1 신호 배선 패턴들(112S)은 좁은 피치 및 좁은 너비를 가질 수 있다. 이에 따라, 반도체 패키지(1)가 고집적화될 수 있다. 예를 들어, 제1 신호 배선 패턴들(112S)의 각각의 너비(W2)는 대응되는 접지 언더 범프 패턴(160G)의 너비(W1)보다 더 작을 수 있다. 상기 대응되는 접지 언더 범프 패턴(160G)은 제1 신호 배선 패턴들(112S)과 수직적으로 오버랩될 수 있다.
제1 신호 배선 패턴들(112S)의 하면 상에 접지된 구성 요소가 없는 경우, 제1 신호 배선 패턴들(112S) 및 외부 장치 사이의 전기적 간섭이 발생할 수 있다. 실시예들에 따르면, 접지 언더 범프 패턴(160G)의 상면 상에 복수의 제1 신호 배선 패턴들(112S)이 제공될 수 있다. 예를 들어, 접지 언더 범프 패턴(160G)의 제2 부분(162)은 복수의 제1 신호 배선 패턴들(112S)과 수직적으로 오버랩될 수 있다. 이에 따라, 반도체 패키지(1) 동작 시, 접지 언더 범프 패턴(160G) 및 외부의 전기 장치 사이의 전기적 간섭이 방지될 수 있다. 반도체 패키지(1)는 향상된 동작 신뢰성을 나타낼 수 있다.
제1 접지 패턴(110G)은 비아 부분을 포함하되, 배선 부분을 포함하지 않을 수 있다. 제1 접지 패턴(110G)은 접지 언더 범프 패턴(160G)과 접속할 수 있다. 제1 접지 패턴(110G)의 하부는 제1 절연층(101) 내에 제공될 수 있다. 제1 접지 패턴(110G)의 상부는 제1 신호 배선 패턴(112S)과 옆으로 이격 배치될 수 있다. 도 1e와 같이 제1 접지 패턴(110G)은 평면적 관점에서 원형의 형상을 가질 수 있다.
제1 전원 패턴(110P)은 비아 부분을 포함하되, 배선 부분을 포함하지 않을 수 있다. 제1 전원 패턴(110P)은 전원 언더 범프 패턴(160P)과 접속할 수 있다. 제1 전원 패턴(110P)의 하부는 제1 절연층(101) 내에 제공될 수 있다.
제1 씨드 패턴(117)이 각 제1 도전 패턴(110S, 110G, 110P)과 대응되는 언더 범프 패턴(160) 사이 및 상기 제1 도전 패턴(110S, 110G, 110P)과 제1 절연층(101) 사이에 개재될 수 있다. 제1 씨드 패턴(117)은 예를 들어, 구리, 티타늄, 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다.
제3 절연층(103)이 제2 절연층(102) 상에 배치되어, 복수의 제1 도전 패턴들(110S, 110G, 110P)을 덮을 수 있다. 예를 들어, 제3 절연층(103)은 제1 접지 패턴(110G)의 상부 측벽과 상면, 제1 전원 패턴(110P)의 상부 측벽과 상면, 제1 신호 비아 부분(111S)의 상부 측벽과 상면, 및 제1 신호 배선 패턴(112S)의 측벽과 상면을 덮을 수 있다. 제3 절연층(103)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제3 절연층(103)은 제2 절연층(102)과 동일할 물질을 포함할 수 있다. 제3 절연층(103) 및 제2 절연층(102) 사이의 경계면은 구분되지 않을 수 있다. 제1 씨드 패턴(117)은 제1 도전 패턴들(110S, 110G, 110P)과 제3 절연층(103) 사이에 개재되지 않을 수 있다.
제2 도전 패턴들(120S, 120G, 120P)이 제1 도전 패턴들(110S, 110G, 110P) 상에 각각 제공되고, 대응되는 제1 도전 패턴들(110S, 110G, 110P)과 각각 접속할 수 있다. 제2 도전 패턴들(120S, 120G, 120P)은 제3 절연층(103) 내에 및 제3 절연층(103)의 상면 상에 배치될 수 있다. 제2 도전 패턴들(120S, 120G, 120P)은 제2 신호 패턴(120S), 제2 접지 패턴(120G), 및 제2 전원 패턴(120P)을 포함할 수 있다. 제2 신호 패턴(120S), 제2 접지 패턴(120G), 및 제2 전원 패턴(120P)은 서로 전기적으로 분리되고, 서로 옆으로 이격 배치될 수 있다. 제2 도전 패턴들(120S, 120G, 120P) 각각은 예를 들어, 구리와 같은 금속을 포함할 수 있다.
제2 접지 패턴(120G)은 제2 접지 비아 부분(121G) 및 제2 접지 배선 패턴(122G)을 포함할 수 있다. 제2 접지 비아 부분(121G)의 하부는 제3 절연층(103) 내에 제공되고, 제1 접지 패턴(110G)과 접속할 수 있다. 제2 접지 배선 패턴(122G)은 제3 절연층(103)의 상면 상에 배치되고, 제2 접지 비아 부분(121G)의 상부 측벽과 경계면 없이 연결될 수 있다. 제2 접지 배선 패턴(122G)의 하면은 제2 접지 비아 부분(121G)의 하면보다 더 높은 레벨에 배치될 수 있다. 제2 접지 배선 패턴(122G)은 제1 방향(D1)으로 연장될 수 있다.
도 1f와 같이 제2 접지 배선 패턴(122G)은 제2 방향(D2)으로 더 연장될 수 있다. 예를 들어, 제2 접지 배선 패턴(122G)은 판(plate)의 형태를 가질 수 있다. 제2 접지 배선 패턴(122G)은 평면적 관점에서 사각형의 단면을 가질 수 있다. 제2 접지 배선 패턴(122G)이 비교적 큰 평면적을 갖는 경우, 제2 접지 배선 패턴(122G)은 복수의 제2 홀들(129)을 가질 수 있다. 상기 제2 홀들(129) 각각은 제2 접지 배선 패턴(122G)의 상면 및 하면을 관통할 수 있다. 도시되지 않았으나, 제4 절연층(104)은 제2 홀들(129)을 통해 제3 절연층(103)과 직접 접촉할 수 있다. 상기 제2 홀들(129)에 의해 제2 도전 패턴들(120S, 120G, 120P)이 평면적 관점에서 특정 영역에 집중적으로 배치되는 것이 방지될 수 있다. 이에 따라, 재배선 기판(100)의 신뢰성이 향상될 수 있다. 제2 접지 배선 패턴(122G)의 평면적 배치 및 형상은 도 2에 제약되지 않고, 다양하게 변형될 수 있다.
도 1b와 같이 제2 접지 배선 패턴(122G)은 복수개의 제1 신호 배선 패턴들(112S) 상에 제공되고, 상기 복수개의 제1 신호 배선 패턴들(112S)과 수직적으로 오버랩될 수 있다. 예를 들어, 복수개의 제1 신호 배선 패턴들(112S)이 접지 언더 범프 패턴(160G)의 상면 및 제2 접지 배선 패턴(122G)의 하면 사이에 개재될 수 있다. 제2 접지 배선 패턴(122G)의 너비는 대응되는 제1 신호 배선 패턴들(112S) 각각의 너비보다 더 클 수 있다. 상기 대응되는 제1 신호 배선 패턴들(112S)은 제2 접지 배선 패턴(122G)과 수직적으로 오버랩될 수 있다. 제2 접지 배선 패턴(122G)은 하부 접지 배선 패턴일 수 있다.
제2 신호 패턴(120S)은 비아 부분을 포함할 수 있다. 제2 신호 패턴(120S)의 하부는 제3 절연층(103) 내에 제공되고, 제1 신호 패턴(110S)과 접속할 수 있다. 제2 신호 패턴(120S)은 배선 부분을 포함하지 않을 수 있다. 따라서, 제2 신호 패턴(120S)의 상면의 너비는 제2 접지 패턴(120G)의 상면의 너비보다 더 작을 수 있다. 도 1f와 같이 제2 신호 패턴(120S)의 평면적은 제2 접지 패턴(120G)의 평면적보다 더 작을 수 있다. 제2 신호 패턴(120S)의 평면 형상은 제2 접지 패턴(120G)의 평면 형상과 다를 수 있다. 일 예로, 제2 신호 패턴(120S)은 평면적 관점에서 원형의 형상을 가질 수 있으나, 이에 제약되지 않는다.
도 1a와 같이, 제2 전원 패턴(120P)은 제2 전원 비아 부분을 포함할 수 있다. 제2 전원 패턴(120P)의 제2 전원 비아 부분의 하부는 제3 절연층(103) 내에 제공되고, 제1 전원 패턴(110P)과 접속할 수 있다. 제2 전원 패턴(120P)은 제2 전원 배선 부분(미도시)을 더 포함할 수 있다.
제2 씨드 패턴(127)이 각 제2 도전 패턴(120S, 120G, 120P)과 제1 도전 패턴(110S, 110G, 110P) 사이 및 제2 도전 패턴(120S, 120G, 120P)과 제3 절연층(103) 사이에 개재될 수 있다. 제2 씨드 패턴(127)은 예를 들어, 구리, 티타늄, 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다.
제4 절연층(104)이 제3 절연층(103) 상에 배치되어, 제2 도전 패턴들(120S, 120G, 120P)의 측벽들과 상면들을 덮을 수 있다. 제4 절연층(104)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제4 절연층(104)은 제3 절연층(103)과 동일할 물질을 포함할 수 있다. 제4 절연층(104) 및 제3 절연층(103) 사이의 경계면은 구분되지 않을 수 있다. 제2 씨드 패턴(127)은 제2 도전 패턴(120S, 120G, 120P)과 제4 절연층(104) 사이에 개재되지 않을 수 있다.
제3 도전 패턴들(130S, 130G, 130P)이 제2 도전 패턴들(120S, 120G, 120P) 상에 각각 배치되고, 대응되는 제2 도전 패턴들(120S, 120G, 120P)과 각각 접속할 수 있다. 제3 도전 패턴들(130S, 130G, 130P)은 제4 절연층(104) 내에 또는 제4 절연층(104) 상에 배치될 수 있다. 제3 도전 패턴들(130S, 130G, 130P)은 제3 신호 패턴(130S), 제3 접지 패턴(130G), 및 제3 전원 패턴(130P)을 포함할 수 있다. 제3 신호 패턴(130S), 제3 접지 패턴(130G), 및 제3 전원 패턴(130P)은 서로 전기적으로 분리되고, 서로 옆으로 이격 배치될 수 있다. 제3 도전 패턴들(130S, 130G, 130P)은 예를 들어, 구리와 같은 금속을 포함할 수 있다.
제3 신호 패턴(130S)은 제3 신호 비아 부분(131S) 및 제3 신호 배선 패턴(132S)을 포함할 수 있다. 제3 신호 비아 부분(131S)의 하부는 제4 절연층(104) 내에 제공되고, 제2 신호 패턴(120S)과 접속할 수 있다. 제3 신호 배선 패턴(132S)은 제4 절연층(104)의 상면 상에 배치되고, 제3 신호 비아 부분(131S)의 상부 측벽과 경계면 없이 연결될 수 있다. 제3 신호 배선 패턴(132S)은 상부 신호 배선 패턴일 수 있다. 제3 신호 배선 패턴(132S)의 하면은 제3 신호 비아 부분(131S)의 하면보다 더 높은 레벨에 배치될 수 있다. 제3 신호 패턴들(130S)은 복수 개로 제공될 수 있다. 복수의 제3 신호 패턴들(130S)의 제3 신호 배선 패턴들(132S)은 서로 옆으로 이격 배치될 수 있다. 제3 신호 배선 패턴들(132S)은 좁은 피치 및 좁은 너비를 가져, 반도체 패키지(1)가 고집적화될 수 있다. 예를 들어, 제3 신호 배선 패턴들(132S)의 너비들 각각의 너비는 대응되는 제2 접지 배선 패턴(122G)의 너비보다 더 작을 수 있다. 상기 대응되는 제2 접지 배선 패턴(122G)은 상기 제3 신호 배선 패턴들(132S)의 하면들과 수직적으로 오버랩될 수 있다. 제3 신호 배선 패턴(132S)의 평면 형상은 도 1e의 제1 신호 배선 패턴(112S)의 예에서 설명한 바와 같이 유사할 수 있다.
실시예들에 따르면, 제2 접지 배선 패턴(122G)이 제1 신호 배선 패턴들(112S) 및 제3 신호 배선 패턴들(132S) 사이에 개재될 수 있다. 제3 신호 배선 패턴들(132S)은 제2 접지 배선 패턴(122G)에 의해 제1 신호 배선 패턴들(112S)로부터 전기적으로 차폐될 수 있다. 제1 신호 배선 패턴들(112S) 및 제3 신호 배선 패턴들(132S) 사이의 전기적 간섭이 방지될 수 있다. 반도체 패키지(1)는 향상된 동작 신뢰성을 나타낼 수 있다.
제3 접지 패턴(130G)은 비아 부분을 포함하되, 배선 부분을 포함하지 않을 수 있다. 제3 접지 패턴(130G)의 하부는 제4 절연층(104) 내에 제공되고, 제2 접지 패턴(120G)과 접속할 수 있다. 제3 접지 패턴(130G)의 평면 형상은 도 1e의 제1 접지 패턴(110G)의 평면 형상 예에서 설명한 바와 유사할 수 있다.
제3 전원 패턴(130P)은 비아 부분을 포함하되, 배선 부분을 포함하지 않을 수 있다. 제3 전원 패턴(130P)의 하부는 제4 절연층(104) 내에 제공되고, 제2 전원 패턴(120P) 접속할 수 있다.
제3 씨드 패턴(137)이 각 제3 도전 패턴(130S, 130G, 130P)과 대응되는 제2 도전 패턴(120S, 120G, 120P) 사이 및 제3 도전 패턴(130S, 130G, 130P)과 제3 절연층(103) 사이에 개재될 수 있다. 제3 씨드 패턴(137)은 예를 들어, 구리, 티타늄, 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다.
제5 절연층(105)이 제4 절연층(104) 상에 배치되어, 제3 도전 패턴들(130S, 130G, 130P)의 측벽들과 상면들을 덮을 수 있다. 제5 절연층(105)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제5 절연층(105)은 제4 절연층(104)과 동일할 물질을 포함할 수 있다. 제4 절연층(104) 및 제5 절연층(105) 사이의 경계면은 구분되지 않을 수 있다. 제3 씨드 패턴(137)은 제3 도전 패턴(130S, 130G, 130P)과 제5 절연층(105) 사이에 개재되지 않을 수 있다.
제4 도전 패턴들(140S, 140G, 140P)이 제3 도전 패턴들(130S, 130G, 130P) 상에 각각 제공되고, 대응되는 제3 도전 패턴들(130S, 130G, 130P)과 각각 접속할 수 있다. 제4 도전 패턴들(140S, 140G, 140P)은 제5 절연층(105) 내에 및 제5 절연층(105)의 상면 상에 배치될 수 있다. 제4 도전 패턴들(140S, 140G, 140P)은 제4 신호 패턴(140S), 제4 접지 패턴(140G), 및 제4 전원 패턴(140P)을 포함할 수 있다. 제4 신호 패턴(140S), 제4 접지 패턴(140G), 및 제4 전원 패턴(140P)은 서로 전기적으로 분리되고, 서로 옆으로 이격 배치될 수 있다. 제4 도전 패턴들(140S, 140G, 140P) 각각은 예를 들어, 구리와 같은 금속을 포함할 수 있다.
제4 접지 패턴(140G)은 제4 접지 비아 부분(141G) 및 제4 접지 배선 패턴(142G)일 수 있다. 제4 접지 비아 부분(141G)의 하부는 제4 절연층(104) 내에 제공되고, 제3 접지 패턴(130G)과 접속할 수 있다. 제4 접지 배선 패턴(142G)은 제5 절연층(105)의 상면 상에 배치되고, 제4 접지 비아 부분(141G)의 상부 측벽과 경계면 없이 연결될 수 있다. 제4 접지 배선 패턴(142G)의 하면은 제4 접지 비아 부분(141G)의 하면보다 더 높은 레벨에 배치될 수 있다. 제4 접지 배선 패턴(142G)은 제1 방향(D1)으로 연장될 수 있다. 제4 접지 배선 패턴(142G)은 도 1f의 제2 접지 배선 패턴(122G)의 예에서 설명한 바와 유사한 평면 형상을 가질 수 있다.
제4 접지 배선 패턴(142G)은 복수개의 제3 신호 배선 패턴들(132S)과 수직적으로 오버랩될 수 있다. 예를 들어, 복수개의 제3 신호 배선 패턴들(132S) 제4 접지 배선 패턴(142G)의 하면 및 제2 접지 배선 패턴(122G)의 상면 사이에 개재될 수 있다. 제4 접지 배선 패턴(142G)의 상면의 너비는 대응되는 제3 신호 배선 패턴들(132S) 각각의 상면의 너비보다 더 클 수 있다. 상기 대응되는 제3 신호 배선 패턴들(132S)은 상기 제4 접지 배선 패턴(142G)과 수직적으로 오버랩될 수 있다. 제4 접지 배선 패턴(142G)은 상부 접지 배선 패턴일 수 있다.
제4 신호 패턴(140S)은 비아 부분을 포함할 수 있다. 제4 신호 패턴(140S)의 하부는 제5 절연층(105) 내에 제공되고, 제3 신호 패턴(130S)와 접속할 수 있다. 제4 신호 패턴(140S)은 배선 부분을 포함하지 않을 수 있다. 따라서, 제4 신호 패턴(140S)의 상면의 너비는 제4 접지 패턴(140G)의 상면의 너비보다 더 작을 수 있다. 제4 신호 패턴(140S)의 상면의 평면적은 제4 접지 패턴(140G)의 상면의 평면적보다 더 작을 수 있다. 평면적 관점에서의 제4 신호 패턴(140S)의 형상 및 배치는 도 1f의 제2 신호 패턴(120S)의 예에서 설명한 바와 유사할 수 있다. 예를 들어, 제4 신호 패턴(140S)은 평면적 관점에서 원형의 형상을 가질 수 있다.
제4 전원 패턴(140P)은 제4 전원 비아 부분을 포함할 수 있다. 제4 전원 패턴(140P)의 제4 전원 비아 부분은 제5 절연층(105) 내에 제공되고, 제3 전원 패턴(130P)과 접속할 수 있으나 이에 제약되지 않는다. 제4 전원 패턴(140P)은 제4 전원 배선 패턴을 더 포함할 수 있다. 제4 전원 배선 패턴의 평면 형상은 도 1f의 제2 접지 배선 패턴(122G)의 예에서 설명한 바와 유사할 수 있다.
제4 씨드 패턴(147)이 각 제4 도전 패턴(140S, 140G, 140P)과 대응되는 제3 도전 패턴(130S, 130G, 130P) 사이 및 제4 도전 패턴(140S, 140G, 140P)과 제5 절연층(105) 사이에 개재될 수 있다. 제4 씨드 패턴(147)은 예를 들어, 구리, 티타늄, 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다.
제6 절연층(106)이 제5 절연층(105) 상에 배치되어, 제4 도전 패턴들(140S, 140G, 140P)의 측벽들과 상면들을 덮을 수 있다. 제6 절연층(106)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제6 절연층(106)은 제5 절연층(105)과 동일할 물질을 포함할 수 있다. 제5 절연층(105) 및 제6 절연층(106) 사이의 경계면은 구분되지 않을 수 있다. 제4 씨드 패턴(147)은 제4 도전 패턴(140S, 140G, 140P)과 제6 절연층(106) 사이에 개재되지 않을 수 있다.
본딩 패드들(150)은 제6 절연층(106) 내에 및 제6 절연층(106)의 상면 상에 배치될 수 있다. 본딩 패드들(150)은 신호 본딩 패드(150S), 접지 본딩 패드(150G), 및 전원 본딩 패드(150P)를 포함할 수 있다. 신호 본딩 패드(150S), 접지 본딩 패드(150G), 및 전원 본딩 패드(150P)는 서로 전기적으로 분리되고, 서로 옆으로 이격 배치될 수 있다. 신호 본딩 패드(150S), 접지 본딩 패드(150G), 및 전원 본딩 패드(150P)는 제4 신호 패턴(140S), 제4 접지 패턴(140G), 및 제4 전원 패턴(140P) 상에 각각 배치되고, 제4 신호 패턴(140S), 제4 접지 패턴(140G), 및 제4 전원 패턴(140P)과 각각 접속할 수 있다. 본딩 패드들(150)의 하부들은 제6 절연층(106) 내에 배치될 수 있다. 본딩 패드들(150)의 상부들은 제6 절연층(106)의 상면 상에 배치될 수 있다. 각각의 본딩 패드들(150)에서, 상부의 너비는 하부의 너비보다 더 클 수 있다. 본딩 패드들(150)은 구리와 같은 도전 물질을 포함할 수 있다. 다만, 본딩 패드(150)들 각각은 제1 내지 제4 도전 패턴들(110S, 110G, 110P, 120S, 120G, 120P, 130S, 130G, 130P, 140S, 140G, 140P)과 다른 물질을 더 포함할 수 있다. 예를 들어, 본딩 패드(150) 각각은 복수의 적층된 층들을 포함하고, 상기 각각의 본딩 패드들(150)의 최상부층은 금 또는 니켈을 포함할 수 있다.
패드 씨드 패턴들(157)이 본딩 패드들(150)과 제6 절연층(106) 사이에 각각 개재될 수 있다. 패드 씨드 패턴들(157)은 본딩 패드들(150) 및 제4 도전 패턴들(140S, 140G, 140P) 사이로 각각 연장될 수 있다. 패드 씨드 패턴들(157)은 서로 이격되고, 전기적으로 분리될 수 있다. 패드 씨드 패턴들(157) 각각은 예를 들어, 구리, 티타늄, 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다.
제4 도전 패턴들(140S, 140G, 140P)은 최상부 배선 패턴에 해당할 수 있다. 예를 들어, 제4 도전 패턴들(140S, 140G, 140P)은 패드 씨드 패턴들(157)과 각각 직접 접촉할 수 있다. 제4 도전 패턴들(140S, 140G, 140P)은 본딩 패드들(150)의 하면들 상에 각각 배치되고, 상기 본딩 패드들(150)과 각각 접속할 수 있다.
최상부 배선 패턴들이 신호 배선으로 사용되는 경우, 상기 신호 배선 및 외부 장치 사이의 전기적 간섭이 발생할 수 있다. 실시예들에 따르면, 제4 도전 패턴들(140S, 140G, 140P)은 제4 접지 배선 패턴(142G)을 포함할 수 있고, 제4 신호 패턴(140S)은 배선 부분을 포함하지 않을 수 있다. 제4 접지 배선 패턴(142G)은 재배선 기판(100)의 최상부 접지 배선 패턴에 해당할 수 있고, 제3 신호 배선 패턴들(132S)이 최상부 신호 배선에 해당할 수 있다. 제4 접지 배선 패턴(142G)이 제3 신호 배선 패턴들(132S)의 상면들 상에 배치되어, 상기 제3 신호 배선 패턴들(132S)과 수직적으로 오버랩될 수 있다. 이에 따라, 제3 신호 배선 패턴들(132S) 및 외부의 전기 장치 사이의 전기적 간섭이 방지될 수 있다. 반도체 패키지(1)는 향상된 동작 신뢰성을 나타낼 수 있다.
실시예들에 따르면, 언더 범프 패턴들(160) 각각은 도 1b와 같이 비교적 두꺼운 두께(T0)를 가질 수 있다. 예를 들어, 언더 범프 패턴(160)의 두께(T0)는 제1 신호 배선 패턴(112S)의 두께(T1), 제2 접지 배선 패턴(122G)의 두께(T2), 제3 신호 배선 패턴(132S)의 두께(T3), 및 제4 접지 배선 패턴(142G)의 두께(T4)보다 더 클 수 있다. 언더 범프 패턴(160)이 이와 같은 조건을 만족하여, 재배선 기판(100)이 향상된 신뢰성을 나타낼 수 있다. 언더 범프 패턴(160)의 두께(T0)가 5μm보다 작은 경우, 반도체 패키지(1)의 신뢰성이 저하될 수 있다. 언더 범프 패턴(160)의 두께(T0)가 20μm보다 큰 경우, 반도체 패키지(1)가 소형화되기 어려울 수 있다. 실시예들에 따른 언더 범프 패턴(160)의 두께(T0)는 대략 5μm 내지 20μm일 수 있다. 반도체 패키지(1)는 향상된 신뢰성 및 작은 두께를 가질 수 있다.
언더 범프 패턴(160)의 상부가 하부와 동일한 너비를 갖는 경우, 언더 범프 패턴(160)의 두께(T0)로 인해 제1 절연층(101)의 상면은 굴곡(undulation)을 가질 수 있다. 이 경우, 복수의 제1 도전 패턴들(110S, 110G, 110P)의 상면들은 서로 다른 레벨에 배치될 수 있다. 마찬가지로, 제2 절연층(102)의 상면 및 제3 절연층(103)의 상면은 굴곡을 가질 수 있다. 이 경우, 복수의 제2 도전 패턴들(120S, 120G, 120P)의 상면들이 서로 과도하게 다른 레벨에 배치될 수 있다. 복수의 제3 도전 패턴들(130S, 130G, 130P)의 상면들이 서로 과도하게 다른 레벨에 배치될 수 있다 복수의 제4 도전 패턴들(140S, 140G, 140P)의 상면들이 서로 과도하게 다른 레벨에 배치될 수 있다. 제1 도전 패턴들(110S, 110G, 110P)의 상면들의 레벨 차이, 제2 도전 패턴들(120S, 120G, 120P)의 상면들의 레벨 차이, 제3 도전 패턴들(130S, 130G, 130P)의 상면들의 레벨 차이, 또는 제4 도전 패턴들(140S, 140G, 140P)의 상면들의 레벨 차이로 인해, 제1 내지 제4 도전 패턴들(110S, 110G, 110P, 120S, 120G, 120P, 130S, 130G, 130P, 140S, 140G, 140P) 사이의 전기적 연결의 불량이 발생할 수 있다. 상기 전기적 불량은 제1 내지 제4 도전 패턴들(110S, 110G, 110P, 120S, 120G, 120P, 130S, 130G, 130P, 140S, 140G, 140P) 중 수직적으로 인접한 어느 2개 사이에 발생할 수 있다.
실시예들에 따르면, 언더 범프 패턴(160)의 제2 부분(162)의 너비가 제1 부분(161)의 너비보다 크므로, 제1 도전 패턴들(110S, 110G, 110P)의 상면들의 굴곡, 제2 도전 패턴들(120S, 120G, 120P)의 상면들의 굴곡, 및 제3 도전 패턴들(130S, 130G, 130P)의 상면들, 및 제4 도전 패턴들(140S, 140G, 140P)의 상면들의 굴곡의 발생이 감소되거나 방지될 수 있다. 이에 따라, 제1 내지 제4 도전 패턴들(110S, 110G, 110P, 120S, 120G, 120P, 130S, 130G, 130P, 140S, 140G, 140P) 사이의 전기적 연결이 양호할 수 있다.
적층된 절연층들(101, 102, 103, 104)의 개수 및 도전 패턴들(110S, 110G, 110P, 120S, 120G, 120P, 130S, 130G, 130P, 140S, 140G, 140P) 의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다. 도시되지 않았으나, 재배선 기판(100)은 상부 보호층을 더 포함하고, 상부 보호층은 제6 절연층(106) 및 본딩 패드들(150)을 덮을 수 있다. 재배선 기판(100)은 하부 보호층을 더 포함하고, 하부 보호층은 제1 절연층(101)의 하면(101b)을 더 덮을 수 있다.
반도체칩(200)은 재배선 기판(100)의 제1 면 상에 실장될 수 있다. 반도체칩(200)은 칩 패드들(205) 및 집적 회로들(미도시)을 포함할 수 있다. 칩 패드들(205)은 반도체칩(200)의 하면 상에 노출될 수 있다. 집적 회로들은 반도체칩(200) 내에 제공될 수 있다. 집적 회로들은 메모리 회로, 로직 회로, 및/또는 이들의 조합을 포함할 수 있다. 집적 회로들은 내부 연결 배선들을 통해 칩 패드들(205)과 전기적으로 연결될 수 있다. 어떤 구성 요소가 칩 패드들(205)과 접속한다는 것은 상기 구성 요소가 반도체칩(200)과 접속한다는 것을 의미할 수 있다. 어떤 구성 요소가 반도체칩(200)과 접속한다는 것은 상기 구성 요소가 반도체칩(200)의 집적 회로들과 접속한다는 것을 의미할 수 있다. 칩 패드들(205)은 신호 칩 패드(205S), 접지 칩 패드(205G), 및 전원 칩 패드(205P)를 포함할 수 있다. 신호 칩 패드(205S), 접지 칩 패드(205G), 및 전원 칩 패드(205P)는 서로 옆으로 이격 배치되고, 전기적으로 분리될 수 있다.
본딩 범프들(250)이 반도체칩(200)의 칩 패드들(205) 및 재배선 기판(100)의 본딩 패드들(150) 사이에 각각 제공되어, 칩 패드들(205) 및 본딩 패드들(150)과 각각 전기적으로 연결될 수 있다. 본딩 범프들(250)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 본딩 범프들(250)는 솔더 물질과 같은 도전 물질을 포함할 수 있다. 반도체칩(200)은 본딩 범프들(250)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 본 명세서에서, 재배선 기판(100)과 전기적으로 연결된다는 것은 제1 내지 제4 도전 패턴들(110S, 110G, 110P, 120S, 120G, 120P, 130S, 130G, 130P, 140S, 140G, 140P) 중 적어도 하나와 전기적으로 연결된다는 것을 의미한다. 본딩 범프들(250)의 피치는 솔더 패턴들(500)의 피치보다 더 작을 수 있다.
반도체 패키지(1)는 몰딩막(400)을 더 포함할 수 있다. 몰딩막(400)은 재배선 기판(100) 상에 배치되어, 반도체칩(200)을 덮을 수 있다. 몰딩막(400)은 절연층들 중 최상부 절연층을 덮을 수 있다. 상기 최상부 절연층은 제6 절연층(106)일 수 있다. 몰딩막(400)은 반도체칩(200)과 재배선 기판(100) 사이의 갭으로 더 연장되어, 본딩 범프들(250)를 밀봉할 수 있다. 몰딩막(400)은 예를 들어, 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 도시되지 않았으나 언더필막이 재배선 기판(100) 및 반도체칩(200) 사이의 갭에 더 개재될 수 있다.
도 1g는 실시예들에 따른 언더 범프 씨드 패턴 및 언더 범프 패턴을 설명하기 위한 도면으로 도 1a의 Ⅱ영역을 확대 도시한 도면에 대응된다.
도 1g를 참조하면, 언더 범프 씨드 패턴(170)의 최하부면(170b)은 언더 범프 패턴(160)의 하면(160b)과 실질적으로 동일한 레벨에 배치될 수 있다. 언더 범프 씨드 패턴(170)의 최하부면(170b)은 제1 절연층(101)의 하면(101b)보다 더 높은 레벨에 배치될 수 있다. 언더 범프 씨드 패턴(170)의 최하부면(170b) 및 제1 절연층(101)의 하면(101b) 사이의 레벨 차이는 제1 두께(T)와 실질적으로 동일할 수 있다.
이하, 실시예들에 따른 반도체 패키지의 제조 방법을 설명한다.
도 2a 내지 도 2n은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 참조하면, 캐리어 기판(900) 및 이형층(990)이 준비될 수 있다. 이형층(990)은 캐리어 기판(900) 상에 부착될 수 있다. 제1 절연층(101), 언더 범프 씨드층(170Z), 및 제1 레지스트 패턴(981)이 캐리어 기판(900) 상에 형성될 수 있다. 이형층(990)이 캐리어 기판(900)과 제1 절연층(101) 사이 그리고 캐리어 기판(900)과 언더 범프 씨드층(170Z) 사이에 더 개재될 수 있다. 이형층(990)에 의해 제1 절연층(101) 및 언더 범프 씨드층(170Z)이 캐리어 기판(900)에 부착될 수 있다.
제1 절연층(101)을 형성하는 것은 감광성 폴리머을 코팅하여 예비 절연층을 형성하는 것 및 상기 예비 절연층을 상에 식각 공정을 수행하는 것을 포함할 수 있다. 상기 식각 공정에 의해 제1 절연층(101)은 제1 오프닝들(101A)을 가지고, 제1 오프닝들(101A)은 이형층(990)의 상면 및 제1 절연층(101)의 내측벽들을 노출시킬 수 있다.
언더 범프 씨드층(170Z)이 캐리어 기판(900) 상에 형성되어, 이형층(990)의 노출된 상면 및 제1 절연층(101)을 덮을 수 있다. 예를 들어, 언더 범프 씨드층(170Z)은 제1 절연층(101)의 내측벽들 및 상면을 콘포말하게 덮을 수 있다. 언더 범프 씨드층(170Z)은 증착 공정에 의해 형성될 수 있다.
제1 레지스트 패턴(981)은 제1 절연층(101)의 상면 상에 형성되어, 언더 범프 씨드층(170Z)을 덮을 수 있다. 제1 가이드 오프닝들(981G)이 제1 레지스트 패턴(981) 내에 형성되어, 언더 범프 씨드층(170Z)을 노출시킬 수 있다. 제1 가이드 오프닝들(981G)은 제1 오프닝들(101A)과 각각 수직적으로 오버랩될 수 있다. 제1 가이드 오프닝들(981G)의 너비들은 대응되는 제1 오프닝들(101A)의 너비들보다 더 클 수 있다.
도 2b를 참조하면, 언더 범프 패턴들(160)이 제1 오프닝들(101A) 및 제1 가이드 오프닝들(981G) 내에 각각 형성되어, 언더 범프 씨드층(170Z)을 덮을 수 있다. 언더 범프 패턴들(160)은 언더 범프 씨드층(170Z)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 언더 범프 패턴들(160)이 제1 레지스트 패턴(981)의 상면 상으로 연장되기 이전에 전기 도금 공정이 종료될 수 있다. 이에 따라, 언더 범프 패턴들(160)의 형성 과정에서, 별도의 평탄화 공정이 필요하지 않을 수 있다.
언더 범프 패턴들(160) 각각은 제1 부분(161) 및 제2 부분(162)을 포함할 수 있다. 언더 범프 패턴(160)의 제1 부분(161)은 대응되는 제1 오프닝(101A) 내에 제공되고, 제2 부분(162)은 제1 가이드 오프닝(981G) 내에 제공될 수 있다. 제1 가이드 오프닝(981G)의 너비가 제1 오프닝(101A0의 너비보다 더 크므로, 언더 범프 패턴(160)의 제2 부분(162)의 너비는 제1 부분(161)의 너비보다 더 클 수 있다.
언더 범프 패턴(160)이 단일막 내에 형성되는 경우, 언더 범프 패턴(160)을 두껍게 형성하기 어려울 수 있다. 실시예들에 따르면, 언더 범프 씨드층(170Z)은 제1 절연층(101)의 상면 상으로 연장될 수 있고, 언더 범프 패턴(160)은 언더 범프 씨드층(170Z) 상에서 제1 절연층(101) 및 제1 레지스트 패턴(981) 내에 형성될 수 있다. 이에 따라, 비교적 큰 두께(T0)의 언더 범프 패턴(160)이 용이하게 형성될 수 있다. 예를 들어, 언더 범프 패턴(160)의 두께(T0)는 대략 5μm 내지 20μm일 수 있다.
언더 범프 패턴들(160)은 신호 언더 범프 패턴(160S), 접지 언더 범프 패턴(160G), 및 전원 언더 범프 패턴(160P)을 포함할 수 있다. 제1 레지스트 패턴(981)을 사용하여 언더 범프 패턴들(160S, 160G, 160P)이 형성되므로, 별도의 패터닝 공정 없이 신호 언더 범프 패턴(160S), 접지 언더 범프 패턴(160G), 및 전원 언더 범프 패턴(160P)이 서로 옆으로 이격될 수 있다. 이에 따라, 반도체 패키지의 제조 공정이 단순화될 수 있다.
도 2c를 참조하면, 제1 레지스트 패턴(981)이 제거되어, 언더 범프 씨드층(170Z)의 제1 부분의 상면 및 언더 범프 패턴들(160)의 제2 부분들(162)의 측벽들이 노출될 수 있다. 제1 레지스트 패턴(981)의 제거는 스트립(strip) 공정에 의해 진행될 수 있다.
도 2c 및 도 2d를 차례로 참조하면, 언더 범프 씨드층(170Z)을 패터닝하여, 복수의 언더 범프 씨드 패턴들(170)을 형성할 수 있다. 언더 범프 씨드층(170Z)을 패터닝하는 것은 노출된 언더 범프 씨드층(170Z)의 제1 부분을 식각하는 것을 포함할 수 있다. 이에 따라, 언더 범프 씨드층(170Z)의 제1 부분이 제거되고, 제1 절연층(101)의 상면이 노출될 수 있다. 상기 식각 공정에서 언더 범프 패턴들(160)은 언더 범프 씨드층(170Z)에 대해 식각 선택성을 가질 수 있다. 언더 범프 씨드층(170Z)의 제2 부분들은 언더 범프 패턴들(160)의 하면들 상에 각각 제공될 수 있다. 이에 따라, 언더 범프 씨드층(170Z)의 제2 부분들은 상기 식각 공정에 의해 제거되지 않을 수 있다. 상기 식각 공정 후, 남아 있는 언더 범프 씨드층(170Z)의 제2 부분들은 언더 범프 씨드 패턴들(170)을 각각 형성할 수 있다. 언더 범프 씨드 패턴들(170)은 서로 이격되며, 전기적으로 분리될 수 있다.
도 2e를 참조하면, 제2 절연층(102)이 제1 절연층(101) 및 언더 범프 패턴들(160) 상에 형성되어, 언더 범프 패턴들(160)의 제2 부분들(162)의 상면들과 측벽들을 덮을 수 있다. 제2 절연층(102)의 형성은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다.
제2 절연층(102)이 패터닝되어, 제2 오프닝들(102A)이 제1 절연층(101) 내에 형성될 수 있다. 제1 절연층(101)의 패터닝은 노광 공정 및 현상 공정에 의해 진행될 수 있다. 제2 오프닝들(102A)은 언더 범프 패턴들(160)의 상면들을 각각 노출시킬 수 있다.
도 2f를 참조하면, 제1 씨드층(117Z), 제2 레지스트 패턴(982), 및 제 1 도전 패턴들(110S, 110G, 110P)이 제1 절연층(101) 상에 형성될 수 있다. 먼저, 제1 씨드층(117Z)이 제1 절연층(101) 상에 및 제2 오프닝들(102A) 내에 형성될 수 있다. 제1 씨드층(117Z)은 제2 절연층(102)의 상면, 제2 절연층(102)의 내측벽, 및 언더 범프 패턴들(160)의 노출된 상면들을 콘포말하게 덮을 수 있다.
제2 레지스트 패턴(982)이 제1 씨드층(117Z) 상에 형성될 수 있다. 제2 레지스트 패턴(982)을 형성하는 것은 포토 레지스트 물질을 제1 씨드층(117Z) 상에 도포하는 것을 포함할 수 있다. 제2 레지스트 패턴(982)이 패터닝되어, 제2 가이드 오프닝들(982G)을 형성할 수 있다. 제2 레지스트 패턴(982)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 제2 가이드 오프닝들(982G)은 제2 오프닝들(102A)과 각각 연결될 수 있다. 제2 가이드 오프닝들(982G)의 너비들은 대응되는 제2 오프닝들(102A)의 너비들보다 클 수 있다. 제2 가이드 오프닝들(982G) 각각은 제1 씨드층(117Z)을 노출시킬 수 있다.
제1 도전 패턴들(110S, 110G, 110P)이 제2 오프닝들(102A) 내에 각각 형성되어, 제1 씨드층(117Z)을 덮을 수 있다. 예를 들어, 제1 도전 패턴들(110S, 110G, 110P)은 제2 오프닝들(102A)을 각각 채울 수 있다. 제1 도전 패턴들(110S, 110G, 110P)은 제2 가이드 오프닝들(982G)의 하부들을 각각 채우되, 제2 레지스트 패턴(982)의 상면 상으로 연장되지 않을 수 있다. 제1 도전 패턴들(110S, 110G, 110P)은 제1 씨드층(117Z)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제1 도전 패턴들(110S, 110G, 110P)의 형성 과정에서, 별도의 평탄화 공정이 수행되지 않을 수 있다.
제1 도전 패턴들(110S, 110G, 110P)은 제1 신호 패턴(110S), 제1 접지 패턴(110G), 및 제1 전원 패턴(110P)을 포함할 수 있다. 제1 신호 패턴(110S), 제1 접지 패턴(110G), 및 제1 전원 패턴(110P)은 서로 분리될 수 있다. 예를 들어, 제1 신호 패턴(110S), 제1 접지 패턴(110G), 및 제1 전원 패턴(110P)은 서로 옆으로 이격될 수 있다. 제2 레지스트 패턴(982)을 사용하여 제1 도전 패턴들(110S, 110G, 110P)이 형성되므로, 제1 신호 패턴(110S), 제1 접지 패턴(110G), 및 제1 전원 패턴(110P)의 분리를 위한 별도의 식각 공정이 필요하지 않을 수 있다. 이에 따라, 제1 도전 패턴들(110S, 110G, 110P)의 형성 공정이 단순화될 수 있다.
언더 범프 패턴들(160)의 제2 부분들(162)의 너비들이 크므로, 제2 절연층(102)의 상면 및 제1 도전 패턴들(110S, 110G, 110P)의 상면들이 굴곡을 갖지 않거나 완화된 굴곡을 갖도록 형성될 수 있다.
도 2g를 참조하면, 제2 레지스트 패턴(982)이 제거되어, 제1 씨드층(117Z)의 제1 부분의 상면을 노출시킬 수 있다. 제2 레지스트 패턴(982)의 제거는 스트립 공정에 의해 수행될 수 있다.
도 2h를 참조하면, 제1 씨드층(117Z)의 노출된 제1 부분이 제거되어, 제1 씨드 패턴(117)을 형성할 수 있다. 제1 씨드층(117Z)의 제1 부분의 제거는 식각 공정에 의해 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 상기 식각 공정에서 제1 도전 패턴들(110S, 110G, 110P)은 제1 씨드층(117Z)에 대해 식각 선택성을 가질 수 있다. 제1 씨드층(117Z)의 제2 부분들은 제1 도전 패턴들(110S, 110G, 110P)의 하면 상에 배치되어, 상기 식각 공정에 노출되지 않을 수 있다. 상기 식각 공정이 종료된 후, 남아 있는 제1 씨드층(117Z)의 제2 부분들은 복수의 제1 씨드 패턴들(117)을 형성할 수 있다. 복수의 제1 씨드 패턴들(117)은 서로 분리될 수 있다.
도 2i를 참조하면, 제3 절연층(103), 제2 씨드 패턴(127), 및 제2 도전 패턴들(120S, 120G, 120P)이 제2 절연층(102) 상에 형성될 수 있다. 제3 절연층(103), 제2 씨드 패턴(127), 및 제2 도전 패턴들(120S, 120G, 120P)의 형성은 도 2e 내지 도 2h의 제2 절연층(102), 제1 씨드 패턴(117), 및 제1 도전 패턴들(110S, 110G, 110P)의 형성 예에서 설명한 바와 각각 동일한 방법에 의해 수행될 수 있다.
구체적으로, 제3 절연층(103)이 제2 절연층(102) 상에 형성되어, 제2 절연층(102) 및 제1 도전 패턴들(110S, 110G, 110P)을 덮을 수 있다. 언더 범프 패턴들(160) 각각이 제2 부분(162)을 포함하여, 제3 절연층(103)의 상면이 완화된 굴곡을 갖거나 굴곡을 가지지 않을 수 있다. 제3 절연층(103)의 형성은 코팅 공정에 의해 진행될 수 있다.
제3 절연층(103)이 패터닝되어, 제3 오프닝들(미도시)이 제3 절연층(103) 내에 형성될 수 있다. 제3 오프닝들은 제1 도전 패턴들(110S, 110G, 110P)의 상면들을 노출시킬 수 있다.
제2 씨드 패턴(127) 및 제2 도전 패턴들(120S, 120G, 120P)을 형성하는 것은 제2 씨드층(미도시)을 제3 오프닝들 내에 및 제3 절연층(103)의 상면 상에 형성하는 것, 상기 제2 씨드층 상에 제3 가이드 오프닝들을 갖는 제3 레지스트 패턴을 형성하는 것, 제2 씨드층을 전극으로 사용한 전기 도금 공정을 수행하는 것, 상기 제3 레지스트 패턴을 제거하여, 제2 씨드층의 일 부분을 노출시키는 것, 및 노출된 제2 씨드층의 노출된 일 부분을 식각하는 것을 포함할 수 있다.
상기 전기 도금 공정에 의해 제3 오프닝들 및 제3 가이드 오프닝들 내에 제2 도전 패턴들(120S, 120G, 120P)이 형성될 수 있다. 제2 도전 패턴들(120S, 120G, 120P)은 제2 신호 패턴(120S), 제2 접지 패턴(120G), 및 제2 전원 패턴(120P)을 포함할 수 있다. 제2 신호 패턴(120S), 제2 접지 패턴(120G), 및 제2 전원 패턴(120P)은 서로 분리될 수 있다.
상기 제2 씨드층을 식각하여 복수의 제2 씨드 패턴들(127)이 형성될 수 있다. 제2 씨드 패턴들(127)은 서로 분리될 수 있다.
도 2j를 참조하면, 제4 절연층(104), 제3 씨드 패턴(137), 및 제3 도전 패턴들(130S, 130G, 130P)이 제3 절연층(103) 상에 형성될 수 있다. 제4 절연층(104), 제3 씨드 패턴(137), 및 제3 도전 패턴들(130S, 130G, 130P)은 도 2e 내지 도 2h의 제2 절연층(102), 제1 씨드 패턴(117), 및 제1 도전 패턴들(110S, 110G, 110P)의 형성 예에서 설명한 바와 각각 동일한 방법에 의해 수행될 수 있다.
제5 절연층(105)이 제4 절연층(104) 상에 형성되어, 제4 절연층(104) 및 제3 도전 패턴들(130S, 130G, 130P)을 덮을 수 있다. 제4 절연층(104)이 패터닝되어, 제4 오프닝들이 제4 절연층(104) 내에 형성될 수 있다. 제4 오프닝들은 제3 도전 패턴들(130S, 130G, 130P)의 상면들을 노출시킬 수 있다.
언더 범프 패턴들(160) 각각이 제2 부분(162)을 포함하여, 제4 절연층(104)의 상면 및 제5 절연층(105)의 상면이 완화된 굴곡을 갖거나 굴곡을 가지지 않을 수 있다.
도 2k를 참조하면, 제4 씨드 패턴(147), 제4 도전 패턴들(140S, 140G, 140P), 및 제6 절연층(106)이 제5 절연층(105) 상에 형성될 수 있다. 제4 씨드 패턴(147), 및 제4 도전 패턴들(140S, 140G, 140P) 의 형성은 도 2f 내지 도 2h의 제1 씨드 패턴(117), 및 제1 도전 패턴들(110S, 110G, 110P)의 형성 예에서 설명한 바와 각각 동일한 방법에 의해 수행될 수 있다. 제6 절연층(106)의 형성은 도 2e의 제2 절연층(102)의 형성 예에서 설명한 바와 실질적으로 동일한 방법에 의해 수행될 수 있다. 제6 절연층(106)은 홀들을 가지고, 상기 홀들은 제4 도전 패턴들(140S, 140G, 140P)의 상면들을 각각 노출시킬 수 있다. 언더 범프 패턴들(160) 각각이 제2 부분(162)을 포함하여, 제6 절연층(106)의 상면이 완화된 굴곡을 갖거나 굴곡을 가지지 않을 수 있다.
패드 씨드 패턴들(157) 및 본딩 패드들(150)이 제6 절연층(106) 내에 및 제6 절연층(106) 상에 형성될 수 있다. 패드 씨드 패턴들(157) 및 본딩 패드들(150)을 형성하는 것은 도 2f 내지 도 2h의 제1 씨드 패턴(117) 및 제1 도전 패턴들(110S, 110G, 110P)의 형성 예에서 설명한 바와 각각 실질적으로 동일한 방법에 의해 수행될 수 있다.
예를 들어, 패드 씨드 패턴들(157) 및 본딩 패드들(150)을 형성하는 것은 패드 씨드층을 제6 절연층(106) 상에 형성하는 것, 상기 패드 씨드층 상에 가이드 오프닝을 갖는 레지스트 패턴을 형성하는 것, 상기 패드 씨드층을 전극으로 사용한 전기 도금 공정을 수행하는 것, 상기 레지스트 패턴을 제거하여, 패드 씨드층의 일 부분을 노출시키는 것, 및 패드 씨드층의 노출된 일 부분을 식각하는 것을 포함할 수 있다. 상기 패드 씨드층을 식각하여 복수의 패드 씨드 패턴들(157)이 형성될 수 있다. 복수의 패드 씨드 패턴들(157)은 서로 분리될 수 있다.
상기 전기 도금 공정에 의해 홀들 및 가이드 오프닝들 내에 본딩 패드들(150)이 형성될 수 있다. 본딩 패드들(150)은 신호 본딩 패드(150S), 접지 본딩 패드(150G), 및 전원 본딩 패드(150P)를 포함할 수 있다. 신호 본딩 패드(150S), 접지 본딩 패드(150G), 및 전원 본딩 패드(150P)는 서로 분리될 수 있다. 이후, 레지스트 패턴이 제거되어, 제6 절연층(106)의 상면이 노출될 수 있다. 지금까지 설명한 제조예에 의해 재배선 기판(100)의 제조가 완성될 수 있다.
도 2l을 참조하면, 복수의 칩 패드들(205)을 갖는 반도체칩(200)이 준비될 수 있다. 칩 패드들(205)이 본딩 패드들(150)과 각각 정렬되도록, 반도체칩(200)이 제6 절연층(106) 상에 배치될 수 있다. 복수의 본딩 범프들(250)이 반도체칩(200) 및 재배선 기판(100) 사이에 형성될 수 있다. 본딩 범프들(250)은 칩 패드들(205) 및 본딩 패드들(150)과 각각 접속할 수 있다.
몰딩막(400)이 제6 절연층(106) 상에 형성되어, 반도체칩(200)을 밀봉할 수 있다. 몰딩막(400)은 제6 절연층(106)과 반도체칩(200) 사이의 갭 영역으로 더 연장되어, 본딩 범프들(250)을 밀봉할 수 있다.
도시된 바와 달리, 언더필막이 제6 절연층(106)과 반도체칩(200) 사이의 갭 영역에 더 형성될 수 있다.
도 2m를 참조하면, 이형층(990) 및 캐리어 기판(900)이 제1 절연층(101)으로부터 제거되어, 제1 절연층(101)의 하면(101b) 및 언더 범프 씨드 패턴들(170)의 하면들이 노출될 수 있다. 이형층(990) 및 캐리어 기판(900)의 제거는 물리적인 방법에 의해 수행될 수 있다.
도 2n를 참조하면, 언더 범프 씨드 패턴들(170)의 각각의 일부가 제거되어, 언더 범프 패턴들(160)의 하면들(160b)이 노출될 수 있다. 언더 범프 씨드 패턴들(170)의 제거는 식각 공정에 의해 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 상기 식각 공정에서 언더 범프 패턴들(160) 및 제1 절연층(101)은 언더 범프 씨드 패턴들(170)에 대해 식각 선택성을 가질 수 있다. 따라서, 식각 공정의 종료 이후, 언더 범프 패턴들(160) 및 제1 절연층(101)은 남아 있을 수 있다.
언더 범프 씨드 패턴들(170) 각각의 일부들이 제거되므로, 언더 범프 패턴들(160)의 하면들(160b)은 제1 절연층(101)의 하면(101b) 보다 더 낮은 레벨에 배치될 수 있다. 언더 범프 패턴들(160)의 하면들(160b) 및 제1 절연층(101)의 하면(101b) 사이의 레벨 차이는 언더 범프 씨드 패턴들(170) 각각의 제1 두께(도 2c의 T11)와 실질적으로 동일할 수 있다.
상기 식각 공정 후, 각 언더 범프 씨드 패턴(170)은 언더컷을 가질 수 있다. 상기 언더 범프 씨드 패턴(170)의 언더컷은 대응되는 언더 범프 패턴(160)의 제1 부분(161) 및 제1 절연층(101) 사이에 형성될 수 있다. 이에 따라 도 1c와 같이 언더 범프 씨드 패턴(170)의 최하부면(170b)은 언더 범프 패턴(160)의 하면(160b)보다 더 낮은 레벨에 배치될 수 있다.
다른 예로, 식각 공정 조건 조절에 의해 언더 범프 씨드 패턴(170)의 최하부면(170b)은 도 1g의 예에서 설명한 바와 같이 언더 범프 패턴(160)의 하면(160b)과 실질적으로 동일한 레벨에 배치될 수 있다.
도 1a 및 도 1b를 다시 참조하면, 솔더 패턴들(500) 각각이 대응되는 언더 범프 패턴(160)의 노출된 하면(160b) 상에 각각 형성될 수 있다. 솔더 패턴(500)을 형성하는 것은 솔더볼 부착(attaching) 공정을 수행하는 것을 포함할 수 있다.
솔더 패턴(500) 및 언더 범프 씨드 패턴(170) 사이의 결합력은 비교적 약할 수 있다. 예를 들어, 솔더 패턴(500) 및 언더 범프 씨드 패턴(170) 사이의 결합력은 솔더 패턴(500) 및 언더 범프 패턴(160) 사이의 결합력보다 약할 수 있다. 실시예들에 따르면, 언더 범프 씨드 패턴(170)이 제거된 후, 솔더 패턴들(500)이 언더 범프 패턴(160) 상에 형성되므로, 솔더 패턴(500)은 언더 범프 패턴(160)과 직접 접촉할 수 있다. 솔더 패턴(500)이 언더 범프 패턴(160)에 견고하게 결합될 수 있다. 지금까지 설명한 제조예에 의해 반도체 패키지(1)의 제조가 완성될 수 있다.
지금까지 설명의 간소화를 위해 단수의 반도체 패키지(1)의 제조에 대하여 도시 및 설명하였으나, 본 발명의 반도체 패키지(1) 제조 방법이 칩 레벨의 제조에 한정되는 것은 아니다. 예를 들어, 반도체 패키지(1)는 칩 레벨, 패널 레벨 또는 웨이퍼 레벨로 제조될 수 있다.
도 3은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3을 참조하면, 반도체 패키지(2)는 재배선 기판(100'), 솔더 패턴들(500), 반도체칩(200), 및 몰딩막(400)을 포함할 수 있다. 솔더 패턴들(500), 반도체칩(200), 및 몰딩막(400)은 도 1a 내지 도 1g의 예들에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 반도체 패키지(2)는 본딩 범프들(250)을 포함하지 않을 수 있다.
재배선 기판(100')은 제1 내지 제6 절연층들(101, 102, 103, 104, 105, 106), 제1 내지 도 4 도전 패턴들(110S, 110G, 110P, 120S, 120G, 120P, 130S, 130G, 130P, 140S, 140G, 140P), 제1 내지 제4 씨드 패턴들(117, 127, 137, 147), 언더 범프 씨드 패턴(170), 및 언더 범프 패턴들(160)을 포함할 수 있다. 제1 내지 제6 절연층들(101, 102, 103, 104, 105, 106) 및 제1 내지 도 4 도전 패턴들(110S, 110G, 110P, 120S, 120G, 120P, 130S, 130G, 130P, 140S, 140G, 140P)은 도 1a 내지 도 1g의 예들에서 설명한 바와 유사할 수 있다. 다만, 재배선 기판(100')은 본딩 패드(도 1b에서 150)를 포함하지 않고, 반도체칩(200)은 재배선 기판(100')의 제1 면(100a)과 직접 물리적으로 접촉할 수 있다. 예를 들어, 제6 절연층(106)은 반도체칩(200)의 하면과 직접 물리적으로 접촉할 수 있다. 제4 도전 패턴들(140S, 140G, 140P)은 본딩 범프들 없이 반도체칩(200)의 칩 패드들(205)과 전기적으로 연결될 수 있다. 예를 들어, 제4 씨드 패턴들(147)이 제4 도전 패턴들(140S, 140G, 140P) 및 칩 패드들(205) 사이에 각각 개재되어, 제4 도전 패턴들(140S, 140G, 140P) 및 칩 패드들(205)과 직접 접촉할 수 있다. 제4 신호 패턴(140S), 제4 접지 패턴(140G), 및 제4 전원 패턴(140P)은 제4 씨드 패턴들(470)을 통해 신호 칩 패드(205S), 접지 칩 패드(205G), 및 전원 칩 패드(205P)과 접속할 수 있다.
도 1a 및 도 1b의 예들에서 설명한 바와 달리, 제1 내지 제4 도전패턴들(110S, 110G, 110P, 120S, 120G, 120P, 130S, 130G, 130P, 140S, 140G, 140P) 각각의 상면은 하면보다 작은 너비를 가질 수 있다. 평면적 관점에서 제1 신호 패턴(110S)의 하면 및 제1 접지 패턴(110G)의 하면의 형상 및 배치는 각각 도 1e의 예에서 설명한 제1 신호 패턴(110S)의 상면 및 제1 접지 패턴(110G)의 상면의 형상 및 배치와 유사할 수 있다. 평면적 관점에서, 제2 신호 패턴(120S)의 하면 및 제2 접지 패턴(120G)의 하면의 형상 및 배치는 도 1f의 제2 신호 패턴(120S)의 상면 및 제2 접지 패턴(120G)의 상면의 형상 및 배치와 유사할 수 있다.
제1 씨드 패턴들(117)은 제1 도전 패턴들(110S, 110G, 110P)의 상면들 상에 각각 배치될 수 있다. 예를 들어, 제1 씨드 패턴들(117)은 제1 도전 패턴들(110S, 110G, 110P)과 제3 절연층(103) 사이 및 제1 도전 패턴들(110S, 110G, 110P)과 제2 도전 패턴들(120S, 120G, 120P) 사이에 개재될 수 있다. 제2 씨드 패턴들(127)은 제2 도전 패턴들(120S, 120G, 120P)의 상면들 상에 각각 제공될 수 있다. 제3 씨드 패턴들(137)은 제3 도전 패턴들(130S, 130G, 130P)의 상면들 상에 각각 배치될 수 있다. 제4 씨드 패턴들(147)은 제4 도전 패턴들(140S, 140G, 140P)의 상면들 상에 각각 배치될 수 있다.
언더 범프 패턴들(160)은 도 1a, 도 1b, 및 도 1d의 예에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 언더 범프 패턴들(160) 각각의 제1 부분(161)의 너비는 제2 부분(162)의 너비보다 작을 수 있다. 다만, 언더 범프 패턴(160)의 제1 부분(161)은 상부에 해당할 수 있다. 예를 들어, 언더 범프 패턴(160)의 제1 부분(161)은 제2 부분(162) 상에 배치될 수 있다. 언더 범프 패턴(160)의 제1 부분(161)은 제2 부분(162)과 대응되는 제1 도전 패턴(110S, 110G, 110P) 사이에 개재될 수 있다. 솔더 패턴들(500) 각각은 언더 범프 패턴(160)의 제2 부분(162)의 하면 상에 부착될 수 있다. 언더 범프 패턴(160)의 제2 부분(162)은 솔더 패드로 기능할 수 있다. 언더 범프 패턴들(160)은 신호 언더 범프 패턴(160S), 접지 언더 범프 패턴(160G), 및 전원 언더 범프 패턴(160P)을 포함할 수 있다. 앞서 설명한 바와 같이 접지 언더 범프 패턴(160G) 및 전원 언더 범프 패턴(160P)은 라우팅 및 배선 부분으로 기능할 수 있다. 예를 들어, 복수의 제1 신호 패턴들(110S)의 제1 신호 배선 패턴들이 단수의 접지 언더 범프 패턴(160G)의 제2 부분(162) 상에 제공되며, 상기 제2 부분(162)과 수직적으로 오버랩될 수 있다. 언더 범프 씨드 패턴(170)은 언더 범프 패턴(160) 및 제2 절연층(102) 사이에 개재될 수 있다. 언더 범프 씨드 패턴(170)은 언더 범프 패턴(160)의 제1 부분(161)의 상면과 측벽 그리고 제2 부분(162)의 상면을 덮을 수 있다. 언더 범프 씨드 패턴(170)은 언더 범프 패턴(160)의 하면 상에 제공되지 않을 수 있다.
도 4는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4를 참조하면, 반도체 패키지(3)는 패키지 기판(800), 재배선 기판(100), 솔더 패턴들(500), 제1 반도체칩(210), 칩 스택(2000), 본딩 범프들(250), 및 몰딩막(400)을 포함할 수 있다.
패키지 기판(800)은 인쇄회로기판을 포함할 수 있다. 패키지 기판(800)은 금속 배선들(820) 및 금속 패드들(810)을 포함할 수 있다. 금속 배선들(820)은 패키지 기판(800) 내에 제공될 수 있다. 본 명세서에서 패키지 기판(800)과 접속한다는 것은 금속 배선들(820)과 접속하는 것을 의미할 수 있다. 금속 패드들(810)은 패키지 기판(800)의 상면 상에 제공되어, 금속 배선들(820)과 전기적으로 연결될 수 있다. 외부 접속 단자들(850)이 패키지 기판(800)의 하면 상에 제공되어, 금속 배선들(820)과 각각 접속할 수 있다. 외부의 전기적 신호들은 외부 접속 단자들(850)을 통해 금속 배선들(820)로 전달될 수 있다. 솔더볼들이 외부 접속 단자들(850)로 사용될 수 있다. 외부 접속 단자들(850)은 솔더 물질과 같은 금속을 포함할 수 있다.
재배선 기판(100)이 패키지 기판(800) 상에 배치될 수 있다. 재배선 기판(100)은 인터포저 기판의 역할을 할 수 있다. 솔더 패턴들(500)은 패키지 기판(800)의 금속 패드들(810)과 각각 정렬되고, 금속 패드들(810)과 각각 접속할 수 있다. 재배선 기판(100)은 솔더 패턴들(500)을 통해 패키지 기판(800)과 전기적으로 연결될 수 있다. 재배선 기판(100), 솔더 패턴들(500), 및 몰딩막(400)은 도 1a 내지 도 1g에서 설명한 바와 실질적으로 동일할 수 있다. 본딩 범프들(250)는 제1 본딩 범프들(251) 및 제2 본딩 범프들(252)을 포함할 수 있다.
제1 반도체칩(210)이 재배선 기판(100)의 상면 상에 실장될 수 있다. 제1 본딩 범프들(251)가 제1 반도체칩(210)의 칩 패드(215) 및 본딩 패드(150) 사이에 제공될 수 있다. 제1 반도체칩(210)은 도 1a 및 도 1b의 반도체칩(200)과 실질적으로 동일할 수 있고, 제1 본딩 범프들(251)의 배치 관계, 기능, 및 물질은 도 1a 및 도 1b의 본딩 범프들(250)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 제1 본딩 범프들(251)의 피치는 솔더 패턴들(500)의 피치보다 작을 수 있다. 제1 본딩 범프들(251)의 피치는 외부 접속 단자들(850)의 피치보다 작을 수 있다.
칩 스택(2000)이 재배선 기판(100)의 상면 상에 실장될 수 있다. 칩 스택(2000)은 제1 반도체칩(210)과 옆으로 이격 배치될 수 있다. 칩 스택(2000)은 적층된 복수의 제2 반도체칩들(220)을 포함할 수 있다. 제2 반도체칩들(220) 각각은 도 1a 및 도 1b의 반도체칩(200)과 동일 또는 유사할 수 있다. 다만, 제2 반도체칩들(220)은 제1 반도체칩(210)과 다른 종류의 반도체칩(200)일 수 있다. 예를 들어, 제1 반도체칩(210)은 로직칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 어느 하나이고, 제2 반도체칩들(220) 각각은 로직칩, 메모리칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 다른 하나일 수 있다. 메모리칩은 고대역 메모리(High Bandwidth Memory, HBM) 칩을 포함할 수 있다. 예를 들어, 최하부 제2 반도체칩(220)은 로직칩이고, 나머지 제2 반도체칩들(220)은 고대역 메모리칩들일 수 있다. 제1 반도체칩(210)은 최하부 제2 반도체칩(220)과 다른 종류의 로직칩일 수 있다. 일 예로, 최하부 제2 반도체칩(220)은 컨트롤러 칩이고, 제1 반도체칩(210)은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다.
제2 반도체칩들(220) 각각은 하부 패드(225), 관통 전극(227), 및 상부 패드(226)을 포함할 수 있다. 하부 패드(225) 및 상부 패드(226)는 제2 반도체칩(220)의 하면 및 상면 상에 각각 제공될 수 있다. 하부 패드(225) 및 상부 패드(226) 중 적어도 하나는 제2 반도체칩(220)의 집적 회로들과 전기적으로 연결될 수 있다. 관통 전극(227)은 제2 반도체칩(220) 내에 배치되고, 하부 패드(225) 및 상부 패드(226)와 접속할 수 있다. 최상부 제2 반도체칩(220)은 하부 패드(225)를 포함하되, 관통 전극(227) 및 상부 패드(226)를 포함하지 않을 수 있다. 도시된 바와 달리, 최상부 제2 반도체칩(220)은 관통 전극(227) 및 상부 패드(226)를 더 포함할 수 있다. 인터포저 범프(229)가 인접한 두 제2 반도체칩들(220) 사이에 개재되어, 하부 패드(225) 및 상부 패드(226)와 각각 접속할 수 있다. 이에 따라, 복수의 제2 반도체칩들(220)이 서로 전기적으로 연결될 수 있다. 인터포저 범프(229)는 솔더, 필라, 또는 범프를 포함할 수 있다. 인터포저 범프(229)는 솔더 물질을 포함할 수 있으나, 이에 제약되지 않는다.
다른 예로, 인터포저 범프(229)가 생략될 수 있다. 이 경우, 인접한 반도체칩들(220)의 마주보는 하부 패드(225) 및 상부 패드(226)는 서로 직접 본딩될 수 있다.
제2 본딩 범프(252)가 최하부 제2 반도체칩(220) 및 재배선 기판(100) 사이에 개재되어, 하부 패드(225) 및 대응되는 본딩 패드(150)와 접속할 수 있다. 이에 따라, 제2 반도체칩들(220)은 재배선 기판(100)을 통해 제1 반도체칩(210) 및 솔더 패턴들(500)과 전기적으로 연결될 수 있다. 복수의 제2 본딩 범프들(252)의 배치 관계, 기능, 및 물질은 도 1a 및 도 1b의 본딩 범프들(250)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 제2 본딩 범프들(252)의 피치는 솔더 패턴들(500)의 피치 및 외부 접속 단자들(850)의 피치보다 작을 수 있다.
칩 스택(2000)은 복수개로 제공될 수 있다. 칩 스택들(2000)은 서로 옆으로 이격 배치될 수 있다. 제1 반도체칩(210)은 칩 스택들(2000) 사이에 배치될 수 있다. 이에 따라, 제1 반도체칩(210)과 칩 스택들(2000) 사이의 전기적 통로의 길이가 감소할 수 있다.
제1 언더필막(410)이 재배선 기판(100)과 제1 반도체칩(210) 사이의 제1 갭 영역에 제공되어, 제1 본딩 범프들(251)를 밀봉할 수 있다. 제1 언더필막(410)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제2 언더필막들(420)이 재배선 기판(100)과 칩 스택들(2000) 사이의 제2 갭 영역들에 각각 제공되어, 대응되는 제2 본딩 범프들(252)을 밀봉할 수 있다. 제2 언더필막들(420)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 도시된 바와 달리, 제2 언더필막들(420)이 생략되고, 제1 언더필막(410)이 제2 갭 영역들 사이로 더 연장되어, 제1 본딩 범프들(251) 및 제2 본딩 범프들(252)을 밀봉할 수 있다.
제3 언더필막(430)이 제2 반도체칩들(220) 사이에 제공되어, 인터포저 범프(229)를 밀봉할 수 있다. 제3 언더필막(430)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
몰딩막(400)이 재배선 기판(100) 상에 배치되어, 제1 반도체칩(210)의 측벽 및 제2 반도체칩들(220)의 측벽들을 덮을 수 있다. 몰딩막(400)은 제1 반도체칩(210)의 상면 및 최상부 제2 반도체칩(220)의 상면을 노출시킬 수 있다. 도시된 바와 달리, 몰딩막(400)은 제1 반도체칩(210)의 상면 및 최상부 제2 반도체칩(220)의 상면을 덮을 수 있다. 다른 예로, 제1 언더필막(410) 및 제2 언더필막들(420)이 생략되고, 몰딩막(400)이 제1 갭 영역 및 제2 갭 영역들로 연장될 수 있다.
도전 플레이트(770)가 제1 반도체칩(210)의 상면, 칩 스택(2000)의 상면, 및 몰딩막(400)의 상면 상에 더 배치될 수 있다. 도전 플레이트(770)는 몰딩막(400)의 측벽 상으로 더 연장될 수 있다. 도전 플레이트(770)는 제1 반도체칩(210) 및 칩 스택(2000)을 외부로부터 보호할 수 있다. 예를 들어, 도전 플레이트(770)는 외부의 물리적 충격을 흡수할 수 있다. 도전 플레이트(770)는 열전도율을 높은 물질을 포함하여, 히트 싱크 또는 히트 슬러그로 기능할 수 있다. 예를 들어, 반도체 패키지(3)의 동작 시, 재배선 기판(100), 제1 반도체칩(210), 또는 제2 반도체칩들(220)에서 발생한 열이 도전 플레이트(770)를 통해 빠르게 방출될 수 있다. 도전 플레이트(770)는 전기 전도성을 가져, 전자기파 차폐층으로 기능할 수 있다. 예를 들어, 도전 플레이트(770)는 제1 반도체칩(210) 및 제2 반도체칩들(220)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 도전 플레이트(770)는 재배선 기판(100)을 통해 접지되어, 정전 방전(Electrostatic discharge, ESD)에 의한 제1 반도체칩(210) 또는 제2 반도체칩들(220)의 전기적 손상을 방지할 수 있다.
도시되지 않았으나, 제3 반도체칩이 재배선 기판(100) 상에 더 실장될 수 있다. 제3 반도체칩은 제1 및 제2 반도체칩들(210, 220)과 다른 종류의 반도체칩(200)일 수 있다. 도시된 바와 달리, 몰딩막(400)은 생략될 수 있다.
반도체 패키지(3)은 도 3의 예에서 설명한 재배선 기판(100')을 사용하여 제조될 수 있다. 이 경우, 본딩 범프들(250), 제1 언더필막(410), 및 제2 언더필막(420)은 생략될 수 있다. 재배선 기판(100')과 제1 및 제2 반도체칩들(210, 220) 사이의 배치 관계는 도 3의 재배선 기판(100')과 반도체칩(200) 사이의 배치 관계와 실질적으로 동일할 수 있다.
도 5는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5를 참조하면, 반도체 패키지(4)는 하부 반도체 패키지(20) 및 상부 반도체 패키지(22)를 포함할 수 있다. 하부 반도체 패키지(20)는 재배선 기판(100), 솔더 패턴들(500), 본딩 범프들(250), 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 몰딩막(400), 및 도전 구조체(310)를 포함할 수 있다. 재배선 기판(100), 솔더 패턴들(500), 및 몰딩막(400)은 도 1a 내지 도 1g의 예들에서 설명한 바와 실질적으로 동일할 수 있다.
제2 하부 반도체칩(220A)은 제1 하부 반도체칩(210A)과 옆으로 이격될 수 있다. 제2 하부 반도체칩(220A)은 제1 하부 반도체칩(210A)과 다른 종류의 반도체칩(200)일 수 있다. 예를 들어, 제1 하부 반도체칩(210A)은 로직칩, 메모리칩, 또는 전력 관리 칩 중에서 어느 하나를 포함하고, 제2 하부 반도체칩(220A)은 로직칩, 메모리칩, 또는 전력 관리 칩 중에서 다른 하나를 포함할 수 있다. 로직칩은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. 전력 관리 칩은 전력 관리 집적 회로(Power Management Integrated Circuit, PMIC)를 포함할 수 있다. 일 예로, 제1 하부 반도체칩(210A)은 ACIS 칩이고, 제2 하부 반도체칩(220A)은 전력 관리 칩일 수 있다. 제1 하부 반도체칩(210A) 및 제2 하부 반도체칩(220A) 각각은 도 1a 및 도 1b에서 설명한 반도체칩(200)과 유사할 수 있다. 도시된 바와 달리, 제1 하부 반도체칩(210A) 및 제2 하부 반도체칩(220A) 중에서 적어도 하나는 생략될 수 있다. 또 다른 예로, 제3 반도체칩(미도시)이 재배선 기판(100)의 상면 상에 더 실장될 수 있다.
본딩 범프들(250)은 제1 본딩 범프들(251A) 및 제2 본딩 범프들(252A)을 포함할 수 있다. 제1 본딩 범프들(251A)은 도 3에서 설명한 제1 본딩 범프들(251)와 유사하고, 제2 본딩 범프들(252A)은 도 3에서 설명한 제2 본딩 범프들(252)와 유사할 수 있다. 제1 하부 반도체칩(210A)의 칩 패드들(215A)은 제1 본딩 범프들(251A)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 제2 하부 반도체칩(220A)의 칩 패드들(225A)은 제2 본딩 범프들(252A)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 이에 따라, 제2 하부 반도체칩(220A)이 재배선 기판(100)을 통해 제1 하부 반도체칩(210A)과 전기적으로 연결될 수 있다.
도전 구조체(310)가 재배선 기판(100)의 상면 상에 배치되어, 대응되는 본딩 패드(150)와 접속할 수 있다. 도전 구조체(310)는 제1 및 제2 하부 반도체칩들(210A, 220A)과 옆으로 이격 배치될 수 있다. 도전 구조체(310)는 평면적 관점에서 재배선 기판(100)의 엣지 영역 상에 제공될 수 있다. 금속 기둥이 재배선 기판(100) 상에 제공되어, 도전 구조체(310)를 형성할 수 있다. 즉, 도전 구조체(310)는 금속 기둥일 수 있다. 도전 구조체(310)는 재배선 기판(100)과 전기적으로 연결될 수 있다. 예를 들어, 도전 구조체(310)는 재배선 기판(100)을 통해 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 또는 솔더 패턴들(500)과 전기적으로 연결될 수 있다. 도전 구조체(310)은 구리와 같은 금속을 포함할 수 있다.
몰딩막(400)은 재배선 기판(100)의 상면 상에 배치되어, 제1 및 제2 하부 반도체칩들(210A, 220A)을 덮을 수 있다. 몰딩막(400)은 도전 구조체(310)의 측벽들을 밀봉할 수 있다. 몰딩막(400)의 측벽은 재배선 기판(100)의 측벽과 정렬될 수 있다. 몰딩막(400)은 도전 구조체(310)의 상면(310a)을 노출시킬 수 있다.
하부 반도체 패키지(20)는 상부 재배선층(600)을 더 포함할 수 있다. 상부 재배선층(600)은 몰딩막(400)의 상면 상에 제공될 수 있다. 상부 재배선층(600)은 상부 절연층들(610), 상부 재배선 패턴들(620), 및 상부 본딩 패드(640)를 포함할 수 있다. 상부 절연층들(610)은 몰딩막(400) 상에 적층될 수 있다. 상부 절연층들(610)은 감광성 폴리머를 포함할 수 있다. 상부 재배선 패턴들(620) 각각은 상부 절연층들(610) 내의 비아 부분 및 상부 절연층들(610) 사이의 배선 부분을 포함할 수 있다. 상부 재배선 패턴들(620)은 구리와 같은 금속을 포함할 수 있다. 상부 재배선 패턴들(620) 중 적어도 하나는 도전 구조체(310)의 상면(310a)과 접촉할 수 있다. 상부 본딩 패드(640)는 상부 절연층들(610)의 최상부층 상에 배치되며, 상부 재배선 패턴들(620)과 접속할 수 있다. 상부 본딩 패드(640)는 상부 재배선 패턴들(620) 및 도전 구조체(310)를 통해 솔더 패턴들(500), 제1 하부 반도체칩(210A), 또는 제2 하부 반도체칩(220A)과 전기적으로 연결될 수 있다. 상부 재배선 패턴들(620)이 제공되므로, 상부 본딩 패드(640)는 도전 구조체(310)와 수직적으로 정렬되지 않을 수 있다.
또 다른 예로, 하부 반도체 패키지(20)는 도 3의 예에서 설명한 재배선 기판(100')을 사용하여 제조될 수 있다. 이 경우, 본딩 범프들(250)는 생략될 수 있다. 더하여, 재배선 기판(100')과 제1 및 제2 하부 반도체칩들(210A, 220A) 사이의 배치 관계는 도 3의 재배선 기판(100')과 반도체칩(200) 사이의 배치 관계와 실질적으로 동일할 수 있다.
상부 반도체 패키지(22)는 하부 반도체 패키지(20) 상에 배치될 수 있다. 예를 들어, 상부 반도체 패키지(22)는 상부 재배선층(600) 상에 배치될 수 있다. 상부 반도체 패키지(22)는 상부 기판(710), 상부 반도체칩(720), 및 상부 몰딩막(730)을 포함할 수 있다. 상부 기판(710)은 인쇄회로기판일 수 있다. 다른 예로, 상부 기판(710)은 재배선층일 수 있다. 예를 들어, 상부 기판(710)은 도 2a 내지 도 2k에서 설명한 재배선 기판(100)의 예와 같이 제조될 수 있다. 제1 연결 패드(701) 및 제2 연결 패드(702)가 상부 기판(710)의 하면 및 상면 상에 각각 배치될 수 있다. 배선(703)이 상부 기판(710) 내에 제공되어, 제1 연결 패드(701) 및 제2 연결 패드(702)와 접속할 수 있다. 배선(703)의 도시는 모식적인 것으로, 배선(703)의 형상 및 배치는 다양하게 변형될 수 있다. 제1 연결 패드(701), 제2 연결 패드(702), 및 배선(703)은 금속과 같은 도전 물질을 포함할 수 있다.
상부 반도체칩(720)이 상부 기판(710) 상에 배치될 수 있다. 상부 반도체칩(720)은 집적 회로들(미도시)을 포함할 수 있고, 상기 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 상부 반도체칩(720)은 제1 및 제2 하부 반도체칩들(210A, 220A)과 다른 종류의 반도체칩(200)일 수 있다. 예를 들어, 상부 반도체칩(720)은 메모리칩일 수 있다. 범프 단자(715)가 상부 기판(710) 및 상부 반도체칩(720) 사이에 개재되어, 제2 연결 패드(702) 및 상부 반도체칩(720)의 칩 패드(725)와 접속할 수 있다. 상부 반도체칩(720)은 범프 단자(715) 및 배선(703)을 통해 제1 연결 패드(701)와 전기적으로 연결될 수 있다. 도시된 바와 달리, 범프 단자(715)가 생략되고, 칩 패드(725)가 제2 연결 패드(702)와 직접 접속할 수 있다.
상부 몰딩막(730)이 상부 기판(710) 상에 제공되어, 상부 반도체칩(720)을 덮을 수 있다. 상부 몰딩막(730)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
상부 반도체 패키지(22)는 열 방출 구조체(780)를 더 포함할 수 있다. 열 방출 구조체(780)는 히트 싱크, 히트 슬러그, 또는 열전달물질(TIM)층을 포함할 수 있다. 열 방출 구조체(780)는 예를 들어, 금속을 포함할 수 있다. 열 방출 구조체(780)는 상부 몰딩막(730)의 상면에 배치될 수 있다. 열 방출 구조체(780)는 상부 몰딩막(730)의 측면 또는 몰딩막(400)의 측벽 상으로 더 연장될 수 있다.
반도체 패키지(4)는 연결 단자(650)를 더 포함할 수 있다. 연결 단자(650)는 상부 본딩 패드(640) 및 제1 연결 패드(701) 사이에 개재되어, 상부 본딩 패드(640) 및 제1 연결 패드(701)와 접속할 수 있다. 이에 따라, 상부 반도체 패키지(22)가 연결 단자(650)를 통해 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 및 솔더 패턴들(500)과 전기적으로 연결될 수 있다. 상부 반도체 패키지(22)의 전기적 연결은 상부 반도체칩(720) 내의 집적 회로들과 전기적 연결을 의미할 수 있다. 연결 단자(650)는 솔더, 범프, 또는 이들의 조합을 포함할 수 있다. 연결 단자(650)는 솔더 물질을 포함할 수 있다.
다른 예로, 상부 기판(710)이 생략되고, 연결 단자(650)는 상부 반도체칩(720)의 칩 패드(725)와 직접 접속할 수 있다. 이 경우, 상부 몰딩막(730)은 상부 재배선층(600)의 상면과 직접 접촉할 수 있다. 또 다른 예로, 상부 기판(710) 및 연결 단자(650)가 생략되고, 상부 반도체칩(720)의 칩 패드(725)는 상부 본딩 패드(640)와 직접 접속할 수 있다.
도 6은 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6을 참조하면, 반도체 패키지(5)는 하부 반도체 패키지(21) 및 상부 반도체 패키지(22)를 포함할 수 있다. 하부 반도체 패키지(21)는 재배선 기판(100), 솔더 패턴들(500), 본딩 범프들(250), 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 몰딩막(400), 및 연결 기판(300)을 포함할 수 있다. 재배선 기판(100), 솔더 패턴들(500), 본딩 범프들(250), 및 몰딩막(400)은 도 1a 내지 도 1g의 예들에서 설명한 바와 동일 또는 유사할 수 있다. 제1 하부 반도체칩(210A) 및 제2 하부 반도체칩(220A)은 도 5에서 설명한 제1 하부 반도체칩(210A) 및 제2 하부 반도체칩(220A)과 각각 실질적으로 동일할 수 있다. 본딩 범프들(250)은 제1 본딩 범프들(251A) 및 제2 본딩 범프들(252A)을 포함할 수 있다. 제1 본딩 범프들(251A) 및 제2 본딩 범프들(252A)은 도 5에서 설명한 제1 본딩 범프들(251A) 및 제2 본딩 범프들(252A)과 각각 실질적으로 동일할 수 있다.
반도체 패키지(5)은 제1 언더필 패턴(411) 및 제2 언더필 패턴(421)을 더 포함할 수 있다. 제1 언더필 패턴(411)은 재배선 기판(100)과 제1 하부 반도체칩(210A) 사이의 제1 갭 영역에 제공될 수 있다. 제1 언더필 패턴(411)은 제1 본딩 범프들(251A)을 밀봉할 수 있다. 제2 언더필 패턴(421)이 재배선 기판(100)과 제2 하부 반도체칩(220A) 사이의 제2 갭 영역에 제공되어, 제2 본딩 범프들(252A)을 밀봉할 수 있다.
연결 기판(300)이 재배선 기판(100) 상에 배치될 수 있다. 연결 기판(300)은 그 내부를 관통하는 기판 홀(390)을 가질 수 있다. 일 예로, 인쇄회로기판의 상면 및 하면을 관통하는 기판 홀(390)을 형성하여, 연결 기판(300)이 제조될 수 있다. 평면적 관점에서, 기판 홀(390)은 재배선 기판(100)의 센터 부분에 형성될 수 있다. 제1 및 제2 하부 반도체칩들(210A, 220A)은 연결 기판(300)의 기판 홀(390) 내에 배치될 수 있다. 제1 및 제2 하부 반도체칩들(210A, 220A)은 연결 기판(300)의 내측벽과 이격 배치될 수 있다.
연결 기판(300)은 베이스층(320) 및 도전 구조체(310)를 포함할 수 있다. 도시되지 않았으나, 베이스층(320)은 적층된 층들을 포함할 수 있다. 베이스층(320)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층(320)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 기판 홀(390)은 베이스층(320)을 관통할 수 있다. 도전 구조체(310)는 베이스층(320) 내에 제공될 수 있다. 연결 기판(300)은 제1 패드(311) 및 제2 패드(312)를 더 포함할 수 있다. 제1 패드(311)는 도전 구조체(310)의 하면 상에 배치될 수 있다. 제2 패드(312)는 도전 구조체(310)의 상면 상에 배치될 수 있다. 제2 패드(312)는 도전 구조체(310)를 통해 제1 패드(311)와 전기적으로 연결될 수 있다. 도전 구조체(310), 제1 패드(311), 및 제2 패드(312)는 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
연결 범프(255)가 재배선 기판(100) 및 연결 기판(300) 사이에 배치될 수 있다. 연결 범프(255)는 제1 패드(311) 및 대응되는 본딩 패드(150) 사이에 개재되어, 제1 패드(311) 및 상기 대응되는 본딩 패드(150)와 접속할 수 있다. 도전 구조체(310)는 연결 범프(255)에 의해 재배선 기판(100)과 전기적으로 연결될 수 있다. 연결 범프(255)는 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 연결 범프(255)는 금속 물질을 포함할 수 있다. 제3 언더필 패턴(431)이 재배선 기판(100) 및 연결 기판(300) 사이의 갭에 제공되어, 연결 범프(255)를 밀봉할 수 있다. 제3 언더필 패턴(431)은 절연성 폴리머를 포함할 수 있다.
몰딩막(400)은 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 및 연결 기판(300) 상에 제공될 수 있다. 몰딩막(400)은 제1 하부 반도체칩(210A)과 제2 하부 반도체칩(220A) 사이, 제1 하부 반도체칩(210A)과 연결 기판(300) 사이, 및 제2 하부 반도체칩(220A)과 연결 기판(300) 사이에 개재될 수 있다. 실시예들에 따르면, 접착성 절연 필름이 연결 기판(300)의 상면, 제1 및 제2 하부 반도체칩들(210A, 220A)의 상면들, 그리고 제1 및 제2 하부 반도체칩들(210A, 220A)의 측벽들 상에 부착되어, 몰딩막(400)을 형성할 수 있다. 예를 들어, 아지노모토 빌드 업 필름(ABF)이 접착성 절연 필름으로 사용될 수 있다. 다른 예로, 몰딩막(400)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 또 다른 예로, 제1 및 제2 언더필 패턴들(411, 421)이 생략되고, 몰딩막(400)이 제1 하부 반도체칩(210A)의 하면 및 제2 하부 반도체칩(220A)의 하면 상으로 더 연장될 수 있다. 제3 언더필 패턴(431)이 생략되는 경우, 몰딩막(400)은 재배선 기판(100)과 연결 기판(300) 사이의 갭으로 더 연장될 수 있다.
하부 반도체 패키지(21)는 상부 재배선층(600)을 더 포함할 수 있다. 상부 재배선층(600)은 몰딩막(400) 및 연결 기판(300) 상에 배치될 수 있다. 상부 재배선층(600)은 상부 절연층들(610), 상부 재배선 패턴들(620), 및 상부 본딩 패드(640)를 포함할 수 있다. 상부 절연층들(610), 상부 재배선 패턴들(620), 및 상부 본딩 패드(640)은 앞서 도 5의 예에서 설명한 바와 실질적으로 동일할 수 있디. 다만, 상부 재배선 패턴들(620) 중 적어도 하나는 몰딩막(400) 내로 연장되어, 제2 패드(312)와 접속할 수 있다.
다른 예로, 하부 반도체 패키지(21)는 도 3의 예에서 설명한 재배선 기판(100')을 사용하여 제조될 수 있다. 이 경우, 본딩 범프들(250), 연결 범프(255), 및 제1 내지 제3 언더필 패턴들(411, 421, 431)은 생략될 수 있다. 재배선 기판(100')과 제1 및 제2 하부 반도체칩들(210A, 220A) 사이의 배치 관계는 도 3의 재배선 기판(100')과 반도체칩(200) 사이의 배치 관계와 실질적으로 동일할 수 있다.
상부 반도체 패키지(22)는 하부 반도체 패키지(21) 상에 배치될 수 있다. 예를 들어, 상부 반도체 패키지(22)는 상부 재배선층(600) 상에 배치될 수 있다. 상부 반도체 패키지(22)는 상부 기판(710), 상부 반도체칩(720), 및 상부 몰딩막(730)을 포함할 수 있다. 상부 반도체 패키지(22) 및 연결 단자(650)는 도 5에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 연결 단자(650)는 하부 반도체 패키지(20) 및 상부 반도체 패키지(22) 사이에 개재될 수 있다. 상부 반도체 패키지(22)는 열 방출 구조체(780)를 더 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 재배선 기판; 및
    상기 재배선 기판 상에 배치된 반도체칩을 포함하고,
    상기 재배선 기판은:
    접지 언더 범프 패턴;
    상기 접지 신호 언더 범프 패턴과 옆으로 배치된 신호 언더 범프 패턴들;
    상기 신호 언더 범프 패턴들 상에서 상기 신호 언더 범프 패턴들과 각각 접속하는 복수의 제1 신호 배선 패턴들; 및
    상기 접지 언더 범프 패턴과 접속하고, 상기 제1 신호 배선 패턴과 옆으로 이격된 제1 접지 패턴을 포함하고,
    상기 신호 언더 범프 패턴들 및 접지 언더 범프 패턴 각각은:
    제1 부분; 및
    상기 제1 부분 상에서 제공되고, 상기 제1 부분보다 더 큰 너비를 갖는 제2 부분을 포함하고,
    상기 접지 언더 범프 패턴의 상기 제2 부분의 상기 너비는 상기 신호 언더 범프 패턴의 상기 제2 부분의 상기 너비보다 크고,
    상기 접지 언더 범프 패턴은 상기 복수의 제1 신호 배선 배선들과 수직적으로 오버랩되고,
    상기 제1 접지 패턴은 상기 신호 언더 범프 패턴들과 수직적으로 오버랩되지 않는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 접지 언더 범프 패턴의 상기 제1 부분은 복수개의 제1 부분들을 포함하고,
    상기 접지 언더 범프 패턴의 상기 제2 부분은 상기 복수개의 상기 제1 부분들과 연결되는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 재배선 기판은 상기 제1 접지 패턴 상에 배치되고, 상기 제1 접지 패턴과 전기적으로 연결되는 제2 접지 패턴을 더 포함하되,
    상기 제2 접지 패턴은 상기 복수의 제1 신호 배선 패턴들과 수직적으로 오버랩되는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 제2 접지 패턴의 너비는 상기 복수의 제1 신호 배선 패턴들 각각의 너비보다 더 큰 반도체 패키지.
  5. 제 1항에 있어서,
    상기 신호 언더 범프 패턴의 상기 제1 부분의 측벽 및 상기 제2 부분의 하면을 덮는 언더 범프 씨드 패턴을 더 포함하되,
    상기 언더 범프 씨드 패턴은 상기 신호 언더 범프 패턴의 상기 제1 부분의 하면을 덮지 않는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 신호 언더 범프 패턴의 두께는 상기 복수의 제1 신호 배선 패턴들 각각의 두께보다 더 크고,
    상기 접지 언더 범프 패턴의 두께는 상기 복수의 제1 신호 배선 패턴들 각각 상기 두께보다 더 큰 반도체 패키지.
  7. 제 6항에 있어서,
    상기 신호 언더 범프 패턴의 상기 두께는 5μm 내지 20μm인 반도체 패키지.
  8. 서로 대향하는 제1 면 및 제2 면을 갖는 재배선 기판;
    상기 재배선 기판의 상기 제1 면 상에 배치된 반도체칩; 및
    상기 재배선 기판의 상기 제2 면 상에 배치된 복수의 접지 솔더 패턴들을 포함하고,
    상기 재배선 기판은:
    접지 언더 범프 패턴들 및 상기 접지 언더 범프 패턴과 옆으로 이격된 신호 언더 범프 패턴들을 포함하는 언더 범프 패턴;
    상기 언더 범프 패턴의 상면 상에 배치되고, 상기 언더 범프 패턴과 전기적으로 연결되는 제1 도전 패턴; 및
    상기 제1 도전 패턴 상에 배치되고, 상기 제1 도전 패턴과 접속하는 제2 도전 패턴을 포함하되,
    상기 접지 언더 범프 패턴은:
    상기 접지 솔더 패턴들과 각각 연결되는 복수의 제1 부분들; 및
    상기 반도체칩의 상면과 평행한 제1 방향으로 연장되고, 상기 복수의 제1 부분들과 연결되는 제2 부분을 포함하고,
    상기 제1 도전 패턴은 상기 신호 언더 범프 패턴들과 각각 접속하는 복수의 제1 신호 배선 패턴들을 포함하되,
    상기 제2 도전 패턴은 상기 제1 방향으로 연장되는 제2 접지 배선 패턴을 포함하고,
    상기 복수의 제1 신호 재배선 패턴들은 상기 접지 언더 범프 패턴의 상면과 상기 제2 접지 배선 패턴의 하면 사이에 배치되는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 제1 도전 패턴은 상기 제1 신호 배선 패턴들과 옆으로 이격 배치된 제1 접지 패턴을 더 포함하되,
    상기 제1 접지 패턴은 상기 신호 언더 범프 패턴과 수직적으로 오버랩되지 않는 반도체 패키지.
  10. 제 8항에 있어서,
    상기 신호 언더 범프 패턴들 각각의 상면의 평면적은 상기 제1 접지 언더 범프 패턴의 상면의 평면적보다 더 작은 반도체 패키지.
  11. 제 8항에 있어서,
    상기 재배선 기판의 상기 제2 면 상에 배치된 신호 솔더 패턴을 더 포함하고,
    상기 신호 재배선 패턴들 각각은:
    상기 신호 솔더 패턴과 접촉하는 제1 부분; 및
    상기 제1 부분 상에 제공되고, 상기 제1 부분보다 더 큰 너비를 제2 부분을 포함하는 반도체 패키지.
  12. 제 8항에 있어서,
    상기 재배선 기판은 상기 언더 범프 패턴의 측벽 및 상면을 덮고, 상기 언더 범프 패턴의 하면을 노출시키는 절연층을 더 포함하되,
    상기 언더 범프 패턴의 상기 하면은 상기 절연층의 하면보다 더 높은 레벨에 배치된 반도체 패키지.
  13. 제 12항에 있어서,
    상기 접지 언더 범프 패턴의 상기 제1 부분들의 측벽들 및 상기 제2 부분의 하면을 덮는 언더 범프 씨드 패턴을 더 포함하되,
    상기 언더 범프 씨드 패턴의 최하부면은 상기 접지 언더 범프 패턴의 상기 하면과 동일하거나 더 높은 레벨에 배치된 반도체 패키지.
  14. 제 13항에 있어서,
    상기 언더 범프 씨드 패턴은 상기 접지 언더 범프 패턴의 상기 제2 부분의 하면 상에서 제1 두께를 갖고,
    상기 언더 범프 씨드 패턴의 상기 최하부면 및 상기 절연층의 상기 하면 사이의 레벨 차이는 상기 제1 두께 이상이고 상기 제1 두께의 10배 이하인 반도체 패키지.
  15. 제 8항에 있어서,
    상기 재배선 기판은:
    상기 제2 도전 패턴 상에 배치되고, 상기 제2 도전 패턴과 접속하는 제3 도전 패턴;
    상기 제3 도전 패턴 상에 배치되고, 상기 제3 도전 패턴과 접속하는 제4 도전 패턴; 및
    상기 제4 도전 패턴 및 상기 반도체칩의 칩 패드 사이에 개재되고, 상기 제4 도전 패턴 및 상기 칩 패드와 접속하는 본딩 패드를 더 포함하되,
    상기 제3 도전 패턴은 복수의 제3 신호 배선 패턴을 포함하고,
    상기 제4 도전 패턴은 제4 접지 배선 패턴을 포함하고,
    상기 복수의 제3 신호 배선 패턴들은 상기 제2 접지 배선 패턴의 상면 및 상기 제4 접지 배선 패턴의 하면 사이에 배치되는 반도체 패키지.
  16. 제 8항에 있어서,
    상기 재배선 기판의 상기 제2 면 상에 배치된 전원 솔더 패턴들을 더 포함하고,
    상기 언더 범프 패턴은 상기 신호 언더 범프 패턴들 및 상기 접지 언더 범프 패턴과 이격된 전원 언더 범프 패턴을 더 포함하고,
    상기 전원 언더 범프 패턴은:
    상기 전원 솔더 패턴들과 각각 연결되는 복수의 제1 부분들; 및
    상기 복수의 제1 부분들 상에 배치되고, 상기 복수의 제1 부분들과 연결되는 제2 부분을 포함하는 반도체 패키지.
  17. 서로 대향하는 제1 면 및 제2 면을 갖는 재배선 기판;
    상기 재배선 기판의 상기 제1 면 상에 배치된 반도체칩; 및
    상기 재배선 기판의 상기 제2 면 상에 배치된 솔더 패턴들을 포함하고,
    상기 재배선 기판은:
    접지 언더 범프 패턴;
    상기 접지 언더 범프 패턴 상에 배치되고, 상기 반도체칩의 상면과 평행한 제1 방향으로 연장되는 하부 접지 배선 패턴;
    상기 하부 접지 배선 패턴과 수직적으로 이격되고, 상기 제1 방향으로 연장되는 상부 접지 배선 패턴;
    상기 상부 접지 배선 패턴 및 상기 반도체칩의 칩 패드 사이의 접지 본딩 패드;
    상기 접지 언더 범프 패턴과 옆으로 이격된 신호 언더 범프 패턴;
    상기 접지 언더 범프 패턴의 상면 및 상기 하부 접지 배선의 하면 사이에 제공되는 복수의 하부 신호 배선 패턴들; 및
    상기 하부 접지 배선 패턴의 상면 및 상기 상부 접지 배선 패턴의 하면 사이에 제공되는 복수의 상부 신호 배선 패턴들을 포함하되,
    상기 접지 언더 범프 패턴 및 상기 신호 언더 범프 패턴 각각은:
    상기 솔더 패턴들 중 어느 하나와 접속하는 제1 부분; 및
    상기 제1 부분과 연결되고, 상기 제1 부분보다 큰 너비를 갖는 제2 부분을 포함하고,
    상기 접지 언더 범프 패턴의 상기 제2 부분의 단면적은 상기 신호 언더 범프 패턴의 상기 제2 부분의 단면적보다 더 큰 반도체 패키지.
  18. 제 17항에 있어서,
    상기 하부 접지 배선 패턴 및 상기 상부 접지 배선 패턴 사이에 개재되고, 상기 하부 접지 배선 패턴 및 상기 상부 접지 배선 패턴과 접속하는 접지 비아를 포함하되,
    상기 접지 비아는 상기 복수의 하부 신호 배선 패턴들과 옆으로 이격 배치되고,
    상기 접지 비아는 상기 신호 언더 범프 패턴의 상면 상으로 연장되지 않는 반도체 패키지.
  19. 제 17항에 있어서,
    상기 상부 접지 배선 패턴 및 상기 접지 본딩 패드 사이에 제공된 패드 씨드 패턴을 더 포함하되,
    상기 패드 씨드 패턴은 상기 상부 접지 배선 패턴과 직접 물리적으로 접촉하는 반도체 패키지.
  20. 제 17항에 있어서,
    상기 신호 언더 범프 패턴의 상기 제1 부분의 측벽 및 상기 제2 부분의 하면을 덮는 언더 범프 씨드 패턴을 더 포함하되,
    상기 언더 범프 씨드 패턴은 상기 솔더 패턴들 중 대응되는 것 및 상기 신호 언더 범프 패턴 사이에 개재되지 않는 반도체 패키지.
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