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KR20220067633A - 반도체 패키지 - Google Patents

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KR20220067633A
KR20220067633A KR1020200153664A KR20200153664A KR20220067633A KR 20220067633 A KR20220067633 A KR 20220067633A KR 1020200153664 A KR1020200153664 A KR 1020200153664A KR 20200153664 A KR20200153664 A KR 20200153664A KR 20220067633 A KR20220067633 A KR 20220067633A
Authority
KR
South Korea
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redistribution
pattern
patterns
conductive
under bump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020200153664A
Other languages
English (en)
Inventor
최주일
강규호
배성훈
안진호
진정기
아츠시 후지사키
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200153664A priority Critical patent/KR20220067633A/ko
Priority to US17/381,869 priority patent/US12183664B2/en
Publication of KR20220067633A publication Critical patent/KR20220067633A/ko
Priority to US18/974,377 priority patent/US20250105116A1/en
Pending legal-status Critical Current

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Abstract

본 발명에 따르면, 반도체 패키지는 재배선 기판; 상기 재배선 기판의 상면 상에 실장된 반도체칩; 및 상기 재배선 기판의 하면 상에 제공되는 도전 단자를 포함하되, 상기 재배선 기판은 상기 도전 단자와 접촉하는 비아 부분 및 상기 비아 부분 상에 제공되는 배선 부분을 포함하는 언더 범프 패턴; 및 상기 언더 범프 패턴의 상면 및 측면을 덮는 절연층을 포함하고, 상기 비아 부분의 하면의 중심부는 상기 비아 부분의 상기 하면의 측면부보다 높은 레벨에 제공될 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 개념에 따른 반도체 패키지가 제공된다.
본 발명에 따르면, 반도체 패키지는 재배선 기판; 상기 재배선 기판의 상면 상에 실장된 반도체칩; 및 상기 재배선 기판의 하면 상에 제공되는 도전 단자를 포함하되, 상기 재배선 기판은 상기 도전 단자와 접촉하는 비아 부분 및 상기 비아 부분 상에 제공되는 배선 부분을 포함하는 언더 범프 패턴; 및 상기 언더 범프 패턴의 상면 및 측면을 덮는 절연층을 포함하고, 상기 비아 부분의 하면의 중심부는 상기 비아 부분의 상기 하면의 측면부보다 높은 레벨에 제공될 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 재배선 기판; 상기 재배선 기판의 상면 상에 실장된 반도체칩; 및 상기 재배선 기판의 하면 상에 제공되는 도전 단자를 포함하되, 상기 재배선 기판은 상기 도전 단자와 접촉하는 비아 부분 및 상기 비아 부분 상에 제공되는 배선 부분을 포함하는 언더 범프 패턴; 및 상기 언더 범프 패턴 상에 제공되는 재배선 패턴들(130)을 포함하고, 상기 재배선 패턴들 중 최상부 재배선 패턴들은 상기 반도체칩과 연결되고, 상기 최상부 재배선 패턴들 중 적어도 어느 하나는 상면이 리세스된 함몰부를 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 재배선 기판; 상기 재배선 기판의 상면 상에 실장된 반도체칩; 상기 재배선 기판 및 상기 반도체칩 사이에 제공되는 칩 연결 단자; 상기 칩 연결 단자를 둘러싸는 언더필막; 상기 반도체칩의 측면들과 상면 및 상기 언더필막의 측면들을 덮는 몰딩막; 및 상기 재배선 기판의 하면 상에 제공되는 도전 단자를 포함하되, 상기 재배선 기판은 상기 도전 단자와 접촉하는 비아 부분 및 상기 비아 부분 상에 제공되는 배선 부분을 포함하는 언더 범프 패턴; 상기 언더 범프 패턴 상에 제공되는 재배선 패턴들; 및 상기 언더 범프 패턴 및 상기 재배선 패턴들을 덮는 절연층을 포함하고, 상기 재배선 패턴들 각각은 인접한 상기 재배선 패턴들 또는 상기 언더 범프 패턴과 접촉하는 비아 부분 및 상기 비아 부분 상에 제공되는 배선 부분을 포함하고, 상기 비아 부분의 하면의 중심부는 상기 비아 부분의 상기 하면의 측면부보다 높은 레벨에 제공될 수 있다.
본 발명에 따르면, 배선 부분 및 비아 부분을 포함하되, 하면이 곡면인 언더 범프 패턴들이 제공될 수 있다. 이에 따라, 도전 단자들 및 언더 범프 패턴들 사이의 접속 특성이 개선될 수 있다.
본 발명에 따르면, 반도체칩이 재배선 기판 상에 실장되기 전 재배선 기판의 불량을 테스트하는 공정이 수행될 수 있다. 이에 따라, 양품의 재배선 기판을 사전에 선별하여 양품의 반도체칩이 폐기되는 것을 방지할 수 있다.
도 1은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 도 1의 A영역을 확대 도시한 도면이다.
도 3a는 도 2의 B영역을 확대 도시한 도면이다.
도 3b는 도 2의 C영역을 확대 도시한 도면이다.
도 4 내지 도 13 및 도 15 내지 도 17은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 14는 도 13의 D영역을 확대 도시한 도면이다.
도 18은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 19는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 20은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 재배선 기판(100), 제1 반도체칩(200), 몰딩막(300), 및 도전 단자(400)를 포함할 수 있다. 재배선 기판(100)은 언더 범프 패턴(110), 재배선 패턴들(120), 최상부 재배선 패턴들(130), 및 절연층들(101, 102, 103, 104, 105)을 포함할 수 있다. 절연층들은 적층된 제1 내지 제5 절연층들(101, 102, 103, 104, 105)을 포함할 수 있다. 재배선 기판(100)은 배선 구조체로 명명될 수 있다.
언더 범프 패턴(110)이 제1 절연층(101) 및 제2 절연층(102) 내에 제공될 수 있다. 언더 범프 패턴(110)의 하면(110b)은 제1 절연층(101)에 덮이지 않을 수 있다. 언더 범프 패턴(110)은 도전 단자(400)의 패드로 기능할 수 있다. 언더 범프 패턴(110)은 씨드 패턴(111) 및 상기 씨드 패턴(111) 상의 도전 패턴(113)을 포함할 수 있다. 언더 범프 패턴(110)은 예를 들어, 티타늄 또는 구리와 같은 금속 물질을 포함할 수 있다. 언더 범프 패턴(110)은 비아 부분(110V) 및 배선 부분(110W)을 포함할 수 있다. 언더 범프 패턴(110)에 대한 상세한 설명은 도 2 및 도 3a를 참조하여 후술한다.
제1 내지 제5 절연층들(101, 102, 103, 104, 105)이 하부 도전 패턴들(110) 상에 제공될 수 있다. 제1 절연층(101)은 언더 범프 패턴(110)의 비아 부분(110V)의 측벽을 덮을 수 있다. 제1 절연층(101)은 최하부 절연층일 수 있다. 제1 절연층(101)의 하면은 재배선 기판(100)의 하면(100b)일 수 있다. 언더 범프 패턴(110)의 하면(110b)은 제1 절연층(101)에 의해 덮이지 않을 수 있다. 제1 절연층(101)의 하면(100b)은 언더 범프 패턴(110)의 하면(110b)과 같거나 낮은 레벨에 배치될 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있고, 레벨 차이는 제1 절연층(101)의 하면(100b)과 수직한 방향에서 측정될 수 있다. 제1 절연층(101)은 예를 들어, 감광성 폴리머와 같은 유기 물질을 포함할 수 있다. 본 명세서에서, 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제1 절연층(101)은 포지티브 타입의 감광성 폴리머일 수 있으나, 이에 제약되지 않는다.
제2 절연층(102)이 제1 절연층(101) 상에 배치되어, 제1 절연층(101)의 상면, 언더 범프 패턴(110)의 상면, 및 언더 범프 패턴(110)의 배선 부분(110W)의 측벽을 덮을 수 있다. 제2 절연층(102)은 언더 범프 패턴(110)의 상면과 접촉하는 재배선 패턴들(120)의 비아 부분들(120V)의 측벽 및 배선 부분들(120W)의 하면들의 적어도 일부와 접촉할 수 있다. 제2 절연층(102)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제1 절연층(101) 및 제2 절연층(102) 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다.
제3 절연층(103) 및 제4 절연층(104이 제2절연층(102 상에 순차적으로 제공될 수 있다. 제3 절연층(103)은 제2 절연층(102)의 상면을 덮을 수 있다. 제4 절연층(104)은 제3 절연층(103)의 상면을 덮을 수 있다. 제5 절연층(105)은 제4 절연층(104)의 상면을 덮을 수 있다. 제5 절연층(105)의 상면은 재배선 기판(100)의 상면(100a)일 수 있다. 제1 절연층(101), 제2 절연층(102), 제3 절연층(103), 제4 절연층(104), 및 제5 절연층(105)은 서로 동일한 물질을 포함할 수 있다. 제1 절연층(101)과 제2 절연층(102) 사이, 제2 절연층(102)과 제3 절연층(103) 사이, 제3 절연층(103)과 제4 절연층(104), 및 제4 절연층(104)과 제5 절연층(105)의 사이의 경계면들은 구분되지 않을 수 있으나, 이에 제한되지 않는다. 제1 절연층(101)의 측면, 제2 절연층(102)의 측면, 제3 절연층(103)의 측면, 제4 절연층(104), 및 제5 절연층(105)의 측면은 수직으로 정렬될 수 있다. 제1 재배선 기판(100)의 측면은 제1 절연층(101)의 측면, 제2 절연층(102)의 측면, 제3 절연층(103)의 측면, 제4 절연층(104)의 측면, 및 제5 절연층(105)의 측면을 포함할 수 있다.
재배선 패턴들(120)이 언더 범프 패턴(110)의 상면으로부터 제2 방향(D2)으로 순차적으로 제공될 수 있다. 재배선 패턴들(120)은 제2 내지 제5 절연층들(102, 103, 104, 105)의 내부에 제공될 수 있다. 재배선 패턴들(120)은 제2 내지 제5 절연층들(102, 103, 104, 105)에 의해 둘러싸일 수 있다.
재배선 패턴들(120) 각각은 씨드 패턴(121) 및 상기 씨드 패턴(121) 상에 제공되는 도전 패턴(123)을 포함할 수 있다. 도전 패턴(123)은 씨드 패턴(121) 상에 제공될 수 있다. 씨드 패턴(121)은 구리, 티타늄, 티타늄 질화물, 및/또는 탄탈륨 질화물을 포함할 수 있다. 도전 패턴(123)은 금속 물질 예를 들어, 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다.
재배선 패턴들(120) 각각은 비아 부분(120V) 및 배선 부분(120W)을 포함할 수 있다. 상기 배선 부분(120W)은 비아 부분(120V) 상에 제공되고, 비아 부분(120V)과 연결될 수 있다. 배선 부분(120W)은 비아 부분(120V) 보다 더 큰 너비 또는 더 큰 길이를 가질 수 있다. 배선 부분(120W)은 제1 방향(D1)으로 나란하게 연장된 장축을 가질 수 있다. 배선 부분(120W)은 제1 방향(D1)과 나란한게 연장된 부분이고, 비아 부분(120V)은 배선 부분(120W)으로부터 재배선 기판(100)의 하면(100b)을 향해 돌출된 부분일 수 있다. 재배선 패턴들(120)은 비아 부분들(120V)이 재배선 기판(100)의 하면(100b)을 향하도록 정렬될 수 있다. 재배선 패턴들(120) 각각의 비아 부분(120V)은 언더 범프 패턴들(110) 중 어느 하나의 상면 또는 인접한 재배선 패턴들(120) 중 어느 하나의 배선 부분(120W)과 접촉할 수 있다. 재배선 패턴들(120) 각각의 배선 부분(120W)은 인접한 재배선 패턴들(120) 중 어느 하나의 비아 부분(120V) 또는 최상부 재배선 패턴들(130) 중 어느 하나의 비아 부분(130V)과 접촉할 수 있다.
예를 들어, 언더 범프 패턴들(110)과 최인접한 재배선 패턴들(120)의 비아 부분들(120V)이 언더 범프 패턴들(110)의 상면과 각각 접촉할 수 있다. 상기 재배선 패턴들(120)의 도전 패턴들(123)은 하부 도전 패턴들(110)과 직접 접촉하지 않을 수 있다. 상기 재배선 패턴들(120)의 도전 패턴들(123) 및 언더 범프 패턴들(110)의 상면들 사이에 각각 씨드 패턴들(121)이 개재될 수 있다. 상기 씨드 패턴들(121)이 언더 범프 패턴들(110)의 상면들과 직접 접촉할 수 있다. 다른 예로, 재배선 패턴들(120) 중 일부들의 비아 부분들(120V)은 인접한 재배선 패턴들(120)의 상면들과 각각 접촉할 수 있다.
재배선 패턴들(120)의 비아 부분(120V) 및 배선 부분(120W) 각각은 씨드 패턴(121) 및 도전 패턴(123)을 포함할 수 있다. 비아 부분(120V)의 씨드 패턴(121)은 배선 부분(120W)의 씨드 패턴(121)과 경계면 없이 직접 연결될 수 있다. 씨드 패턴(121)은 비아 부분(120V)의 도전 패턴(123)의 바닥면 상에 제공되고, 비아 부분(120V)의 도전 패턴(123)의 측면과 인접한 절연층 사이 및 배선 부분(120W)의 도전 패턴(123)의 바닥면과 인접한 절연층 사이에 개재될 수 있다. 씨드 패턴(121)은 배선 부분(120W)의 도전 패턴(123)의 측면 및 상면 상으로 연장되지 않을 수 있다. 비아 부분(120V)의 도전 패턴(123)은 배선 부분(120W)의 도전 패턴(123)과 직접 연결될 수 있다.
최상부 재배선 패턴들(130)이 인접한 재배선 패턴들(120) 상에 제공될 수 있다. 최상부 재배선 패턴들(130)은 칩 연결 단자들(350)의 패드로 기능할 수 있다. 최상부 재배선 패턴들(130) 각각은 씨드 패턴(131) 및 상기 씨드 패턴(131) 상에 배치되는 도전 패턴(133)을 포함할 수 있다. 최상부 재배선 패턴들(130)은 인접한 재배선 패턴들(120) 중 어느 하나와 연결되는 비아 부분(130V) 및 상기 비아 부분 상의 패드 부분(130W)을 포함할 수 있다. 이에 따라, 단면적 관점에서 최상부 재배선 패턴들(130) 각각은 T자의 형상일 수 있다. 상기 패드 부분(130W)은 제5 절연층(105)에 의해 노출될 수 있다. 최상부 재배선 패턴들(130)은 칩 연결 단자들(350)이 제공되는 위치를 정의할 수 있다. 최상부 재배선 패턴들(130)은 인접한 재배선 패턴(120)과 접속할 수 있다. 보다 구체적으로, 최상부 재배선 패턴들(130)은 인접한 재배선 패턴(120)의 도전 패턴(123)과 접촉할 수 있다. 최상부 재배선 패턴들(130)은 도전 물질을 포함할 수 있다. 예를 들어, 최상부 재배선 패턴들(130)은 구리, 티타늄, 알루미늄, 텅스텐, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다. 적층된 제1 내지 제4 하부 절연층들(101, 102, 103, 104, 105) 의 개수 및 재배선 패턴들(120)의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다.
제1 반도체칩(200)이 재배선 기판(100)의 상면(100a) 상에 실장될 수 있다. 제1 반도체칩(200)은 도 2와 같이 제1 칩패드(205), 집적 회로들(215), 및 연결 구조체(216)를 포함할 수 있다. 제1 반도체칩(200)은 재배선 기판(100)의 센터 영역 상에 배치될 수 있다. 제1 칩패드들(205)은 금속 물질, 예를 들어, 구리, 텅스텐, 티타늄 및/또는 이들의 합금을 포함할 수 있다. 제1 칩패드들(205)은 제1 반도체칩(200)의 하면 상에 노출될 수 있다. 제1 칩패드들(205)은 제1 반도체칩(200)과 재배선 기판(100)을 연결할 수 있다. 집적 회로들(215)이 제1 반도체칩(200) 내에 제공될 수 있다. 집적 회로들(215)은 제1 반도체칩(210)의 하면(210b)과 인접하게 배치될 수 있다. 집적 회로들(215)은 메모리 회로, 로직 회로, 및/또는 이들의 조합을 포함할 수 있다. 연결 구조체(216)는 집적 회로들(215) 및 제1 칩패드들(205) 사이에 개재될 수 있다. 연결 구조체(216)는 내부 금속 배선들 및 금속 비아들을 포함할 수 있다. 제1 칩패드들(205)은 연결 구조체(216)를 통해 집적 회로들(215)과 전기적으로 연결될 수 있다. 어떤 구성 요소가 제1 칩패드들(205)과 접속한다는 것은 상기 구성 요소가 제1 반도체칩(200)과 접속한다는 것을 의미할 수 있다. 어떤 구성 요소가 반도체칩(200)과 접속한다는 것은 상기 구성 요소가 제1 반도체칩(200)의 집적 회로들(215)과 접속한다는 것을 의미할 수 있다. 이하, 도 2를 제외한 도면들에 있어서 간소화를 위해 집적 회로들(215) 및 연결 구조체(216)의 도시를 생략한다.
칩 연결 단자들(350)이 제1 칩패드들(205) 및 최상부 재배선 패턴들(130) 사이에 각각 개재될 수 있다. 칩 연결 단자들(350)은 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 칩 연결 단자(350)는 솔더 물질과 같은 도전 물질을 포함할 수 있다. 솔더 물질은 예를 들어, 주석, 비스무트, 납, 은 또는 이들의 합금을 포함할 수 있다. 제1 반도체칩(200)은 칩 연결 단자들(350)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 본 명세서에서, 연결된다는 것은 물리적으로 연결되는 것 또는 전기적으로 직접/간접적으로 연결되는 것을 포함할 수 있다.
제1 언더필막(230)이 재배선 기판(100) 및 제1 반도체칩(200) 사이에 제공될 수 있다. 보다 구체적으로, 언더필막(230)은 재배선 기판(100) 및 제1 반도체칩(200) 사이의 갭 영역을 채울 수 있고, 칩 연결 단자들(250)을 밀봉할 수 있다. 제1 언더필막(230)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 도시된 바와 다르게, 제1 언더필막(230)은 생략될 수 있다.
몰딩막(300)이 재배선 기판(100)의 상면(100a) 상에 배치되어, 제1 반도체칩(200)의 측면들 및 상면을 덮을 수 있다. 몰딩막(300)은 절연층들(101, 102, 103, 104, 105) 중 최상부 절연층을 덮을 수 있다. 상기 최상부 절연층은 제5 절연층(105)일 수 있다. 몰딩막(300)은 예를 들어, 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 제1 언더필막(230)이 생략되는 경우, 몰딩막(300)은 반도체칩(200)과 재배선 기판(100) 사이의 갭으로 더 연장되어, 본딩 단자(250)를 밀봉할 수 있다.
도 2는 도 1의 A영역을 확대 도시한 도면이다. 이하, 중복되는 내용은 생략하고, 단수의 언더 범프 패턴에 대해 보다 상세히 서술한다.
언더 범프 패턴(110)은 씨드 패턴(111) 및 상기 씨드 패턴(111) 상의 도전 패턴(113)을 포함할 수 있다. 씨드 패턴(111)은 구리, 티타늄, 티타늄 질화물, 및/또는 탄탈륨 질화물을 포함할 수 있다. 도전 패턴(113)은 금속 물질 예를 들어, 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다.
언더 범프 패턴(110)은 비아 부분(110V) 및 배선 부분(110W)을 포함할 수 있다. 상기 배선 부분(110W)은 비아 부분(110V) 상에 제공되고, 비아 부분(110V)과 연결될 수 있다. 배선 부분(110W)은 비아 부분(110V) 보다 더 큰 너비 또는 더 큰 길이를 가질 수 있다. 배선 부분(110W)은 제1 방향(D1)으로 나란하게 연장된 장축을 가질 수 있다. 배선 부분(110W)은 제1 방향(D1)과 나란한게 연장된 부분이고, 비아 부분(110V)은 배선 부분(110W)으로부터 재배선 기판(100)의 하면(100b)을 향해 돌출된 부분일 수 있다. 언더 범프 패턴(110)의 비아 부분(110V)은 도전 단자(400) 접촉할 수 있다. 언더 범프 패턴(110)의 배선 부분(110W)은 인접한 재배선 패턴들(120) 중 어느 하나의 비아 부분(120V)과 접촉할 수 있다. 언더 범프 패턴(110)의 상면(110a)은 배선 부분(110W)의 상면으로 정의될 수 있고, 언더 범프 패턴(110)의 하면(110b)은 비아 부분(110V)의 하면으로 정의될 수 있다.
언더 범프 패턴(110)의 비아 부분(110V) 및 배선 부분(110W) 각각은 씨드 패턴(111) 및 도전 패턴(113)을 포함할 수 있다. 비아 부분(110V)의 씨드 패턴(111)은 배선 부분(110W)의 씨드 패턴(111)과 경계면 없이 직접 연결될 수 있다. 씨드 패턴(111)은 비아 부분(120V)의 도전 패턴(123)의 측면과 인접한 절연층 사이 및 배선 부분(120W)의 도전 패턴(123)의 바닥면과 인접한 절연층 사이에 개재될 수 있다. 씨드 패턴(111)은 비아 부분(110V)의 도전 패턴(113)의 바닥면 상에 제공되지 않을 수 있다. 이에 따라, 언더 범프 패턴(110)의 비아 부분(110V)의 도전 패턴(123)이 연결 단자(400)와 직접 물리적으로 접촉할 수 있다. 씨드 패턴(111)은 배선 부분(110W)의 도전 패턴(113)의 측면 및 상면 상으로 연장되지 않을 수 있다. 비아 부분(110V)의 도전 패턴(113)은 배선 부분(110W)의 도전 패턴(113)과 직접 연결될 수 있다.
언더 범프 패턴(110)의 높이(H1)는 15μm 이상 25μm 이하일 수 있다. 언더 범프 패턴(110)의 높이(H1)는 재배선 기판(100)의 하면(100b)으로부터 언더 범프 패턴(110)의 상면(110a)까지의 수직 거리일 수 있다. 언더 범프 패턴(110)의 배선 부분(110W)의 높이(H2)는 7μm 이상 13μm 이하일 수 있다. 언더 범프 패턴(110)의 배선 부분(110W)의 높이(H2)는 제1 절연층(101)의 상면으로부터 상기 배선 부분(110W)의 상면(110a)까지의 수직 거리일 수 있다. 언더 범프 패턴(110)의 최대폭(W1)은 100μm 이하일 수 있고, 바람직하게는 50μm 이상 100μm 이하일 수 있다. 언더 범프 패턴(110)의 최대폭(W1)은 언더 범프 패턴(110)의 배선 부분(110W)의 폭일 수 있다. 언더 범프 패턴(110)의 최소폭(W2)은 75μm 이하일 수 있고, 바람직하게는 35μm 이상 75μm 이하일 수 있다. 언더 범프 패턴(110)의 상기 최소폭(W2)은 언더 범프 패턴(110)의 비아 부분(110V)의 최하부의 폭일 수 있다. 언더 범프 패턴(110)의 최대폭(W1)에 대한 언더 범프 패턴(110)의 최소폭(W2)의 비는 0.7 이상 0.8 이하일 수 있다. 언더 범프 패턴(110)의 최대폭(W1)에 대한 언더 범프 패턴(110)의 최소폭(W2)의 비는 언더 범프 패턴(110)의 배선 부분(110W)의 폭에 대한 비아 부분(110V)의 폭의 비로 정의될 수 있다.
재배선 패턴들(120) 중 어느 하나의 높이(H3)는 1μm 이상 5μm 이하일 수 있다. 재배선 패턴들(120) 중 어느 하나의 높이(H3)는 재배선 패턴들(120) 중 상기 어느 하나의 배선 부분(120W)의 상면으로부터 비아 부분(120V)의 하면까지의 수직 거리일 수 있다. 재배선 패턴들(120)의 배선 부분(120W)의 높이(H4)는 1μm 이상 3μm 이하일 수 있다. 재배선 패턴들(120) 중 상기 어느 하나의 배선 부분(120W)의 높이(H4)는 제1 절연층(101)의 상면으로부터 상기 배선 부분(110W)의 상면(110a)까지의 수직 거리일 수 있다.
언더 범프 패턴(110)은 도 2와 같이 비교적 큰 높이(H1)를 가질 수 있다. 예를 들어, 언더 범프 패턴(110)의 높이(H1)에 대한 상기 재배선 패턴(120)의 높이(H3)의 비는 0.1 이상 0.2 이하일 수 있다. 실시예들에 따르면, 언더 범프 패턴(110)은 비교적 큰 높이를 가지므로, 도전 단자(400) 및 재배선 패턴들(120)과의 연결성이 향상될 수 있다. 예를 들어, 언더 범프 패턴(110)의 하면 상에 도전 단자(400)를 형성하는 경우, 도전 단자(400)의 접합을 위한열처리 공정이 수행되어 인접한 언더 범프 패턴(110)이 수축할 수 있다. 이에 따라, 언더 범프 패턴(110)이 재배선 패턴(120)과 이격되어 접촉 불량이 발생할 수 있다. 본 발명과 같이 언더 범프 패턴(110)의 높이가 충분히 높은 경우, 열처리 공정 중에 언더 범프 패턴(110)의 수축률이 저하될 수 있다. 이에 따라, 재배선 패턴(120) 및 도전 단자(400)와의 접촉성이 개선되어, 신뢰성이 향상된 재배선 기판(100)이 제공될 수 있다.
도 3a는 도 2의 B영역을 확대 도시한 도면이다. 이하 중복되는 내용의 설명을 생략하고, 차이점에 대해 상세히 서술한다.
도 3a를 참조하면, 언더 범프 패턴(110)의 하면(110b)은 언더 범프 패턴(110)의 배선 부분(110W)을 향해 만곡질(curved) 수 있다. 보다 구체적으로, 언더 범프 패턴(110)의 비아 부분(110V)의 하면(110b)은 곡면일 수 있고, 배선 부분(110W)을 향해 볼록할 수 있다. 이에 따라, 상기 비아 부분(110V)의 하면(110b)의 중심부(110b_c)는 상기 비아 부분의 하면(110b)의 측면부(110b_e)보다 언더 범프 패턴(110)의 배선 부분(110W)에 더 인접할 수 있다. 상기 비아 부분(110V)의 하면(110b)의 중심부(110b_c)는 상기 비아 부분(110V)의 하면(110b)의 측면부(110b_e) 및 재배선 기판(100)의 하면(100b)보다 높은 레벨에 제공될 수 있다. 예를 들어, 재배선 기판(100)의 하면(100b)으로부터 상기 비아 부분(110V)의 하면(110b)의 중심부(110b_c)의 수직 이격 거리(H5)는 500nm 이상 1μm 이하일 수 있다. 상기 비아 부분(110V)의 최소폭(W2)에 대한 재배선 기판(100)의 하면(100b)으로부터 상기 비아 부분(110V)의 상기 하면(110b)의 상기 중심부(110b_c)의 수직 이격 거리(H5)의 비는 0.01 이상 0.2 이하일 수 있다.
도전 단자(400)가 언더 범프 패턴(110)의 하면(110b) 상에 제공될 수 있다. 보다 구체적으로, 언더 범프 패턴(110)의 비아 부분(110V)의 씨드 패턴(111) 및 도전 패턴(113)이 각각 도전 단자(400)와 직접 물리적으로 접촉할 수 있다. 언더 범프 패턴(110)의 하면(110b)은 도전 단자(400)와의 접촉면일 수 있다. 언더 범프 패턴(110)의 하면(100b)이 곡면이므로, 도전 단자(400)와 언더 범프 패턴(110)의 비아 부분(110V)의 접촉면은 배선 부분(110W)을 향해 볼록할 수 있다. 이에 따라, 상기 도전 단자(400)의 최상부는 재배선 기판(100)의 하면(100b)보다 높은 레벨에 제공될 수 있다.
실시예들에 따르면, 언더 범프 패턴(110)의 하면(110b)이 곡면이므로, 도전 단자(400)의 형성 공정에서 도전 단자(400)가 보다 언더 범프 패턴(110)의 하면(110b) 상에 양호하게 정렬될 수 있다.
도 3b는 도 2의 C영역을 확대 도시한 도면이다. 이하 중복되는 내용의 설명을 생략하고, 차이점에 대해 상세히 서술한다.
도 3b를 참조하면, 최상부 재배선 패턴들(130) 중 적어도 어느 하나는 상면(133a)이 리세스된 함몰부(PBM)를 포함할 수 있다. 최상부 재배선 패턴들(130)의 상면들(133a)은 보다 구체적으로, 최상부 재배선 패턴들(130) 각각의 도전 패턴들(133)의 상면들(133a)일 수 있다. 상기 함몰부(PBM)의 최대 폭(W3)은 200nm 이상 300nm 이하일 수 있다. 상기 함몰부(PBM)의 깊이(H6)는 500nm 이상 1μm 이하일 수 있다. 상기 함몰부(PBM)의 깊이(H6)는 상기 재배선 패턴들(130) 중 상기 적어도 어느 하나의 상면(133a)으로부터 상기 함몰부(PBM)의 최하부까지의 수직 거리일 수 있다. 일 예로, 상기 함몰부(PBM)는 평면적 관점에서 원형 또는 타원형일 수 있으나 이에 제한되지 않고 여러 형태로 변형될 수 있다. 최상부 재배선 패턴들(130)의 상면(133a) 상에 칩 연결 단자(250)가 제공될 수 있다. 상기 칩 연결 단자(250)는 상기 함몰부(PBM)의 내부로 연장될 수 있다.
도 4 내지 도 13 및 도 15 내지 도 17은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 14는 도 13의 D영역을 확대 도시한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4를 참조하면, 테스트 배선(TL)이 캐리어 기판(900) 상에 형성될 수 있다. 이형층(910)이 캐리어 기판(900)과 테스트 배선(TL) 사이 및 캐리어 기판(900) 상에 더 개재될 수 있다. 이형층(910)은 테스트 배선(TL)을 캐리어 기판(900)에 부착시킬 수 있다.
테스트 배선(TL)을 형성하는 것은 오프닝을 갖는 레지스트 패턴을 이형층(910)의 상면(910a) 상에 형성하는 것, 금속 물질을 증착하여 예비 테스트 씨드층을 형성하는 것, 상기 예비 테스트 씨드층을 전극으로 하는 전기 도금 공정을 통해 테스트 배선(TL)을 형성하는 것을 포함할 수 있다. 테스트 배선(TL)은 복수 개로 형성될 수 있다.
도 5 내지 도 7을 참조하면, 테스트 배선(TL) 및 이형층(910)의 상면(910a) 상에 언더 범프 패턴들(110)을 형성할 수 있다. 언더 범프 패턴들(110)을 형성하는 것은 제1 트렌치들(TR1)을 갖는 제1 절연층(101)을 형성하는 것, 제1 절연층의 상면을 덮는 제1 씨드층(111p), 제1 레지스트 패턴(RP1), 및 도전 패턴(113)을 형성하는 것을 포함할 수 있다.
도 5를 참조하면, 제1 절연층(101)이 형성되어 테스트 배선(TL) 및 이형층(910)의 상면(910a)을 덮을 수 있다. 제1 절연층(101)의 형성은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다. 제1 절연층(101)을 패터닝하여, 제1 트렌치들(TR1)이 제1 절연층(101) 내에 형성될 수 있다. 제1 절연층(101)의 패터닝은 노광 공정 및 현상 공정에 의해 진행될 수 있다. 제1 트렌치들(TR1)은 테스트 배선들(TL)의 상면들 및 이형층(910)의 상면(910a)을 노출시킬 수 있다.
제1 씨드층(111p)이 제1 절연층(101)의 상면 및 제1 트렌치들(TR1) 내에 형성될 수 있다. 보다 구체적으로, 제1 씨드층(111p)은 제1 절연층(101)의 상면, 제1 트렌치들(TR1)의 내측벽, 테스트 배선들(TL)의 노출된 상면 및 이형층(910)의 노출된 상면(910a)을 콘포말하게 덮을 수 있다.
도 6을 참조하면, 제1 레지스트 패턴(RP1)을 제1 씨드층(111p) 상에 형성할 수 있다. 제1 레지스트 패턴(RP1)을 형성하는 것은 포토 레지스트 물질을 제1 씨드층(111p) 상에 도포하는 것을 포함할 수 있다. 제1 레지스트 패턴(RP1)이 패터닝되어, 제1 오프닝들(OP1)을 형성할 수 있다. 제1 레지스트 패턴(RP1)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 제1 오프닝들(OP1)은 제1 트렌치들(TR1)과 각각 수직적으로 오버랩될 수 있다. 제1 오프닝들(OP1)의 너비들은 대응되는 제1 트렌치들(TR1)의 너비들보다 클 수 있다. 또는 제1 오프닝들(OP1)의 길이들은 대응되는 제1 트렌치들(TR1)의 길이들보다 클 수 있다. 제1 오프닝들(OP1) 각각의 측벽은 바닥면과 실질적으로 수직할 수 있다. 제1 오프닝들(OP1) 각각은 제1 씨드층(111p)을 노출시킬 수 있다.
도전 패턴들(113)이 제1 트렌치들(TR1) 내에 각각 형성되어, 제1 씨드층(111p)을 덮을 수 있다. 도전 패턴들(113)은 제1 오프닝들(OP1)의 하부들을 각각 채울 수 있다. 예를 들어, 도전 패턴들(113)은 제1 트렌치들(TR1)을 각각 채우되, 제1 레지스트 패턴(RP1)의 상면 상으로 연장되지 않을 수 있다. 도전 패턴들(113)은 제1 씨드층(111p)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 도전 패턴들(113)의 형성 과정에서, 별도의 평탄화 공정이 수행되지 않을 수 있다.
도 7을 참조하면, 제1 레지스트 패턴(RP1)이 제거되어, 제1 씨드층(111p)의 상면을 노출시킬 수 있다. 제1 레지스트 패턴(RP1)의 제거는 스트립 공정에 의해 수행될 수 있다. 이후, 제1 씨드층(111p)의 노출된 부분이 제거되어, 씨드 패턴들(111)을 형성할 수 있다. 제1 씨드층(111p)의 상기 노출된 부분의 제거는 식각 공정에 의해 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 상기 식각 공정에서 도전 패턴들(113)은 제1 씨드층(111p)에 대해 식각 선택성을 가질 수 있다. 씨드 패턴들(111)은 도전 패턴들(113)의 하면 상에 배치되어, 상기 식각 공정에 노출되지 않을 수 있다. 상기 식각 공정이 종료된 후, 남아 있는 제1 씨드층(111p)이 씨드 패턴들(111)을 형성할 수 있다. 이에 따라, 언더 범프 패턴들(110)이 형성될 수 있다. 언더 범프 패턴들(110)은 서로 옆으로 이격될 수 있다. 언더 범프 패턴들(110)은 씨드 패턴들(111) 및 도전 패턴들(113)을 각각 포함할 수 있다. 도전 패턴들(113)은 씨드 패턴들(111) 상에 각각 배치될 수 있다. 언더 범프 패턴들(110) 각각은 비아 부분(110V) 및 배선 부분(110W)을 포함할 수 있다. 비아 부분(110V)은 제1 트렌치들(TR1) 중 어느 하나 내에 제공될 수 있다. 배선 부분(110W)은 제1 절연층(101)의 상면 및 비아 부분(110V) 상에 제공될 수 있다. 비아 부분(110V) 및 배선 부분(110W)은 앞서 도 1, 도 2, 도 3a 및 도 3b의 예에서 설명한 바와 동일할 수 있다.
도 8을 참조하면, 언더 범프 패턴들(110) 상에 재배선 패턴들(120)이 형성될 수 있다. 언더 범퍼 패턴들(110) 상에 재배선 패턴들(120)을 형성하는 것은 제2 절연층(102)의 상면을 덮는 제2 씨드층(121p)을 형성하는 것, 상기 제2 씨드층(121p) 상에 제2 오프닝들(OP2)을 갖는 제2 레지스트 패턴들(RP2)을 형성하는 것, 상기 제2 트렌치들(TR2) 및 상기 제2 오프닝들(OP2) 상에 및 도전 패턴들(123)을 형성하는 것, 및 상기 제2 레지스트 패턴들(RP2)을 제거하여, 제2 씨드층(121p)의 일 부분을 노출시키는 것, 및 노출된 제2 씨드층(121p)의 노출된 일 부분을 식각하여, 씨드 패턴들(121)을 형성하는 것을 포함할 수 있다.
보다 구체적으로, 제2 절연층(102)이 제1 절연층(101) 상에 형성되어, 제1 절연층(101) 및 언더 범프 패턴들(110)을 덮을 수 있다. 예를 들어, 제2 절연층(102)은 언더 범프 패턴들(110)의 상면들과 측벽들을 덮을 수 있다. 제2 절연층(102)의 형성은 코팅 공정에 의해 진행될 수 있다.
제2 절연층(102)이 패터닝되어, 제2 트렌치들(TR2)이 제2 절연층(102) 내에 형성될 수 있다. 제2 트렌치들(TR2)은 언더 범프 패턴들(110)의 상면들(113a)을 노출시킬 수 있다. 예를 들어, 제2 트렌치들(TR2) 각각은 대응되는 배선 부분(110W)의 상면(113a)을 노출시킬 수 있다.
도 9를 참조하면, 제2 씨드층(121p)이 제2 절연층(102) 및 노출된 언더 범프 패턴들(110)의 상면들(113a)상에 형성될 수 있다. 제2 씨드층(121p)을 형성하는 것은 제1 씨드층(111p)을 형성하는 것과 동일한 방법에 의해 수행될 수 있다.
도 10을 참조하면, 제2 오프닝들(OP2)을 갖는 제2 레지스트 패턴(RP2)을 제2 씨드층(121p) 상에 형성할 수 있다. 제2 레지스트 패턴(RP2)을 형성하는 것은 도 6에서 설명한 제1 레지스트 패턴(RP1)의 형성하는 것과 동일한 방법으로 수행될 수 있다.
도 11을 참조하면, 제2 레지스트 패턴(RP2)이 제거되어, 제2 씨드층(121p)의 상면을 노출시킬 수 있다. 제2 레지스트 패턴(RP2)의 제거는 스트립 공정에 의해 수행될 수 있다. 이후, 제2 씨드층(121p)의 노출된 부분이 제거되어, 씨드 패턴들(121)을 형성할 수 있다. 제2 씨드층(121p)의 상기 노출된 부분의 제거는 식각 공정에 의해 수행될 수 있다. 이에 따라, 재배선 패턴들(120)이 형성될 수 있다. 도 9 내지 도 11에서 설명한 방법을 복수 회 수행하여, 도 12와 같이 수직으로 적층된 재배선 패턴들(120) 및 최상부 재배선 패턴들(130)을 형성할 수 있다.
재배선 패턴들(120)은 씨드 패턴들(121) 및 도전 패턴들(123)을 각각 포함할 수 있다. 도전 패턴들(123)은 씨드 패턴들(121) 상에 각각 배치될 수 있다. 재배선 패턴들(120) 각각은 비아 부분(120V) 및 배선 부분(120W)을 포함할 수 있다. 재배선 패턴들(120)의 비아 부분(120V) 및 배선 부분(120W)은 앞서 도 1, 도 2, 도 3a 및 도 3b의 예에서 설명한 바와 동일할 수 있다.
도 13을 참조하면, 재배선 패턴들(120) 및 최상부 재배선 패턴들(130)에 제1 테스트 공정이 수행될 수 있다. 제1 테스트 공정에서 한 쌍의 프로브들(PRB1, PRB2)이 준비될 수 있다. 한 쌍의 프로브들(PRB1, PRB2)는 테스트 배선(TL)과 전기적으로 연결된 최상부 재배선 패턴들(130)의 상면과 접촉할 수 있다. 한 쌍의 프로브들(PRB1, PRB2) 중 어느 하나(PRB1)로 입력된 전기적 신호는 최상부 재배선 패턴들(130) 중 대응되는 어느 하나, 재배선 패턴들(120), 언더 범프 패턴들(110) 중 테스트 배선(TL)과 접촉하는 어느 하나, 테스트 배선(TL), 언더 범프 패턴들(110) 중 테스트 배선(TL)과 접촉하는 다른 하나, 재배선 패턴들(120), 최상부 재배선 패턴들(130) 중 다른 하나를 통해 한 쌍의 프로브들(PRB1, PRB2) 중 다른 하나로 출력될 수 있다. 즉, 한 쌍의 프로브들(PRB1, PRB2) 사이에 흐르는 전류를 측정하여, 최상부 재배선 패턴들(130), 재배선 패턴들(120), 및 언더 범프 패턴들(110) 사이의 접속 상태를 확인할 수 있다.
도 15를 참조하면, 재배선 패턴들(120) 및 최상부 재배선 패턴들(130)에 제2 테스트 공정이 수행될 수 있다. 제2 테스트 공정에서 한 쌍의 프로브들(PRB1, PRB2)은 테스트 배선(TL)과 전기적으로 연결되지 않은 최상부 재배선 패턴들(130)의 상면과 접촉할 수 있다. 이에 따라, 한 쌍의 프로브들(PRB1, PRB2) 중 어느 하나(PRB1)를 통해 입력된 전기적 신호는 한 쌍의 프로브들(PRB1, PRB2) 중 다른 하나(PRB2)를 통해 출력되지 않을 수 있다. 즉, 한 쌍의 프로브들(PRB1, PRB2) 사이에 흐르는 전류를 측정하여, 최상부 재배선 패턴들(130), 재배선 패턴들(120), 및 언더 범프 패턴들(110) 사이의 절연 상태를 확인할 수 있다.
실시예들에 따르면, 상기 테스트 공정을 통해 최상부 재배선 패턴들(130), 재배선 패턴들(120), 및 언더 범프 패턴들(110) 사이의 접촉 불량을 검수하여 양품의 재배선 기판(100)을 선별할 수 있다. 이에 따라, 제1 반도체칩(200)이 실장되기 전 불량의 재배선 기판(100)을 선별할 수 있으므로, 반도체 패키지(10)가 완성된 후 불량 테스트 공정을 수행하는 것보다 양품의 제1 반도체칩(200)이 폐기되는 것을 방지하여 생산 비용을 절감할 수 있다.
도 14를 참조하면, 최상부 재배선 패턴들(130)의 상면 상에 함몰부(PBM)가 형성될 수 있다. 보다 구체적으로, 도 13 및 도 15에서 설명한 제1 테스트 공정 및 제2 테스트 공정에서, 한 쌍의 프로브들(PRB1, PRB2)이 최상부 재배선 패턴들(130)의 상면과 접촉하므로, 최상부 재배선 패턴들(130) 중 적어도 하나의 상면(133a)이 리세스되어 함몰부(PBM)가 형성될 수 있다. 상기 함몰부(PBM)는 프로빙 마크(Probing mark)로 명명될 수 있다.
도 16을 참조하면, 이형층(910) 및 캐리어 기판(900)을 제거하여, 제1 절연층(101)의 하면(101b) 및 테스트 배선들(TL)을 외부로 노출시킬 수 있다.
도 17을 참조하면, 상기 노출된 제1 절연층(101)의 하면(101b) 및 테스트 배선들(TL) 상에 평탄화 공정이 수행하여 재배선 기판(100)을 형성할 수 있다. 상기 평탄화 공정은 예를 들어, 화학적-기계적 연마 공정(Chemical-Mechanical Polishing)일 수 있다. 상기 평탄화 공정은 테스트 배선들(TL)이 제거될 때까지 수행될 수 있다. 이에 따라, 상기 평탄화 공정에 의해 제1 절연층(101)의 일부, 언더 범프 패턴들(110)의 비아 부분들(110V)의 일부 및 테스트 배선들(TL)이 제거될 수 있다. 보다 구체적으로, 상기 평탄화 공정에 의해 언더 범프 패턴들(110) 각각의 비아 부분(110V)이 제1 절연층(101) 보다 더 제거될 수 있다. 이에 따라, 상기 비아 부분(110V)의 하면(110b)이 제1 절연층(101)의 하면(101b)이 재배선 패턴들(120)을 향해 만곡질(curved) 수 있다
도 1을 다시 참조하면, 복수의 제1 칩패드들(205)을 갖는 제1 반도체칩(200)이 준비될 수 있다. 제1 칩패드들(205)이 최상부 재배선 패턴들(130)과 각각 정렬되도록, 제1 반도체칩(200)이 제5 절연층(105) 상에 배치될 수 있다. 복수의 칩 연결 단자들(250)이 제1 반도체칩(200) 및 재배선 기판(100) 사이에 형성될 수 있다. 칩 연결 단자들(250)은 제1 칩패드들(205) 및 최상부 재배선 패턴들(130)과 각각 접속할 수 있다.
제1 언더필막(230)이 제1 반도체칩(200) 및 제5 절연층(105) 사이에 형성되어 칩 연결 단자들(250)을 덮을 수 있다. 몰딩막(300)이 제5 절연층(105) 상에 형성되어, 제1 반도체칩(200)을 밀봉할 수 있다.
도 18은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 18을 참조하면, 반도체 패키지(20)는 하부 반도체 패키지(21) 및 상부 반도체 패키지(22)를 포함할 수 있다. 하부 반도체 패키지(21)는 제1 재배선 기판(100), 도전 단자(400), 칩 연결 단자들(250), 제1 반도체칩(200), 몰딩막(300), 및 도전 포스트(360)를 포함할 수 있다. 제1 재배선 기판(100), 도전 단자(400), 칩 연결 단자들(250) 및 몰딩막(300)은 도 1 및 도 2에서 설명한 재배선 기판(100), 도전 단자(400), 칩 연결 단자를(250) 및 몰딩막(300)과 실질적으로 동일할 수 있다.
도전 포스트(360)가 재배선 기판(100)의 상면 상에 배치되어, 대응되는 최상부 재배선 패턴(130)과 접속할 수 있다. 도전 포스트(360)는 제1 반도체칩들(200)과 수평으로 이격 배치될 수 있다. 도전 프소트(360)는 평면적 관점에서 재배선 기판(100)의 엣지 영역 상에 제공될 수 있다. 금속 기둥이 재배선 기판(100) 상에 제공되어, 도전 포스트(360)를 형성할 수 있다. 즉, 도전 포스트(360)는 금속 기둥일 수 있다. 도전 포스트(360)는 몰딩막(300)을 관통할 수 있다. 도전 포스트(360)는 재배선 기판(100)과 전기적으로 연결될 수 있다. 예를 들어, 도전 포스트(360)는 재배선 기판(100)을 통해 제1 반도체칩(200), 또는 도전 단자(400)와 전기적으로 연결될 수 있다. 도전 포스트(360)는 구리와 같은 금속을 포함할 수 있다.
몰딩막(300)은 재배선 기판(100)의 상면(100a) 상에 배치되어, 제1 반도체칩들(200)을 덮을 수 있다. 몰딩막(300)은 도전 포스트(360)의 측벽들을 밀봉할 수 있다. 몰딩막(300)은 제1 반도체칩(200)과 도전 포스트(360) 사이에 제공될 수 있다. 몰딩막(300)은 도전 포스트(360)의 상면을 노출시킬 수 있다.
상부 반도체 패키지(22)는 제2 재배선 기판(700), 제2 반도체칩(500), 및 상부 몰딩막(600)을 포함할 수 있다. 제2 재배선 기판(700)은 제1 내지 제3 상부 절연층들(701, 702, 703), 및 상부 재배선 패턴들(710)을 포함할 수 있다 제2 재배선 기판(700)의 제1 내지 제3 상부 절연층들(701, 702, 703), 및 상부 재배선 패턴들(710)은 도 1 및 도 2에서 설명한 재배선 기판(100)의 제1 내지 제5 절연층들(101, 102, 103, 104, 105) 및 재배선 패턴들(120)과 실질적으로 동일할 수 있다. 예를 들어, 상부 재배선 패턴들(710) 각각은 씨드 패턴(711) 및 도전 패턴(713)을 포함할 수 있다.
상부 재배선 패턴들(710) 중 최상부 재배선 패턴들(710) 상에 제2 반도체칩(220)이 실장될 수 있다. 제2 반도체칩(220)은 도 1 도 2에서 설명한 제1 반도체칩들(200)과 다른 종류의 반도체칩을 포함할 수 있다. 예를 들어, 제1 반도체칩(200)은 로직칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 어느 하나이고, 제2 반도체칩(500)은 로직칩, 메모리칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 다른 하나일 수 있다. 제2 반도체칩(500)은 칩패드들(505)을 포함할 수 있고, 칩패드들(505) 및 최상부 재배선 패턴들(410) 사이에 칩 연결 단자들(550)이 제공될 수 있다. 칩 연결 단자들(350)은 도 1에서 서술한 칩 연결 단자들(250)과 실질적으로 동일할 수 있다.
상부 몰딩막(600)이 제2 재배선 기판(700) 상에 제공될 수 있다. 상부 몰딩막(600)은 몰딩막(300)과 동일한 물질을 포함할 수 있다. 상부 몰딩막(600)은 제2 반도체칩(500)의 상면 및 측면들을 덮을 수 있고, 칩 연결 단자들(550)을 밀봉할 수 있다. 상부 몰딩막(600)의 측면들은 제2 재배선 기판(700)의 측면들과 각각 수직으로 정렬될 수 있으나, 이에 제한되지 않는다.
도 19는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 19를 참조하면, 반도체 패키지(30)는 하부 반도체 패키지(21) 및 상부 반도체 패키지(22)를 포함할 수 있다. 하부 반도체 패키지(21)는 제1 재배선 기판(100), 도전 단자(400), 칩 연결 단자들(250), 중간 연결 단자들(350), 제1 반도체칩(200), 몰딩막(300), 및 중간 기판(320)을 포함할 수 있다.
제1 재배선 기판(100), 도전 단자(400), 칩 연결 단자들(250), 제1 반도체칩(200) 및 몰딩막(300)은 도 1 및 도 2에서 설명한 재배선 기판(100), 도전 단자(400), 칩 연결 단자들(250) 및 몰딩막(300)과 실질적으로 동일할 수 있다. 상부 반도체 패키지(22)는 도 18에서 설명한 상부 반도체 패키지(22)와 실질적으로 동일할 수 있다. 다만, 제2 재배선 기판(700)의 최하부 재배선 패턴들(710)은 도전 구조체(321, 323, 325)의 패드들(321)과 접속할 수 있다.
중간 기판(320)이 제1 재배선 기판(100) 상에 배치될 수 있다. 중간 기판(320)은 그 내부를 관통하는 기판 홀을 가질 수 있다. 일 예로, 인쇄회로기판의 상면 및 하면을 관통하는 기판 홀을 형성하여, 중간 기판(320)이 제조될 수 있다. 평면적 관점에서, 기판 홀은 제1 재배선 기판(100)의 센터 부분에 형성될 수 있다. 제1 반도체칩(200)은 중간 기판(320)의 기판 홀 내에 배치될 수 있다. 제1 반도체칩(200)은 중간 기판(320)의 내측벽과 이격되어 배치될 수 있다.
중간 기판(320)은 베이스층(327), 및 도전 구조체(321, 323, 325)를 포함할 수 있다. 베이스층(327)은 단일층이거나 적층된 복수 층들을 포함할 수 있다. 베이스층(327)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층(327)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 기판 홀은 베이스층(327)을 관통할 수 있다. 도전 구조체(321, 323, 325)는 베이스층(327) 내에 제공될 수 있다. 도전 구조체(321, 323, 325)는 패드들(321, 323) 및 비아들(325)을 포함할 수 있다. 패드들(321, 323)은 중간 기판(320)의 하면 또는 상면 상에 노출될 수 있다. 비아들(325)이 패드들(321, 323) 사이에 제공될 수 있다. 비아들(325)은 베이스층(327)을 관통하며, 패드들(321, 323)과 접속할 수 있다. 패드들(321, 323) 및 비아들(325)은 수직적으로 정렬될 수 있으나, 이에 제한되지 않는다. 도전 구조체(321, 323, 325)는 금속을 포함할 수 있다. 도전 구조체(321, 323, 325)는 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
중간 연결 단자들(350)이 제1 재배선 기판(100) 및 중간 기판(320) 사이에 배치될 수 있다. 중간 연결 단자들(350)은 패드들(323) 및 대응되는 최상부 재배선 패턴들(130) 사이에 개재되어, 상기 패드들(323) 및 상기 대응되는 최상부 재배선 패턴들(130)과 각각 접속할 수 있다. 도전 구조체(321, 323, 325)는 제1 연결 단자들(350)에 의해 제1 재배선 기판(100)과 전기적으로 연결될 수 있다. 중간 연결 단자들(350)은 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 중간 연결 단자들(350)은 금속 물질을 포함할 수 있다. 언더필막이 제1 재배선 기판(100) 및 중간 기판(320) 사이의 갭에 제공되어, 중간 연결 단자들(350)을 밀봉할 수 있다. 언더필막은 절연성 폴리머를 포함할 수 있다.
도 20은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 20을 참조하면, 반도체 패키지(40)는 패키지 기판(800), 재배선 기판(100), 도전 단자(400), 제1 반도체칩(200), 칩 스택(1000), 및 몰딩막(300)을 포함할 수 있다. 재배선 기판(100), 도전 단자(400) 및 몰딩막(300)은 도 1 및 도 2에서 설명한 바와 실질적으로 동일할 수 있다.
패키지 기판(800)은 인쇄회로기판을 포함할 수 있다. 패키지 기판(800)은 금속 배선 및 금속 패드(810, 820)를 포함할 수 있다. 금속 패드(810, 820)는 상부 금속 패드(810) 및 하부 금속 패드(820)를 포함할 수 있다. 금속 배선은 패키지 기판(800) 내에 제공될 수 있다. 본 명세서에서 패키지 기판(800)과 접속한다는 것은 금속 배선과 접속하는 것을 의미할 수 있다. 상부 금속 패드(810)는 패키지 기판(800)의 상면 상에 제공되어, 금속 배선과 전기적으로 연결될 수 있다. 하부 금속 패드(820)는 패키지 기판(800)의 하면 상에 제공되어, 금속 배선과 전기적으로 연결될 수 있다. 외부 접속 단자들(840)이 패키지 기판(800)의 하면 상에 제공되어, 하부 금속 패드(820)와 각각 접속할 수 있다. 외부의 전기적 신호들은 외부 접속 단자들(840)을 통해 금속 배선으로 전달될 수 있다. 솔더볼들이 외부 접속 단자들(840)로 사용될 수 있다. 외부 접속 단자들(840)은 솔더 물질과 같은 금속을 포함할 수 있다.
재배선 기판(100)이 패키지 기판(800) 상에 배치될 수 있다. 재배선 기판(100)은 인터포저 기판의 역할을 할 수 있다. 도전 단자(400)는 패키지 기판(800)의 상부 금속 패드(810)와 정렬되고, 상부 금속 패드(810)와 접속할 수 있다. 재배선 기판(100)은 도전 단자(400)를 통해 패키지 기판(800)과 전기적으로 연결될 수 있다. 재배선 기판(100)은 도 1 및 도 2에서 설명한 바와 실질적으로 동일할 수 있다.
제1 반도체칩(200)이 재배선 기판(100)의 상면(100a) 상에 실장될 수 있다. 예를 들어, 제1 칩 연결 단자들(250)이 제1 반도체칩(200)의 칩 패드들(205) 및 최상부 재배선 패턴들(130) 사이에 제공될 수 있다. 제1 반도체칩(200)은 도 1 및 도 2의 반도체칩(200)과 실질적으로 동일할 수 있고, 제1 칩 연결 단자들(250)의 배치 관계, 기능, 및 물질은 도 1 및 도 2의 칩 연결 단자들(250)의 예에서 설명한 바와 실질적으로 동일할 수 있다.
칩 스택(1000)이 재배선 기판(100)의 상면 상에 실장될 수 있다. 칩 스택(1000)은 제1 반도체칩(200)과 옆으로 이격 배치될 수 있다. 칩 스택(1000)은 적층된 복수의 제2 반도체칩들(330)을 포함할 수 있다. 제2 반도체칩들(330) 각각은 도 1 및 도 2의 반도체칩(200)과 동일 또는 유사할 수 있다. 다만, 제2 반도체칩들(330)은 제1 반도체칩(200)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제1 반도체칩(200)은 로직칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 어느 하나이고, 제2 반도체칩(330)은 로직칩, 메모리칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 다른 하나일 수 있다. 본 명세서에서, 메모리칩은 고대역 메모리(High Bandwidth Memory, HBM) 칩을 포함할 수 있다. 일 예로, 제1 반도체칩(200)은 로직칩이고, 제2 반도체칩들(330)은 고대역 메모리(HBM) 칩들일 수 있다. 다른 예로, 최하부 제2 반도체칩(330)은 로직칩이고, 나머지 제2 반도체칩들(330)은 고대역 메모리칩들일 수 있다.
제2 반도체칩들(330) 각각은 하부 패드(331), 관통 전극(332), 및 상부 패드(333)를 포함할 수 있다. 하부 패드(331) 및 상부 패드(333)는 각 제2 반도체칩(330)의 하면 및 상면 상에 각각 제공될 수 있다. 하부 패드(331) 및 상부 패드(333) 중 적어도 하나는 제2 반도체칩(3320)의 집적 회로들과 전기적으로 연결될 수 있다. 관통 전극(332)은 제2 반도체칩(330) 내에 배치되고, 하부 패드(331) 및 상부 패드(333)와 접속할 수 있다. 최상부 제2 반도체칩(330)은 하부 패드(331)를 포함하되, 관통 전극(332) 및 상부 패드(333)를 포함하지 않을 수 있다. 도시된 바와 달리, 최상부 제2 반도체칩(330)은 관통 전극(332) 및 상부 패드(331)를 더 포함할 수 있다. 인터포저 단자(335)가 인접한 두 제2 반도체칩들(330) 사이에 개재되어, 하부 패드(331) 및 상부 패드(333)와 각각 접속할 수 있다. 이에 따라, 복수의 제2 반도체칩들(330)이 서로 전기적으로 연결될 수 있다. 인터포저 단자(335)는 솔더, 필라, 또는 범프를 포함할 수 있다. 인터포저 단자(335)는 솔더 물질을 포함할 수 있으나, 이에 제약되지 않는다.
다른 예로, 인터포저 단자(335)가 생략될 수 있다. 이 경우, 인접한 반도체칩들(330)의 마주보는 하부 패드(331) 및 상부 패드(333)는 서로 직접 본딩될 수 있다.
제2 칩 연결 단자들(350)이 최하부 제2 반도체칩(330) 및 재배선 기판(100) 사이에 개재되어, 하부 패드(331) 및 대응되는 최상부 재배선 패턴(130)과 접속할 수 있다. 이에 따라, 제2 반도체칩들(330)은 재배선 기판(100)을 통해 제1 반도체칩(200) 및 도전 단자(400)와 전기적으로 연결될 수 있다. 제2 칩 연결 단자들(350)의 배치 관계, 기능, 및 물질은 도 1 및 도 2의 칩 연결 단자들(250)의 예에서 설명한 바와 실질적으로 동일할 수 있다.
칩 스택(1000)은 복수개로 제공될 수 있다. 칩 스택들(1000)은 서로 옆으로 이격 배치될 수 있다. 제1 반도체칩(200)은 칩 스택들(1000) 사이에 배치될 수 있다. 이에 따라, 제1 반도체칩(200)과 칩 스택들(1000) 사이의 전기적 통로의 길이가 감소할 수 있다.
제1 언더필막(230)이 재배선 기판(100)과 제1 반도체칩(200) 사이의 제1 갭 영역에 제공되어, 제1 칩 연결 단자들(250)을 밀봉할 수 있다. 제1 언더필막(230)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제2 언더필막(340)이 재배선 기판(100)과 칩 스택들(1000) 사이의 제2 갭 영역들에 각각 제공되어, 대응되는 제2 칩 연결 단자들(250)을 밀봉할 수 있다. 제2 언더필막(340)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 도시된 바와 달리, 단수개의 언더필 패턴이 제1 갭 영역 및 제2 갭 영역들 사이에 제공되어, 제1 칩 연결 단자들(250) 및 제2 칩 연결 단자들(350)을 밀봉할 수 있다.
제3 언더필막(334)이 제2 반도체칩들(330) 사이에 제공되어, 인터포저 단자(335)를 밀봉할 수 있다. 제3 언더필막(334)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
몰딩막(300)이 재배선 기판(100) 상에 배치되어, 제1 반도체칩(200)의 측벽 및 제2 반도체칩들(330)의 측벽들을 덮을 수 있다. 몰딩막(300)은 제1 반도체칩(200)의 상면 및 최상부 제2 반도체칩(330)의 상면을 노출시킬 수 있다. 도시된 바와 달리, 몰딩막(300)은 제1 반도체칩(200)의 상면 및 최상부 제2 반도체칩(330)의 상면을 덮을 수 있다. 다른 예로, 제1 언더필막(230) 및 제2 언더필막(340)이 생략되고, 몰딩막(300)이 제1 갭 영역 및 제2 갭 영역들로 연장될 수 있다.
도시되지 않았으나, 도전 플레이트가 제1 반도체칩(200)의 상면, 칩 스택(1000)의 상면, 및 몰딩막(300)의 상면 상에 더 배치될 수 있다. 도전 플레이트는 몰딩막(300)의 측벽 상으로 더 연장될 수 있다. 도전 플레이트는 제1 반도체칩(200) 및 칩 스택(1000)을 외부로부터 보호할 수 있다. 예를 들어, 도전 플레이트는 불순물의 유입을 방지하거나 물리적 충격을 흡수할 수 있다. 도전 플레이트는 열전도율을 높은 물질을 포함하여, 히트 싱크 또는 히트 슬러그로 기능할 수 있다. 예를 들어, 반도체 패키지의 동작 시, 재배선 기판(100), 제1 반도체칩(200), 또는 제2 반도체칩들(330)에서 발생한 열이 도전 플레이트를 통해 빠르게 방출될 수 있다. 도전 플레이트는 전기 전도성을 가져, 전자기파 차폐층으로 기능할 수 있다. 예를 들어, 도전 플레이트는 제1 반도체칩(200) 및 제2 반도체칩들(330)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 도전 플레이트는 재배선 기판(100)을 통해 접지되어, 정전 방전(Electrostatic discharge, ESD)에 의한 제1 반도체칩(200) 또는 제2 반도체칩들(330)의 전기적 손상을 방지할 수 있다.
도시되지 않았으나, 제3 반도체칩이 재배선 기판(100) 상에 더 실장될 수 있다. 제3 반도체칩은 제1 및 제2 반도체칩들(200, 330)과 다른 종류의 반도체칩일 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 재배선 기판;
    상기 재배선 기판의 상면 상에 실장된 반도체칩; 및
    상기 재배선 기판의 하면 상에 제공되는 도전 단자를 포함하되,
    상기 재배선 기판은:
    상기 도전 단자와 접촉하는 비아 부분 및 상기 비아 부분 상에 제공되는 배선 부분을 포함하는 언더 범프 패턴; 및
    상기 언더 범프 패턴의 상면 및 측면을 덮는 절연층을 포함하고,
    상기 비아 부분의 하면의 중심부는 상기 비아 부분의 상기 하면의 측면부보다 높은 레벨에 제공되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 비아 부분의 하면은 상기 배선 부분을 향해 만곡진(curved) 반도체 패키지.
  3. 제1 항에 있어서,
    상기 비아 부분의 상기 하면의 상기 중심부는 상기 재배선 기판의 상기 하면보다 높은 레벨에 제공되는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 재배선 기판의 상기 하면으로부터 상기 비아 부분의 상기 하면의 상기 중심부의 수직 이격 거리는 500nm 이상 1μm 이하인 반도체 패키지.
  5. 제3 항에 있어서,
    상기 비아 부분의 폭에 대한 상기 재배선 기판의 상기 하면으로부터 상기 비아 부분의 상기 하면의 상기 중심부의 수직 이격 거리의 비는 0.01 이상 0.2 이하인 반도체 패키지.

  6. 제1 항에 있어서,
    상기 재배선 기판은 상기 언더 범프 패턴 상에 제공되는 재배선 패턴을 더 포함하되,
    상기 언더 범프 패턴은 상기 도전 단자 및 상기 재배선 패턴 사이에 개재된 도전 패턴 및 상기 도전 패턴과 상기 절연층 사이에 제공되는 씨드 패턴을 포함하되,
    상기 도전 패턴은 상기 도전 단자와 직접 물리적으로 접촉하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 도전 단자(400)와 상기 도전 패턴(113)의 접촉면은 상기 언더 범프 패턴의 상기 배선 부분(110W)을 향해 볼록한(convex) 반도체 패키지.
  8. 제1 항에 있어서,
    상기 재배선 기판의 하면으로부터 상기 언더 범프 패턴의 상면까지의 수직 거리는 15μm 이상 25μm 이하인 반도체 패키지.
  9. 제1 항에 있어서,
    상기 도전 단자의 최상부는 상기 재배선 기판의 하면보다 높은 레벨에 제공되는 반도체 패키지
  10. 제1 항에 있어서,
    상기 재배선 기판은 상기 언더 범프 패턴 상에 제공되는 재배선 패턴을 더 포함하되,
    상기 언더 범프 패턴의 높이에 대한 상기 재배선 패턴의 높이의 비는 0.1 이상 0.2 이하인 반도체 패키지.
  11. 제1 항에 있어서,
    상기 언더 범프 패턴의 상기 배선 부분의 폭에 대한 상기 비아 부분의 폭의 비는 0.7 이상 0.8 이하인 반도체 패키지.
  12. 재배선 기판;
    상기 재배선 기판의 상면 상에 실장된 반도체칩; 및
    상기 재배선 기판의 하면 상에 제공되는 도전 단자를 포함하되,
    상기 재배선 기판은:
    상기 도전 단자와 접촉하는 비아 부분 및 상기 비아 부분 상에 제공되는 배선 부분을 포함하는 언더 범프 패턴; 및
    상기 언더 범프 패턴 상에 제공되는 재배선 패턴들을 포함하고,
    상기 재배선 패턴들 중 최상부 재배선 패턴들은 상기 반도체칩과 연결되고,
    상기 최상부 재배선 패턴들 중 적어도 어느 하나는 상면이 리세스된 함몰부를 포함하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 함몰부의 깊이는 500nm 이상 1μm 이하인 반도체 패키지.
  14. 제12 항에 있어서,
    상기 함몰부의 최대 폭은 200nm 이상 300nm 이하인 반도체 패키지.
  15. 제12 항에 있어서,
    상기 비아 부분의 하면은 상기 배선 부분을 향해 만곡진(curved) 반도체 패키지.
  16. 제12 항에 있어서,
    상기 반도체칩 및 상기 최상부 재배선 패턴 사이에 개재된 칩 연결 단자를 더 포함하되,
    상기 칩 연결 단자는 상기 함몰부 내부로 연장되는 반도체 패키지.
  17. 제12 항에 있어서,
    상기 언더 범프 패턴의 상면 및 측면을 덮는 절연층을 더 포함하되,
    상기 언더 범프 패턴은 상기 도전 단자 및 상기 재배선 패턴 사이에 개재된 도전 패턴 및 상기 도전 패턴과 상기 절연층 사이에 제공되는 씨드 패턴을 포함하고,
    상기 도전 패턴 및 상기 씨드 패턴 각각은 상기 도전 단자와 직접 물리적으로 접촉하는 반도체 패키지.
  18. 제17 항에 있어서,
    상기 씨드 패턴은 상기 도전 패턴의 하면을 덮지 않는 반도체 패키지.
  19. 재배선 기판;
    상기 재배선 기판의 상면 상에 실장된 반도체칩;
    상기 재배선 기판 및 상기 반도체칩 사이에 제공되는 칩 연결 단자;
    상기 칩 연결 단자를 둘러싸는 언더필막;
    상기 반도체칩의 측면들과 상면 및 상기 언더필막의 측면들을 덮는 몰딩막; 및
    상기 재배선 기판의 하면 상에 제공되는 도전 단자를 포함하되,
    상기 재배선 기판은:
    상기 도전 단자와 접촉하는 비아 부분 및 상기 비아 부분 상에 제공되는 배선 부분을 포함하는 언더 범프 패턴;
    상기 언더 범프 패턴 상에 제공되는 재배선 패턴들; 및
    상기 언더 범프 패턴 및 상기 재배선 패턴들을 덮는 절연층을 포함하고,
    상기 재배선 패턴들 각각은 인접한 상기 재배선 패턴들 또는 상기 언더 범프 패턴과 접촉하는 비아 부분 및 상기 비아 부분 상에 제공되는 배선 부분을 포함하고,
    상기 비아 부분의 하면의 중심부는 상기 비아 부분의 상기 하면의 측면부보다 높은 레벨에 제공되는 반도체 패키지.
  20. 제19 항에 있어서,
    상기 언더 범프 패턴은 상기 도전 단자와 접촉하는 비아 부분 및 상기 비아 부분 상에 제공되는 배선 부분을 포함하되,
    상기 비아 부분의 하면은 상기 배선 부분을 향해 만곡진(curved) 반도체 패키지.

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