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KR20230019351A - 반도체 패키지 - Google Patents

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KR20230019351A
KR20230019351A KR1020210100753A KR20210100753A KR20230019351A KR 20230019351 A KR20230019351 A KR 20230019351A KR 1020210100753 A KR1020210100753 A KR 1020210100753A KR 20210100753 A KR20210100753 A KR 20210100753A KR 20230019351 A KR20230019351 A KR 20230019351A
Authority
KR
South Korea
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pattern
redistribution
under bump
conductive
patterns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020210100753A
Other languages
English (en)
Inventor
석경림
유태원
이석현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210100753A priority Critical patent/KR20230019351A/ko
Priority to US17/682,465 priority patent/US20230033087A1/en
Priority to TW111110103A priority patent/TW202306092A/zh
Priority to CN202210368101.9A priority patent/CN115692364A/zh
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 제1 언더 범프 패턴, 제2 언더 범프 패턴, 및 제3 언더 범프 패턴을 포함하는 제1 재배선 기판; 상기 제1 재배선 기판 상에 배치된 반도체칩; 도전 구조체들, 및 제2 재배선 기판을 포함할 수 있다. 상기 제3 언더 범프 패턴은 상기 제1 및 제2 언더 범프 패턴들과 절연될 수 있다. 상기 도전 구조체들은: 상기 제1 언더 범프 패턴과 접속하는 제1 도전 구조체; 상기 제2 언더 범프 패턴과 접속하는 제2 도전 구조체; 및 기 제3 언더 범프 패턴과 접속하고, 상기 제1 및 제2 도전 구조체들과 인접한 제3 도전 구조체를 포함하되, 상기 제3 도전 구조체는 상기 제1 도전 구조체 및 상기 제2 도전 구조체 사이에 배치되고, 상기 제1 언더 범프 패턴의 너비 및 상기 제2 언더 범프 패턴의 너비는 상기 제3 언더 범프 패턴의 상기 너비보다 클 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 및 전기적 특성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 및 전기적 특성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 개념에 따른 반도체 패키지가 제공된다. 본 발명에 따르면, 반도체 패키지는 제1 언더 범프 패턴, 제2 언더 범프 패턴, 및 제3 언더 범프 패턴을 포함하는 제1 재배선 기판; 상기 제1 재배선 기판 상에 배치된 반도체칩; 상기 제1 재배선 기판 상에서, 상기 반도체칩과 옆으로 배치된 도전 구조체들, 상기 도전 구조체들은 서로 옆으로 이격되고; 및 상기 반도체칩 및 상기 도전 구조체들 상의 제2 재배선 기판을 포함할 수 있다. 상기 제3 언더 범프 패턴은 상기 제1 및 제2 언더 범프 패턴들과 절연될 수 있다. 상기 도전 구조체들은: 상기 제1 언더 범프 패턴과 접속하는 제1 도전 구조체; 상기 제2 언더 범프 패턴과 접속하는 제2 도전 구조체; 및 기 제3 언더 범프 패턴과 접속하고, 상기 제1 및 제2 도전 구조체들과 인접한 제3 도전 구조체를 포함하되, 상기 제3 도전 구조체는 상기 제1 도전 구조체 및 상기 제2 도전 구조체 사이에 배치되고, 상기 제1 언더 범프 패턴의 너비는 상기 제3 언더 범프 패턴의 너비보다 크고, 상기 제2 언더 범프 패턴의 너비는 상기 제3 언더 범프 패턴의 상기 너비보다 클 수 있다.
본 발명에 따르면, 반도체 패키지는 제1 재배선 기판; 상기 제1 재배선 기판 상에 배치된 반도체칩; 상기 제1 재배선 기판 상에 배치되며, 상기 반도체칩과 옆으로 이격된 도전 구조체들; 및 상기 반도체칩 및 상기 도전 구조체들 상의 제2 재배선 기판을 포함할 수 있다. 상기 도전 구조체들은 서로 인접한 제1 도전 구조체, 제2 도전 구조체, 및 제3 도전 구조체를 포함하고, 상기 제3 도전 구조체는 상기 상기 제1 및 제2 도전 구조체들 사이에 배치되고, 상기 제1 및 제2 도전 구조체들과 절연될 수 있다. 상기 제2 재배선 기판은: 상기 제1 도전 구조체와 전기적으로 연결되는 제1 재배선 패턴; 상기 제2 도전 구조체와 전기적으로 연결되는 제2 재배선 패턴; 및상기 제3 도전 구조체와 전기적으로 연결되는 제3 재배선 패턴을 포함하되, 상기 제1 재배선 패턴의 상면의 면적은 상기 제3 재배선 패턴의 상면의 면적보다 크고, 상기 제2 재배선 패턴의 상면의 면적은 상기 제3 재배선 패턴의 상기 상면의 면적보다 클 수 있다.
본 발명에 따르면, 반도체 패키지는 제1 절연층, 언더 범프 패턴들, 언더 범프 씨드 패턴들, 제1 접지/전원 도전 패턴, 제2 접지/전원 도전 패턴, 및 신호 도전 패턴을 포함하는 제1 재배선 기판; 상기 제1 재배선 기판의 하면 상에 배치되고, 상기 언더 범프 패턴들과 접속하는 솔더볼들; 상기 제1 재배선 기판의 상면 상에 배치된 반도체칩; 상기 제1 재배선 기판의 상기 상면 상에 배치되며, 상기 반도체칩과 옆으로 배치된 도전 구조체들; 상기 제1 재배선 기판의 상기 상면 상에 배치되어, 상기 반도체칩의 측벽 및 상기 도전 구조체들의 측벽들을 덮는 몰딩막; 및 상기 몰딩막 및 상기 도전 구조체 상에 배치되고, 상기 도전 구조체들과 전기적으로 연결된 제2 재배선 기판을 포함하고, 상기 도전 구조체들은 서로 옆으로 이격 배치될 수 있다. 상기 도전 구조체들은: 상기 제1 접지/전원 도전 패턴과 접속하는 제1 도전 구조체; 상기 제2 접지/전원 도전 패턴과 접속하는 제2 도전 구조체;상기 신호 도전 패턴과 접속하는 제3 도전 구조체; 및상기 제1 접지/전원 도전 패턴과 접속하는 제4 도전 구조체를 포함하되, 상기 제3 도전 구조체는 상기 제1 및 제2 도전 구조체들 사이에 배치되고, 상기 제1 및 제2 도전 구조체들과 인접하며, 상기 언더 범프 씨드 패턴들은 상기 언더 범프 패턴들의 측벽들을 덮되, 상기 언더 범프 패턴들의 하면들과 이격될 수 있다.
본 발명에 따르면, 도전 구조체는 신호 구조체, 제1 접지 구조체, 및 제2 접지 구조체를 포함할 수 있다. 신호 구조체는 제1 접지 구조체 및 제2 접지 구조체 사이에 개재되며, 상기 제1 및 제2 접지 구조체들과 인접할 수 있다. 이에 따라, 신호 구조체의 커플링 노이즈 발생이 방지될 수 있다. 반도체 패키지는 향상된 신뢰성 및 전기적 특성을 나타낼 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 실시예들에 따른 제1 재배선 기판을 설명하기 위한 평면도이다.
도 1c는 실시예들에 따른 하부 접지/전원 재배선 패턴들, 하부 신호 재배선 패턴들, 및 도전 구조체들의 배치 관계를 설명하기 위한 평면도이다.
도 1d는 도 1a의 A-B선을 따라 자른 단면이다.
도 1e는 도 1d의 E영역을 확대 도시하였다.
도 1f는 도 1a의 C-D선을 따라 자른 단면이다.
도 2는 실시예들에 따른 도전 구조체들의 평면 배치를 설명하기 위한 도면이다.
도 3a 및 도 3b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면들이다.
도 4a 및 도 4b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면들이다.
도 5a 및 도 5b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면들이다.
도 6a 및 도 6b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면들이다.
도 7a는 실시예들에 따른 반도체 패키지의 평면도이다.
도 7b는 도 7a의 A'-B'선을 따라 자른 단면이다.
도 7c는 도 7a의 C'-D'선을 따라 자른 단면이다.
도 8a는 실시예들에 따른 반도체 패키지의 평면도이다.
도 8b는 도 8a의 A''-B''선을 따라 자른 단면이다.
도 8c는 도 8a의 C''-D''선을 따라 자른 단면이다.
도 9a 내지 도 9l은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 10a 내지 도 10c은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 실시예들에 따른 제1 재배선 기판을 설명하기 위한 평면도이다. 도 1c는 실시예들에 따른 하부 접지/전원 재배선 패턴들, 하부 신호 재배선 패턴들, 및 도전 구조체들의 배치 관계를 설명하기 위한 평면도이다. 도 1d는 실시예들에 도 1a의 A-B선을 따라 자른 단면으로, 도 1b의 A-B선 및 도 1c의 A-B선을 따라 자른 단면에 대응된다. 도 1e는 도 1d의 E영역을 확대 도시하였다. 도 1f는 도 1a의 C-D선을 따라 자른 단면으로, 도 1b의 C-D선, 및 도 1c의 C-D선을 따라 자른 단면에 대응된다.
도 1a, 도 1b, 도 1c, 도 1d, 및 도 1e를 참조하면, 반도체 패키지(10)는 제1 재배선 기판(100), 솔더볼들(500), 반도체칩(200), 도전 구조체들(300), 몰딩막(400), 및 제2 재배선 기판(600)을 포함할 수 있다.
솔더볼들(500)이 재배선 기판의 하면 상에 배치될 수 있다. 솔더볼들(500)은 반도체 패키지(10)의 단자로 기능할 수 있다. 솔더볼들(500)은 접지/전원 솔더볼들(500PG) 및 신호 솔더볼들(500S)을 포함할 수 있다. 접지/전원 솔더볼들(500PG) 및 신호 솔더볼들(500S)은 서로 옆으로 이격되며, 서로 전기적으로 분리될 수 있다. 접지/전원 솔더볼들(500PG)은 접지 전압 또는 전원 전압이 인가되는 단자일 수 있다. 접지/전원 솔더볼들(500PG) 중 어느 하나에 인가되는 전압은 접지/전원 솔더볼들(500PG) 중 다른 하나에 인가되는 전압과 다를 수 있다. 신호 솔더볼들(500S)은 반도체칩(200)에 데이터 신호를 입출력하는 통로로 기능할 수 있다. 솔더볼들(500)은 솔더 물질을 포함할 수 있다. 솔더 물질은 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다.
제1 재배선 기판(100)은 제1 절연층(101), 언더 범프 패턴들(170PG, 170S), 언더 범프 씨드 패턴(175), 접지/전원 도전 패턴들(130PG), 신호 도전 패턴들(130S), 제1 씨드 패턴들(135), 상부 씨드 패드들(655), 및 제1 재배선 패드들(150PG, 150S)을 포함할 수 있다. 제1 절연층(101)은 예를 들어, 감광성 절연 물질과 같은 유기 물질을 포함할 수 있다. 감광성 절연 물질은 폴리머일 수 있다. 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제1 절연층(101)은 복수로 제공될 수 있다. 복수의 제1 절연층들(101)의 적층된 개수는 다양하게 변형될 수 있다. 일 예로, 복수의 제1 절연층들(101)은 서로 동일한 물질을 포함할 수 있다. 인접한 제1 절연층들(101) 사이의 계면은 구분되지 않을 수 있다.
제1 방향(D1)은 최하부 제1 절연층(101)의 바닥면(101b)과 평행할 수 있다. 제2 방향(D2)은 최하부 제1 절연층(101)의 바닥면(101b)과 평행하되, 제1 방향(D1)과 실질적으로 수직할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 실질적으로 수직할 수 있다.
언더 범프 패턴들(170PG, 170S)은 접지/전원 언더 범프 패턴들(170PG) 및 신호 언더 범프 패턴들(170S)을 포함할 수 있다. 언더 범프 패턴들(170PG, 170S) 각각은 최하부 제1 절연층(101) 내에 및 최하부 제1 절연층(101) 상에 배치될 수 있다. 언더 범프 패턴들(170PG, 170S) 각각의 하부는 최하부 제1 절연층(101) 내에 제공될 수 있다. 언더 범프 패턴들(170PG, 170S) 각각의 하부는 솔더 패드로 기능할 수 있다. 예를 들어, 접지/전원 솔더볼들(500PG)은 접지/전원 언더 범프 패턴들(170PG)의 하면들 상에 제공되어, 접지/전원 언더 범프 패턴들(170PG)과 접속할 수 있다. 신호 솔더볼들(500S)은 신호 언더 범프 패턴들(170S)의 하면들 상에 제공되어, 신호 언더 범프 패턴들(170S)과 접속할 수 있다. 언더 범프 패턴들(170PG, 170S) 각각의 상부는 하부보다 더 큰 너비를 가지고, 최하부 제1 절연층(101)의 상면 상으로 연장될 수 있다.
도 1d와 같이 접지/전원 언더 범프 패턴들(170PG) 각각의 너비는 신호 언더 범프 패턴들(170S) 각각의 너비보다 더 클 수 있다. 예를 들어, 접지/전원 언더 범프 패턴들(170PG) 각각의 상면의 너비는 신호 언더 범프 패턴들(170S) 각각의 상면의 너비보다 더 클 수 있다. 예를 들어, 언더 범프 패턴들(170PG, 170S)은 서로 옆으로 배치된 제1 언더 범프 패턴(171) 및 제2 언더 범프 패턴(172)을 포함할 수 있다. 신호 언더 범프 패턴들(170S)은 제3 언더 범프 패턴(173)을 포함할 수 있다. 제1 언더 범프 패턴(171)의 상면의 너비(W1) 및 제2 언더 범프 패턴(172)의 상면의 너비(W2)는 제3 언더 범프 패턴(173)의 상면의 너비(W3) 보다 더 작을 수 있다. 어떤 구성 요소의 너비는 제1 방향(D1)에서 측정될 수 있다.
접지/전원 언더 범프 패턴들(170PG) 각각의 길이는 신호 언더 범프 패턴들(170S) 각각의 길이보다 더 클 수 있다. 예를 들어, 접지/전원 언더 범프 패턴들(170PG) 각각의 상면의 길이는 신호 언더 범프 패턴들(170S) 각각의 상면의 길이보다 더 클 수 있다. 예를 들어, 제1 언더 범프 패턴(171)의 상면의 길이(L1) 및 제2 언더 범프 패턴(172)의 상면의 길이(L2)는 제3 언더 범프 패턴(173)의 상면의 길이(L3)보다 더 클 수 있다. 어떤 구성 요소의 길이는 제2 방향(D2)에서 측정될 수 있다.
평면적 관점에서, 접지/전원 언더 범프 패턴들(170PG) 각각의 상면의 면적은 신호 언더 범프 패턴들(170S) 각각의 상면의 면적 보다 작을 수 있다. 예를 들어, 제3 언더 범프 패턴(173)의 상면의 면적은 제1 언더 범프 패턴(171)의 상면의 면적 및 제2 언더 범프 패턴(172)의 상면의 면적보다 더 작을 수 있다.
접지/전원 언더 범프 패턴들(170PG)의 상부는 비교적 큰 너비 및 길이를 가지므로 접지/전원 언더 범프 패턴들(170PG) 각각의 상부는 그와 연결되는 솔더 단자으로부터 전달받은 전압을 수평적으로 전달할 수 있다. 상기 전압은 접지 전압 또는 전원 전압일 수 있다. “수평적”은 제1 방향(D1) 또는 제2 방향(D2)에 평행한 것을 의미할 수 있다.
접지/전원 언더 범프 패턴들(170PG)의 상면들이 비교적 큰 너비 및 길이를 가지므로, 접지/전원 언더 범프 패턴들(170PG)은 신호 도전 패턴들(130S)의 전기적 신호 또는 외부 장치의 전기적 신호를 차폐할 수 있다. 접지/전원 언더 범프 패턴들(170PG)에 의해 신호 도전 패턴들(130S) 및 외부 장치 사이의 전기적 간섭이 방지될 수 있다. 반도체 패키지(10)는 향상된 동작 신뢰성을 나타낼 수 있다.
이하, 언더 범프 패턴들(170PG, 170S)의 평면 배치 및 형상에 대하여 설명한다. 도 1b와 같이, 신호 언더 범프 패턴들(170S) 각각의 평면 형상은 원형일 수 있다. 신호 언더 범프 패턴들(170S)의 평면적은 서로 동일할 수 있으나, 이에 제약되지 않는다. 어떤 구성요소들의 레벨, 너비, 길이, 또는 면적이 서로 동일하다는 것은 공정상 발생할 수 있는 오차 범위의 동일성을 의미할 수 있다. 본 명세서에서 별도의 한정이 없는 한, 어떤 구성 요소의 평면적은 상기 구성 요소의 상면의 면적을 의미할 수 있다. 어떤 구성 요소의 평면 형상은 상기 구성 요소의 상면의 평면 형상을 의미할 수 있다. 접지/전원 언더 범프 패턴들(170PG)의 상면들은 신호 언더 범프 패턴들(170S)의 상면들과 다른 형상을 갖고, 다른 면적을 가질 수 있다. 접지/전원 언더 범프 패턴들(170PG)은 서로 다른 형상을 갖고, 서로 다른 면적을 가질 수 있다.
접지/전원 언더 범프 패턴들(170PG) 중 어느 하나가 비교적 큰 평면적을 갖는 경우, 상기 어느 하나의 접지/전원 언더 범프 패턴(170PG) 은 제1 홀(179)을 더 가질 수 있다. 상기 제1 홀(179)은 접지/전원 언더 범프 패턴(170PG)의 상면 및 하면을 관통할 수 있다. 도시되지 않았으나, 접지/전원 언더 범프 패턴들(170PG)에 인접한 제1 절연층들(101)은 상기 제1 홀(179)을 통해 서로 직접 접촉할 수 있다. 접지/전원 언더 범프 패턴(170PG)이 큰 평면적을 갖더라도, 상기 제1 홀(179)이 제공되므로 평면적 관점에서 특정 영역에 접지/전원 언더 범프 패턴들(170PG)이 집중적으로 배치되는 것이 방지될 수 있다. 이에 따라, 제1 재배선 기판(100)의 신뢰성이 향상될 수 있다. 제1 홀(179)의 형성 여부 및 제1 홀(179)의 개수는 접지/전원 언더 범프 패턴들(170PG)의 평면적에 따라 결정될 수 있다. 예를 들어, 접지/전원 언더 범프 패턴들(170PG) 중 어느 하나는 제1 홀(179)을 가지지 않을 수 있다. 다른 예로, 접지/전원 언더 범프 패턴들(170PG) 중 다른 하나는 복수의 제1 홀들(179)을 가질 수 있고, 상기 제1 홀들(179)은 서로 다른 형상을 가지거나 서로 다른 직경을 가질 수 있다. 제1 홀들(179)의 크기 및 형상은 다양하게 변형될 수 있다. 신호 언더 범프 패턴들(170S)은 그 내부를 관통하는 홀을 가지지 않을 수 있다.
언더 범프 패턴들(170PG, 170S)은 구리와 같은 금속 물질을 포함할 수 있다. 언더 범프 패턴들(170PG, 170S)은 예를 들어, 티타늄을 포함하지 않을 수 있다.
도 1d 및 도 1e를 참조하면, 언더 범프 패턴들(170PG, 170S)의 하면들(170b)은 제1 절연층(101)의 바닥면(101b)보다 더 높은 레벨에 배치될 수 있다. 레벨은 수직적 레벨을 의미할 수 있고, 구성 요소들의 레벨 차이는 제3 방향(D3)에서 측정될 수 있다.
언더 범프 씨드 패턴들(175)은 최하부 제1 절연층(101) 및 언더 범프 패턴들(170PG, 170S) 사이에 개재될 수 있다. 예를 들어, 언더 범프 씨드 패턴들(175)이 언더 범프 패턴들(170PG, 170S)의 하부들의 측벽 및 상부들의 하면들을 덮을 수 있다. 언더 범프 씨드 패턴들(175)은 도전 씨드 물질들을 포함할 수 있다. 도전 씨드 물질은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다. 언더 범프 씨드 패턴들(175)은 배리어층들로 기능하여, 언더 범프 패턴들(170PG, 170S)에 포함된 물질의 확산을 방지할 수 있다. 언더 범프 씨드 패턴들(175)은 접착층으로 기능할 수 있다. 예를 들어 언더 범프 씨드 패턴들(175)에 의해 최하부 제1 절연층(101) 및 언더 범프 패턴들(170PG, 170S) 사이의 접착력이 개선될 수 있다. 이에 따라, 언더 범프 패턴들(170PG, 170S)의 손상이 방지될 수 있다. 반도체 패키지(10)의 신뢰성 및 내구성이 향상될 수 있다.
솔더볼들(500) 및 도전 씨드 물질 사이의 결합력은 비교적 낮을 수 있다. 언더 범프 씨드 패턴들(175)은 언더 범프 패턴들(170PG, 170S)의 하면들(170b) 상에 배치되지 않을 수 있다. 솔더볼들(500)은 언더 범프 패턴들(170PG, 170S)의 하면들(170b)과 직접 물리적으로 접촉할 수 있다. 솔더볼들(500) 및 언더 범프 패턴들(170PG, 170S) 사이의 접착력은 솔더볼들(500) 및 도전 씨드 물질 사이의 결합력보다 클 수 있다. 이에 따라, 솔더볼들(500)이 언더 범프 패턴들(170PG, 170S)에 안정적으로 부착될 수 있다.
도 1e와 같이 언더 범프 씨드 패턴들(175) 각각은 제1 두께(T)를 가질 수 있다. 제1 두께(T)는 언더 범프 패턴들(170PG, 170S) 각각의 제1 부분의 두께일 수 있고, 제1 부분의 하면은 제1 방향(D1)과 나란할 수 있다. 언더 범프 씨드 패턴들(175) 각각의 최하부면(175b)은 대응되는 언더 범프 패턴(170PG, 170S)의 하면(170b)과 동일하거나 더 높은 레벨에 배치될 수 있다. 일 예로, 언더 범프 씨드 패턴(175)의 최하부면(175b) 및 언더 범프 패턴(170PG, 170S)의 하면(170b) 사이의 레벨 차이는 제1 두께(T)보다 더 크고, 제1 두께(T)의 10배보다 작을 수 있다. 언더 범프 패턴들(170PG, 170S) 각각의 하면(170b)은 최하부 제1 절연층(101)의 바닥면(101b) 보다 높은 레벨에 제공될 수 있다. 언더 범프 패턴들(170PG, 170S) 각각의 하면(170b) 및 최하부 제1 절연층(101)의 바닥면(101b) 사이의 레벨 차이는 제1 두께(T)와 실질적으로 동일할 수 있다.
도 1d 및 도 1f를 참조하면, 도전 패턴들(130PG, 130S)이 언더 범프 패턴들(170PG, 170S) 상에 제공될 수 있다. 도전 패턴들(130PG, 130S)은 접지/전원 도전 패턴들(130PG) 및 신호 도전 패턴들(130S)을 포함할 수 있다. 도전 패턴들(130PG, 130S)은 구리와 같은 금속을 포함할 수 있다. 제1 재배선 기판(100)과 접속하는 것은 도전 패턴들(130PG, 130S) 중 적어도 하나와 접속하는 것을 포함할 수 있다.
접지/전원 도전 패턴들(130PG)이 접지/전원 언더 범프 패턴들(170PG)과 전기적으로 연결될 수 있다. 접지/전원 도전 패턴들(130PG) 각각은 제1 접지/전원 도전 패턴(131PG), 제2 접지/전원 도전 패턴(132PG), 및 제3 접지/전원 도전 패턴(133PG)을 포함할 수 있다. 제1 접지/전원 도전 패턴(131PG)은 대응되는 접지/전원 언더 범프 패턴(170PG) 상에 제공되어, 상기 접지/전원 언더 범프 패턴(170PG)과 접속할 수 있다. 제2 접지/전원 도전 패턴(132PG)은 제1 접지/전원 도전 패턴(131PG) 및 제3 접지/전원 도전 패턴(133PG) 사이에 제공되어, 제1 및 제3 접지/전원 도전 패턴들(131PG, 133PG)과 접속할 수 있다. 적층된 접지/전원 도전 패턴들(130PG)의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다.
신호 도전 패턴들(130S) 각각은 제1 신호 도전 패턴(131S), 제2 신호 도전 패턴(132S), 및 제3 신호 도전 패턴(133S)을 포함할 수 있다. 제1 신호 도전 패턴(131S)은 대응되는 신호 언더 범프 패턴(170S) 상에 제공되며, 신호 언더 범프 패턴(170S)과 접속할 수 있다. 제2 신호 도전 패턴(132S)은 제1 신호 도전 패턴(131S) 및 제3 신호 도전 패턴(133S) 사이에 제공되어, 제1 및 제3 신호 도전 패턴들(131S, 133S)과 접속할 수 있다. 제1 신호 도전 패턴(131S), 제2 신호 도전 패턴(132S), 및 제3 신호 도전 패턴(133S)은 제1 접지/전원 도전 패턴(131PG), 제2 접지/전원 도전 패턴(132PG), 및 제3 접지/전원 도전 패턴(133PG)과 각각 옆으로 이격 배치될 수 있다. 옆으로 이격되는 것은 수평적으로 이격되는 것을 의미할 수 있다. 제1 신호 도전 패턴(131S), 제2 신호 도전 패턴(132S), 및 제3 신호 도전 패턴(133S)은 제1 접지/전원 도전 패턴(131PG), 제2 접지/전원 도전 패턴(132PG), 및 제3 접지/전원 도전 패턴(133PG)과 각각 동일한 물질을 포함할 수 있다.
접지/전원 도전 패턴들(130PG) 각각 및 신호 도전 패턴들(130S) 각각은 비아 부분 및 배선 부분을 포함할 수 있다. 비아 부분은 대응되는 제1 절연층(101) 내에 제공될 수 있다. 배선 부분은 비아 부분 상에 제공되고, 비아 부분과 경계면 없이 연결될 수 있다. 배선 부분의 너비는 비아 부분의 너비보다 더 클 수 있다. 배선 부분은 대응되는 제1 절연층(101)의 상면 상으로 연장될 수 있다. 본 명세서에서 비아는 수직적 연결을 위한 구성일 수 있고, 배선은 수평적 연결을 위한 구성일 수 있다. “수직적”은 최하부 제1 절연층(101)의 바닥면(101b)에 수직한 것을 의미할 수 있다.
제1 씨드 패턴들(135)이 대응되는 도전 패턴들(130PG, 130S)의 하면들 상에 배치될 수 있다. 예를 들어, 제1 씨드 패턴들(135)이 신호 도전 패턴들(130S)의 하면들 상에 및 접지/전원 도전 패턴들(130PG)의 하면들 상에 배치될 수 있다. 예를 들어, 제1 씨드 패턴들(135) 각각은 대응되는 도전 패턴(130PG, 130S)의 비아 부분의 하면과 측벽, 그리고 배선 부분의 하면을 덮을 수 있다. 제1 씨드 패턴들(135)은 배선 부분의 측벽 상으로 연장되지 않을 수 있다. 제1 씨드 패턴들(135)은 언더 범프 패턴들(170PG, 170S), 접지/전원 도전 패턴들(130PG), 및 신호 도전 패턴들(130S)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 씨드 패턴들(135)은 도전 씨드 물질을 포함할 수 있다. 제1 씨드 패턴들(135)은 배리어층들로 기능하여, 접지/전원 도전 패턴들(130PG) 및 신호 도전 패턴들(130S)에 포함된 물질의 확산을 방지할 수 있다.
재배선 패드들(150PG, 150S)이 최상부 제1 절연층(101) 내에 제공될 수 있다. 재배선 패드들(150PG, 150S)은 최상부 제1 절연층(101)의 상면 상으로 더 연장될 수 있다. 재배선 패드들(150PG, 150S)은 접지/전원 재배선 패드들(150PG) 및 신호 재배선 패드들(150S)을 포함할 수 있다. 접지/전원 재배선 패드들(150PG) 각각은 대응되는 제3 접지/전원 도전 패턴(133PG) 상에 배치될 수 있다. 접지/전원 재배선 패드들(150PG)은 접지/전원 도전 패턴들(130PG)을 통해 접지/전원 언더 범프 패턴들(170PG)과 접속할 수 있다. 신호 재배선 패드들(150S) 각각은 대응되는 제3 신호 도전 패턴(133S) 상에 배치될 수 있다. 신호 재배선 패드들(150S)은 신호 도전 패턴들(130S)을 통해 신호 언더 범프 패턴들(170S)과 전기적으로 연결될 수 있다. 신호 재배선 패드들(150S)은 접지/전원 재배선 패드들(150PG)과 절연될 수 있다. 도전 패턴들(130PG, 130S)이 제공되므로, 재배선 패드들(150PG, 150S) 중 적어도 하나는 그와 전기적으로 연결되는 언더 범프 패턴(170PG, 170S)과 수직적으로 정렬되지 않을 수 있다. 이에 따라, 언더 범프 패턴들(170PG, 170S) 또는 재배선 패드들(150PG, 150S)의 배치가 보다 자유롭게 설계될 수 있다.
재배선 패드들(150PG, 150S)은 구리와 같은 금속을 포함할 수 있다. 도시되지 않았으나, 재배선 패드들(150PG, 150S) 각각은 보호 패드를 더 포함할 수 있다. 상기 보호 패드들은 재배선 패드들(150PG, 150S)의 상면들 상에 제공되며, 니켈, 금, 및/또는 이들의 합금을 포함할 수 있다.
상부 씨드 패드들(655)이 재배선 패드들(150PG, 150S)의 하면들 상에 각각 제공될 수 있다. 상부 씨드 패드들(655)은 각각은 제3 신호 도전 패턴(133S)과 대응되는 신호 재배선 패드(150S)의 사이 또는 제3 접지/전원 도전 패턴(133PG)과 대응되는 접지/전원 재배선 패드(150PG) 사이에 개재될 수 있다. 상부 씨드 패드들(655)은 최상부 제1 절연층(101)과 재배선 패드들(150PG, 150S) 사이로 연장될 수 있다. 상부 씨드 패드들(655)은 제1 재배선 패드들(150PG, 150S)과 다른 물질을 포함할 수 있다. 상부 씨드 패드들(655)은 예를 들어, 도전 씨드 물질을 포함할 수 있다.
실시예들에 따르면, 도 1d와 같이 언더 범프 패턴들(170PG, 170S)은 비교적 두꺼운 두께들(T1)를 가질 수 있다. 예를 들어, 언더 범프 패턴들(170PG, 170S)의 두께들(T1)은 접지/전원 도전 패턴들(130PG) 각각의 배선 부분의 두께(T2) 및 신호 도전 패턴들(130S) 각각의 배선 부분들의 두께(T3) 보다 더 클 수 있다. 이에 따라, 제1 재배선 기판(100)은 향상된 신뢰성을 나타낼 수 있다. 언더 범프 패턴들(170PG, 170S)의 두께들(T1)이 5μm보다 작은 경우, 반도체 패키지(10)의 신뢰성이 저하될 수 있다. 언더 범프 패턴들(170PG, 170S)의 두께들(T1)이 20μm보다 큰 경우, 반도체 패키지(10)가 소형화되기 어려울 수 있다. 실시예들에 따른 언더 범프 패턴들(170PG, 170S)의 두께들(T1)은 대략 5μm 내지 20μm일 수 있다. 반도체 패키지(10)는 향상된 신뢰성을 나타내고, 소형화될 수 있다.
언더 범프 패턴들(170PG, 170S) 각각의 상부가 하부와 동일한 너비를 갖는 경우, 언더 범프 패턴들(170PG, 170S)의 두께들(T1)로 인해 제1 절연층들(101)의 상면들은 굴곡(undulation)을 가질 수 있다. 이 경우, 제1 절연층들(101)의 상면들의 굴곡으로 인해 적층된 제1 내지 제3 신호 도전 패턴들(131S, 132S, 133S) 사이 또는 제1 내지 제3 접지/전원 도전 패턴들(131PG, 132PG, 133PG) 사이의 전기적 연결의 불량이 발행할 수 있다. 실시예들에 따르면, 언더 범프 패턴들(170PG, 170S) 각각의 상부는 하부보다 더 큰 너비를 가질 수 있다. 이에 따라, 제2 절연층들(601)의 상면들의 굴곡의 발생이 감소되거나 방지될 수 있다. 이에 따라, 적층된 제1 내지 제3 신호 도전 패턴들(131S, 132S, 133S) 사이 및 적층된 제1 내지 제3 접지/전원 도전 패턴들(131PG, 132PG, 133PG) 사이의 전기적 연결이 양호할 수 있다.
반도체칩(200)이 제1 재배선 기판(100)의 상면 상에 실장될 수 있다. 반도체칩(200)은 평면적 관점에서 제1 재배선 기판(100)의 센터 영역 상에 배치될 수 있다. 반도체칩(200)은 로직칩, 버퍼칩, 및 메모리칩 중에서 어느 하나일 수 있다. 로직칩은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 다른 예로, 반도체칩(200)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
반도체칩(200)은 칩 패드들(230) 및 집적 회로들(미도시)을 포함할 수 있다. 집적 회로들은 반도체칩(200) 내에 제공될 수 있다. 칩 패드들(230)은 반도체칩(200)의 하면 상에 제공되어, 집적 회로들과 접속할 수 있다. 어떤 구성 요소가 반도체칩(200)과 전기적으로 연결된다는 것은 반도체칩(200)의 칩 패드들(230)을 통해 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다.
범프들(250)이 제1 재배선 기판(100) 및 반도체칩(200) 사이에 개재될 수 있다. 예를 들어, 범프들(250)은 재배선 패드들(150PG, 150S) 및 칩 패드들(230)과 접속할 수 있다. 이에 따라, 반도체칩(200)이 범프들(250)을 통해 제1 재배선 기판(100)과 접속할 수 있다. 칩 패드들(230) 중 접지 칩 패드들은 범프들(250)을 통해 제1 내지 제3 접지/전원 도전 패턴들(131PG, 132PG, 133PG) 중 적어도 하나와 접속할 수 있다. 칩 패드들(230) 중 신호 칩 패드들은 범프들(250)을 통해 제1 내지 제3 신호 도전 패턴들(131PG, 132PG, 133PG) 중 적어도 하나와 접속할 수 있다. 범프들(250)은 솔더 물질들을 포함할 수 있다. 범프들(250)은 필라 패턴들을 더 포함할 수 있고, 필라 패턴은 구리와 같은 금속을 포함할 수 있다. 이 경우, 필라 패턴들은 칩 패드들(230)과 접촉할 수 있다.
도전 구조체들(300)이 제1 재배선 기판(100)의 상면 상에 배치될 수 있다. 도전 구조체들(300)은 평면적 관점에서 제1 재배선 기판(100)의 엣지 영역 상에 배치될 수 있다. 제1 재배선 기판(100)의 엣지 영역은 평면적 관점에서 센터 영역 및 제1 재배선 기판(100)의 측면들 사이에 제공될 수 있다. 제1 재배선 기판(100)의 엣지 영역은 평면적 관점에서 센터 영역을 둘러쌀 수 있다. 도전 구조체들(300)은 반도체칩(200)과 옆으로 이격될 수 있다. 도전 구조체들(300)은 서로 옆으로 이격될 수 있다. 도전 구조체들(300)의 너비는 재배선 패드들(150PG, 150S)의 상면의 너비보다 더 작을 수 있다.
도전 구조체들(300)은 접지/전원 구조체들(300PG) 및 신호 구조체들(300S)을 포함할 수 있다. 접지/전원 구조체들(300PG)은 접지/전원 재배선 패드들(150PG) 상에 배치될 수 있다. 접지/전원 구조체들(300PG)은 접지/전원 도전 패턴들(130PG)을 통해 접지/전원 언더 범프 패턴들(170PG)과 전기적으로 연결될 수 있다. 본 명세서에서 전기적 연결은 직접적 연결 또는 다른 구성 요소를 통한 간접적 연결을 포함할 수 있다. 신호 구조체들(300S)은 신호 재배선 패드들(150S) 상에 배치될 수 있다. 신호 구조체들(300S)은 신호 도전 패턴들(130S)을 통해 신호 언더 범프 패턴들(170S) 또는 반도체칩(200)과 전기적으로 연결될 수 있다. 신호 구조체들(300S)의 너비는 접지/전원 구조체들(300PG)의 너비와 동일 또는 상이할 수 있다. 신호 구조체들(300S)의 개수는 접지/전원 구조체들(300PG)의 개수보다 더 적을 수 있다. 이와 달리, 신호 구조체들(300S)의 개수는 접지/전원 구조체들(300PG)의 개수와 동일하거나 더 많을 수 있다.
도전 구조체들(300)은 제1 재배선 기판(100) 및 제2 재배선 기판(600) 사이의 전기적 통로로 기능할 수 있다. 예를 들어, 접지/전원 구조체들(300PG)은 접지 전압 또는 전원 전압을 전달할 수 있다. 신호 구조체들(300S)은 외부 장치 또는 반도체칩(200)의 데이터 신호를 전달할 수 있다.
접지/전원 구조체들(300PG)은 제1 접지/전원 구조체(310) 및 제2 접지/전원 구조체(320)를 포함할 수 있다. 제1 접지/전원 구조체(310) 및 제2 접지/전원 구조체(320)는 각각 제1 도전 구조체 및 제2 도전 구조체일 수 있다. 접지/전원 구조체들(300PG)은 제4 접지/전원 구조체(340) 및 제5 접지/전원 구조체(350)를 더 포함할 수 있다. 제4 접지/전원 구조체(340) 및 제5 접지/전원 구조체(350)는 각각 제4 도전 구조체 및 제5 도전 구조체일 수 있다. 제4 접지/전원 구조체(340) 및 제5 접지/전원 구조체(350)에 관하여는 후술한다.
신호 구조체들(300S)은 제3 도전 구조체(330)를 포함할 수 있다. 제3 도전 구조체(330)는 데이터 신호를 빠르게 전달하는 통로일 수 있다. 다른 신호 구조체들(300S)이 제3 도전 구조체(330)에 인접하여 배치되는 경우, 다른 신호 구조체들(300S) 및 제3 도전 구조체(330) 사이에 커플링 노이즈가 발생할 수 있다. 실시예들에 따르면, 제3 도전 구조체(330)는 제1 방향(D1)에서 제1 접지/전원 구조체(310) 및 제2 접지/전원 구조체(320) 사이에 배치될 수 있다. 이 때, 제3 도전 구조체(330)는 제1 접지/전원 구조체(310) 및 제2 접지/전원 구조체(320)와 인접할 수 있다. 예를 들어, 제3 도전 구조체(330)와 제1 접지/전원 구조체(310) 사이의 제1 영역 및 제3 도전 구조체(330)와 제2 접지/전원 구조체(320) 사이의 제2 영역에 도전 구조체들(300) 중 어느 것도 제공되지 않을 수 있다. 접지/전원 구조체들(300PG)는 도전성 구성 요소 사이의 전기적 간섭을 차폐할 수 있다. 제3 도전 구조체(330)가 제1 및 제2 접지/전원 구조체들(310, 320) 사이에 배치되므로, 제3 도전 구조체(330)의 커플링 노이즈 발생이 방지될 수 있다. 이에 따라, 반도체 패키지(10)의 신뢰성 및 전기적 특성이 향상될 수 있다.
도 1a와 같이, 제2 방향(D2)에서 제3 도전 구조체(330)는 접지/전원 구조체들(300PG) 사이에 배치될 수 있다. 이에 따라 반도체 패키지(10)의 신뢰성 및 전기적 특성이 더욱 향상될 수 있다. 신호 구조체들(300S) 및 접지/전원 구조체들(300PG)의 평면적 배치는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다.
도 1d와 같이 몰딩막(400)이 제1 재배선 기판(100) 상에 배치되어, 반도체칩(200)을 덮을 수 있다. 몰딩막(400)은 최상부 제1 절연층(101)을 덮을 수 있다. 몰딩막(400)은 도전 구조체들(300)의 측벽들을 덮을 수 있다. 몰딩막(400)의 상면은 도전 구조체들(300)의 상면들과 실질적으로 동일한 레벨에 제공될 수 있다. 몰딩막(400)은 반도체칩(200)과 제1 재배선 기판(100) 사이의 갭으로 더 연장되어, 범프들(250)을 밀봉할 수 있다. 몰딩막(400)은 예를 들어, 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 도시된 바와 달리, 몰딩막(400)은 반도체칩(200)의 하면 상으로 연장되지 않고, 언더필막(미도시)이 재배선 기판 및 반도체칩(200) 사이의 갭 영역에 더 제공될 수 있다. 언더필막은 예를 들어, 에폭시 폴리머 같은 절연성 폴리머를 포함할 수 있다.
제2 재배선 기판(600)이 몰딩막(400) 및 도전 구조체들(300) 상에 배치되어, 도전 구조체들(300)과 전기적으로 연결될 수 있다. 예를 들어, 제2 재배선 기판(600)이 반도체칩(200) 상에 배치되고, 반도체칩(200)의 상면과 이격될 수 있다. 몰딩막(400)은 반도체칩(200)의 상면 및 제2 재배선 기판(600) 사이로 연장될 수 있다.
제2 재배선 기판(600)은 제2 절연층(601), 재배선 패턴들, 제2 씨드 패턴들(615), 제3 씨드 패턴들(625), 상부 씨드 패드들(655), 및 본딩 패드들(650PG, 650S)을 포함할 수 있다. 제2 절연층(601)은 복수의 제2 절연층들(601)을 포함할 수 있다. 상기 복수의 제2 절연층들(601)은 몰딩막(400) 상에 적층될 수 있다. 제2 절연층들(601)은 감광성 절연 물질 또는 절연성 폴리머를 포함할 수 있다. 일 예로, 제2 절연층들(601)은 서로 동일한 물질을 포함할 수 있다. 인접한 제2 절연층들(601) 사이의 계면은 구분되지 않을 수 있으나 이에 제약되지 않는다. 제2 절연층들(601)의 개수는 다양하게 변형될 수 있다.
재배선 패턴들은 하부 재배선 패턴들(610PG, 610S) 및 상부 재배선 패턴들(620PG, 620S)을 포함할 수 있다. 하부 재배선 패턴들(610PG, 610S)은 하부 접지/전원 재배선 패턴들(610PG) 및 하부 신호 재배선 패턴들(610S)을 포함할 수 있다. 하부 재배선 패턴들(610PG, 610S)은 서로 옆으로 이격 배치되며, 전기적으로 분리될 수 있다. 하부 재배선 패턴들(610PG, 610S)은 각각은 제1 비아 부분 및 제1 배선 부분을 포함할 수 있다. 하부 재배선 패턴들(610PG, 610S)은 각각의 제1 비아 부분은 최하부 제2 절연층(601) 내에 제공되고, 대응되는 도전 구조체(300)의 상면 상에 제공될 수 있다. 하부 재배선 패턴들(610PG, 610S) 각각의 제1 비아 부분의 너비는 대응되는 도전 구조체(300)의 너비보다 작을 수 있다. 제1 배선 부분은 제1 비아 부분 상에 제공되고, 제1 패턴 부분과 경계면 없이 연결될 수 있다. 하부 재배선 패턴들(610PG, 610S) 각각의 제1 배선 부분의 너비는 제1 비아 부분의 상면의 너비보다 더 클 수 있다. 제1 배선 부분은 대응되는 제2 절연층(601)의 상면 상으로 연장될 수 있다. 하부 접지/전원 재배선 패턴들(610PG) 중 적어도 하나는 복수의 제1 비아 부분들을 포함하고, 제1 배선 부분은 복수의 제1 비아 부분들과 연결될 수 있다. 하부 재배선 패턴들(610PG, 610S)은 구리와 같은 금속을 포함할 수 있다.
하부 접지/전원 재배선 패턴들(610PG)은 접지/전원 구조체들(300PG) 상에 배치되고, 접지/전원 구조체들(300PG)과 전기적으로 연결될 수 있다. 하부 접지/전원 재배선 패턴들(610PG)은 제1 접지/전원 재배선 패턴(611) 및 제2 접지/전원 재배선 패턴(612)을 포함할 수 있다. 제1 접지/전원 재배선 패턴(611)은 제1 접지/전원 구조체(310)와 전기적으로 연결될 수 있다. 제2 접지/전원 재배선 패턴(612)은 제2 접지/전원 구조체(320)와 전기적으로 연결될 수 있다. 제2 접지/전원 재배선 패턴(612)은 제1 접지/전원 재배선 패턴(611)과 옆으로 이격되고, 전기적으로 분리될 수 있으나, 이제 제약되지 않는다.
하부 신호 재배선 패턴들(610S)은 신호 구조체들(300S) 상에 배치되고, 신호 구조체들(300S)과 전기적으로 연결될 수 있다. 일 예로, 하부 신호 재배선 패턴들(610S)은 신호 구조체들(300S)과 1 대 1 대응될 수 있다. 즉, 하부 신호 재배선 패턴들(610S) 각각은 도 1c 및 도 1d와 같이 대응되는 단수의 신호 구조체(300S)와 전기적으로 연결될 수 있다. 하부 신호 재배선 패턴들(610S)은 제3 재배선 패턴(613)을 포함할 수 있다. 제3 재배선 패턴(613)은 제3 도전 구조체(330)와 전기적으로 연결될 수 있다. 제3 재배선 패턴(613)은 제3 도전 구조체(330)를 제외한 다른 도전 구조체들(300)과 전기적으로 연결되지 않을 수 있다. 이하, 하부 접지/전원 재배선 패턴들(610PG) 및 하부 신호 재배선 패턴들(610S)에 관하여 보다 상세하게 설명한다.
도 1c와 같이 하부 접지/전원 재배선 패턴들(610PG) 각각의 상면은 하부 신호 재배선 패턴들(610S) 각각의 상면보다 더 큰 평면적을 가질 수 있다. 예를 들어, 제1 접지/전원 재배선 패턴(611)의 상면의 평면적은 제3 재배선 패턴(613)의 상면의 평면적보다 클 수 있다. 제2 접지/전원 재배선 패턴(612)의 상면의 면적은 제3 재배선 패턴(613)의 상면의 면적보다 클 수 있다.
하부 접지/전원 재배선 패턴들(610PG) 중 어느 하나가 비교적 큰 평면적을 갖는 경우, 상기 어느 하나의 하부 접지/전원 재배선 패턴(610PG)은 제2 홀(619)을 가질 수 있다. 상기 제2 홀(619)은 하부 접지/전원 재배선 패턴(610PG)의 상면 및 하면을 관통할 수 있다. 예를 들어, 제1 접지/전원 재배선 패턴(611)의 평면적은 비교적 클 수 있다. 제1 접지/전원 재배선 패턴(611)은 제2 홀(619)을 가질 수 있다. 제2 홀들(619)이 제공되므로, 평면적 관점에서 특정 영역에 하부 접지/전원 재배선 패턴들(610PG)이 집중적으로 배치되는 것이 방지될 수 있다. 이에 따라, 제2 재배선 기판(600)의 신뢰성이 향상될 수 있다. 제2 홀(619)은 제2 접지/전원 재배선 패턴(612) 내에 제공되지 않을 수 있다. 이와 달리, 제2 홀(619)은 제2 접지/전원 재배선 패턴(612) 내에 더 제공될 수 있다. 제2 홀들(619)의 형성 여부 및 제2 홀들(619)의 개수는 하부 접지/전원 재배선 패턴들(610PG)의 평면적에 따라 결정될 수 있다. 하부 접지/전원 재배선 패턴들(610PG)에 인접한 제2 절연층들(601)은 상기 제2 홀(619)을 통해 서로 직접 접촉할 수 있다. 하부 신호 재배선 패턴들(610S)은 그 내부를 관통하는 홀을 가지지 않을 수 있다.
도 1c, 도 1d, 및 도 1e와 같이 하부 접지/전원 재배선 패턴들(610PG) 중 적어도 하나는 복수 개의 접지/전원 구조체들(300PG)과 평면적 관점에서 오버랩될 수 있다. 상기 어느 하나의 하부 접지/전원 재배선 패턴(610PG)은 상기 복수개의 접지/전원 구조체들(300PG)과 전기적으로 연결될 수 있다. 예를 들어, 제1 접지/전원 재배선 패턴(611)은 제4 접지/전원 구조체(340) 상에 제공되어, 제4 접지/전원 구조체(340)와 전기적으로 연결될 수 있다. 제4 접지/전원 구조체(340)는 제1 접지/전원 재배선 패턴(611)을 통해 제1 접지/전원 구조체(310)와 전기적으로 연결될 수 있다. 즉, 제1 접지/전원 구조체(310) 및 제4 접지/전원 구조체(340)는 제1 접지/전원 재배선 패턴(611)에 의해 병합(merge)될 수 있다. 제1 접지/전원 구조체(310) 및 제4 접지/전원 구조체(340)에 동일한 전압이 인가될 수 있다.
도 1c 및 도 1e와 같이 제2 접지/전원 재배선 패턴(612)은 제5 접지/전원 구조체(350) 상에 더 제공되어, 제5 접지/전원 구조체(350)와 전기적으로 연결될 수 있다. 제5 접지/전원 구조체(350)는 제2 접지/전원 재배선 패턴(612)을 통해 제2 접지/전원 구조체(320)와 전기적으로 연결될 수 있다. 제2 접지/전원 구조체(320) 및 제5 접지/전원 구조체(350)는 제2 접지/전원 재배선 패턴(612)에 의해 병합(merge)될 수 있다. 제2 접지/전원 구조체(320) 및 제5 접지/전원 구조체(350)에 동일한 전압이 인가될 수 있다. 제1 접지/전원 재배선 패턴(611)과 접속하는 접지/전원 구조체들(300PG)의 개수 및 제2 접지/전원 재배선 패턴(612)과 접속하는 접지/전원 구조체들(300PG)의 개수는 다양하게 변형될 수 있다.
제2 씨드 패턴들(615)이 하부 접지/전원 재배선 패턴들(610PG)의 하면들 및 하부 신호 재배선 패턴들(610S)의 하면들 상에 각각 배치될 수 있다. 예를 들어, 제2 씨드 패턴들(615)은 도전 구조체들(300)의 상면들과 직접 접촉할 수 있다. 제2 씨드 패턴들(615)은 하부 재배선 패턴들(610PG, 610S) 및 최하부 제2 절연층(601) 사이로 연장될 수 있다. 제2 씨드 패턴들(615)은 도전 씨드 물질을 포함할 수 있다. 제2 씨드 패턴들(615)은 배리어층들로 기능할 수 있다.
상부 재배선 패턴들(620PG, 620S)은 상부 접지/전원 재배선 패턴들(620PG) 및 상부 신호 재배선 패턴들(620S)을 포함할 수 있다. 상부 재배선 패턴들(620PG, 620S)은 각각은 제2 비아 부분 및 제2 배선 부분을 포함할 수 있다. 상부 재배선 패턴들(620PG, 620S)은 각각의 제2 비아 부분은 대응되는 제2 절연층(601) 내에 제공될 수 있다. 제2 배선 부분은 제2 비아 부분 상에서 제2 배선 부분과 경계면 없이 연결될 수 있다. 제2 배선 부분의 너비는 제2 비아 부분의 상면의 너비보다 더 클 수 있다. 제2 배선 부분은 대응되는 제2 절연층(601)의 상면 상으로 연장될 수 있다. 상부 재배선 패턴들(620PG, 620S)은 구리와 같은 금속을 포함할 수 있다.
상부 신호 재배선 패턴들(620S)은 하부 신호 재배선 패턴들(610S) 상에 배치되고, 하부 신호 재배선 패턴들(610S)과 전기적으로 연결될 수 있다. 상부 신호 재배선 패턴들(620S)은 하부 재배선 패턴들(610PG, 610S)을 통해 신호 구조체들(300S)과 1 대 1로 접속할 수 있다.
상부 접지/전원 재배선 패턴들(620PG)은 하부 신호 재배선 패턴들(610S) 상에 배치되고, 하부 신호 재배선 패턴들(610S)과 전기적으로 연결될 수 있다. 상부 접지/전원 재배선 패턴들(620PG) 중 적어도 하나는 복수의 접지/전원 구조체들(300PG)과 전기적으로 연결될 수 있다. 상부 접지/전원 재배선 패턴들(620PG)은 상부 신호 재배선 패턴들(620S)과 옆으로 배치되며, 전기적으로 절연될 수 있다. 상부 접지/전원 재배선 패턴들(620PG) 각각의 상면은 상부 신호 재배선 패턴들(620S) 각각의 상면보다 더 큰 면적을 가질 수 있다. 이 경우, 상부 접지/전원 재배선 패턴들(620PG) 중 적어도 하나는 홀들(미도시)을 더 가질 수 있다. 상기 홀들은 도 1c의 제2 홀들(619)의 예에서 설명한 바와 유사할 수 있다. 그러나, 본 발명은 이에 제약되지 않는다.
도시된 바와 달리, 제1 접지/전원 구조체(310) 및 제4 접지/전원 구조체(340)는 상부 접지/전원 재배선 패턴들(620PG) 중 어느 하나를 통해 병합될 수 있다. 다른 예로, 제2 접지/전원 구조체(320) 및 제5 접지/전원 구조체(350)는 상부 접지/전원 재배선 패턴들(620PG) 중 다른 하나를 통해 병합될 수 있다.
제2 재배선 기판(600)과 전기적으로 연결된다는 것은 하부 접지/전원 재배선 패턴들(610PG), 하부 신호 재배선 패턴들(610S), 상부 접지/전원 재배선 패턴들(620PG), 및 상부 신호 재배선 패턴들(620S) 중 적어도 하나와 전기적으로 연결되는 것을 포함할 수 있다.
제3 씨드 패턴들(625)이 상부 접지/전원 재배선 패턴들(620PG)의 하면들 및 상부 신호 재배선 패턴들(620S)의 하면들 상에 배치될 수 있다. 예를 들어, 제3 씨드 패턴들(625)은 하부 재배선 패턴들(610PG, 610S) 및 상부 재배선 패턴들(620PG, 620S) 사이에 개재될 수 있다. 예를 들어, 제2 씨드 패턴들(615)은 도전 씨드 물질을 포함할 수 있다. 제2 씨드 패턴들(615)은 배리어층들로 기능할 수 있다.
본딩 패드들(650PG, 650S)은 접지/전원 본딩 패드들(650PG) 및 신호 본딩 패드들(650S)을 포함할 수 있다. 접지/전원 본딩 패드들(650PG)은 상부 접지/전원 재배선 패턴들(620PG) 상에 제공되어, 상부 접지/전원 재배선 패턴들(620PG)과 접속할 수 있다. 신호 본딩 패드들(650S)은 상부 신호 재배선 패턴들(620S) 상에서 상부 신호 재배선 패턴들(620S)과 접속할 수 있다. 본딩 패드들(650PG, 650S)은 서로 옆으로 배치될 수 있다.
본딩 패드들(650PG, 650S) 각각의 하부는 최상부 제2 절연층(601) 내에 제공될 수 있다. 본딩 패드들(650PG, 650S) 각각의 상부는 최상부 제2 절연층(601)의 상면 상으로 더 연장될 수 있다. 본딩 패드들(650PG, 650S) 각각의 상부는 하부보다 더 큰 너비를 가질 수 있다. 본딩 패드들(650PG, 650S)은 예를 들어, 구리와 같은 금속을 포함할 수 있다. 상부 재배선 패턴들(620PG, 620S) 및 하부 재배선 패턴들(610PG, 610S)이 제공되므로, 적어도 하나의 본딩 패드(650PG, 650S)는 그와 전기적으로 연결되는 도전 구조체(300)와 수직적으로 정렬되지 않을 수 있다. 이에 따라, 본딩 패드들(650PG, 650S)의 배치가 보다 자유롭게 설계될 수 있다.
상부 씨드 패드들(655)이 본딩 패드들(650PG, 650S)의 하면들 상에 각각 제공될 수 있다. 상부 씨드 패드들(655)이 상부 재배선 패턴들(620PG, 620S) 및 본딩 패드들(650PG, 650S) 사이에 개재될 수 있다. 상부 씨드 패드들(655)은 도전 씨드 물질을 포함할 수 있다.
도 2는 실시예들에 따른 도전 구조체들의 평면 배치를 설명하기 위한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2를 참조하면, 도전 구조체들(300)은 접지/전원 구조체들(300PG) 및 신호 구조체들(300S)을 포함할 수 있다. 평면적 관점에서 접지/전원 구조체들(300PG) 및 신호 구조체들(300S)과 교번적으로 배치될 수 있다. 예를 들어, 접지/전원 구조체들(300PG) 및 신호 구조체들(300S)과 제1 방향(D1)에서 서로 번갈아가며 배치될 수 있다. 접지/전원 구조체들(300PG) 및 신호 구조체들(300S)과 제2 방향(D2)에서 서로 번갈아가며 배치될 수 있다. 신호 구조체들(300S) 중 제3 도전 구조체(330)는 제1 접지/전원 구조체(310) 및 제2 접지/전원 구조체(320) 사이에 배치될 수 있다. 도전 구조체들(300)의 배치는 다양하게 변형될 수 있다.
도 3a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 A-B선을 따라 자른 단면에 대응된다. 도 3b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 C-D선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1a, 도 3a, 및 도 3b를 참조하면, 반도체 패키지(10A)는 제1 재배선 기판(100), 솔더볼들(500), 반도체칩(200), 도전 구조체들(300), 몰딩막(400), 및 제2 재배선 기판(600)을 포함할 수 있다. 도전 구조체들(300), 신호 언더 범프 패턴들(170S), 및 접지/전원 언더 범프 패턴들(170PG)은 앞서 도 1a 내지 도 1f의 예들에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 접지/전원 언더 범프 패턴들(170PG)의 너비들은 신호 언더 범프 패턴들(170S)의 너비들보다 크고, 접지/전원 언더 범프 패턴들(170PG)의 길이들은 신호 언더 범프 패턴들(170S)의 길이들보다 각각 더 클 수 있다. 접지/전원 언더 범프 패턴들(170PG)의 평면적들은 신호 언더 범프 패턴들(170S)의 평면적들보다 각각 더 클 수 있다. 도전 구조체들(300)은 접지/전원 구조체들(300PG) 및 신호 구조체들(300S)을 포함할 수 있다. 다만, 접지/전원 구조체들(300PG)은 하부 접지/전원 재배선 패턴들(610PG)에 의해 병합되지 않을 수 있다.
접지/전원 구조체들(300PG) 중 적어도 2개는 제1 재배선 기판(100)의 접지/전원 도전 패턴들(130PG)에 의해 병합될 수 있다. 예를 들어, 접지/전원 도전 패턴들(130PG)은 제1 접지/전원 공유(shared) 패턴(1301PG) 및 제2 접지/전원 공유 패턴(1302PG)을 포함할 수 있다. 제1 접지/전원 공유 패턴(1301PG) 및 제2 접지/전원 공유 패턴(1302PG)은 각각 제1 공유 도전 패턴 및 제2 공유 도전 패턴으로 지칭될 수 있다. 제1 접지/전원 공유 패턴(1301PG)은 비교적 큰 평면적을 가질 수 있다. 제1 접지/전원 공유 패턴(1301PG)은 복수의 제2 접지/전원 도전 패턴들(132PG) 중 어느 하나일 수 있다. 제1 접지/전원 구조체(310)는 대응되는 제3 접지/전원 도전 패턴(133PG)을 통해 제1 접지/전원 공유 패턴(1301PG)과 전기적으로 연결될 수 있다. 제4 접지/전원 구조체(340)는 대응되는 제3 접지/전원 도전 패턴(133PG)을 통해 제1 접지/전원 공유 패턴(1301PG)과 전기적으로 연결될 수 있다. 이에 따라, 제1 접지/전원 구조체(310) 및 제4 접지/전원 구조체(340)는 제1 접지/전원 공유 패턴(1301PG)을 통해 서로 전기적으로 연결될 수 있다. 제1 언더 범프 패턴들(171)을 통해 제1 접지/전원 구조체(310) 및 제4 접지/전원 구조체(340)에 동일한 전압이 인가될 수 있다. 제1 접지/전원 공유 패턴(1301PG)가 제공되므로, 제1 언더 범프 패턴들(171) 및 제1 및 제4 접지/전원 구조체들(310, 340) 사이의 전기적 통로의 설계가 간소화될 수 있다. 즉, 접지/전원 도전 패턴들(130PG)의 설계가 간소화될 수 있다.
제2 접지/전원 공유 패턴(1302PG)은 제2 언더 범프 패턴(172)과 전기적으로 연결될 수 있다. 제2 접지/전원 공유 패턴(1302PG)은 제2 접지/전원 도전 패턴들(132PG) 중 다른 하나일 수 있다. 제2 접지/전원 공유 패턴(1302PG)은 비교적 큰 평면적을 가질 수 있다. 도 3b와 같이 제2 접지/전원 공유 패턴(1302PG)는 제3 접지/전원 도전 패턴들(133PG) 및 접지/전원 재배선 패드들(150PG)을 통해 제2 접지/전원 구조체(320) 및 제5 접지/전원 구조체(350)과 전기적으로 연결될 수 있다. 이에 따라, 제2 접지/전원 구조체(320) 및 제5 접지/전원 구조체(350)는 제2 접지/전원 공유 패턴(1302PG)을 통해 서로 전기적으로 연결될 수 있다. 제2 접지/전원 구조체(320) 및 제5 접지/전원 구조체(350)에 동일한 전압이 인가될 수 있다. 제2 접지/전원 공유 패턴(1302PG)가 제공되므로, 접지/전원 도전 패턴들(130PG)의 설계가 간소화될 수 있다.
도시된 바와 달리, 제1 접지/전원 공유 패턴(1301PG)은 제1 접지/전원 도전 패턴들(131PG) 중 어느 하나이거나, 또는 제3 접지/전원 도전 패턴들(133PG) 중 어느 하나일 수 있다.
다른 예로, 제2 접지/전원 공유 패턴(1302PG)은 제1 접지/전원 도전 패턴들(131PG) 중 어느 하나이거나, 또는 제3 접지/전원 도전 패턴들(133PG) 중 어느 하나일 수 있다.
도시되지 않았으나, 제1 접지/전원 공유 패턴(1301PG) 및 제2 접지/전원 공유 패턴(1302PG) 중 적어도 하나는 그 내부를 관통하는 홀을 더 가질 수 있다. 상기 홀은 도 1b의 언더 범프 패턴들(170PG, 170S)의 제1 홀들(179)과 유사할 수 있다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 A-B선을 따라 자른 단면에 대응된다. 도 4b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 C-D선을 따라 자른 단면에 대응된다.
도 1a, 도 4a, 및 도 4b를 참조하면, 반도체 패키지(10B)는 제1 재배선 기판(100), 솔더볼들(500), 반도체칩(200), 도전 구조체들(300), 몰딩막(400), 및 제2 재배선 기판(600)을 포함할 수 있다. 반도체칩(200), 도전 구조체들(300), 몰딩막(400), 및 제2 재배선 기판(600)은 앞서 도 1a 내지 도 1f의 예들에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 반도체 패키지(10B)는 도 1d에서 설명한 범프들(250)을 포함하지 않을 수 있다.
제1 재배선 기판(100)은 언더 범프 패턴들(170PG, 170S), 언더 범프 씨드 패턴(175), 제1 절연층들(101), 접지/전원 도전 패턴들(130PG), 신호 도전 패턴들(130S), 및 제1 씨드 패턴들(135)을 포함할 수 있다. 제1 재배선 기판(100)은 도 1d의 재배선 패드들(150PG, 150S) 및 씨드 패드들(155)을 포함하지 않을 수 있다.
제1 재배선 기판(100)은 반도체칩(200) 및 몰딩막(400)과 직접 접촉할 수 있다. 예를 들어, 최상부 제1 절연층(101)은 반도체칩(200)의 하면 및 몰딩막(400)의 하면과 직접 물리적으로 접촉할 수 있다. 최상부 제1 절연층(101) 내의 제1 씨드 패턴들(135)은 칩 패드들(230) 및 도전 구조체들(300)과 직접 접속할 수 있다. 제1 씨드 패턴들(135)은 접지/전원 도전 패턴들(130PG)의 상면들 및 신호 도전 패드들의 상면들 상에 제공될 수 있다. 접지/전원 도전 패턴들(130PG) 및 신호 도전 패턴들(130S) 각각의 배선 부분은 비아 부분의 하면 상에 제공될 수 있다.
신호 언더 범프 패턴들(170S) 각각의 하부는 상부보다 더 큰 너비를 가질 수 있다. 신호 솔더볼들(500S)은 신호 언더 범프 패턴들(170S)의 하면들 상에 각각 배치될 수 있다. 접지/전원 언더 범프 패턴들(170PG) 각각의 하부는 상부보다 더 큰 너비를 가질 수 있다. 접지/전원 솔더볼들(500PG)은 접지/전원 언더 범프 패턴들(170PG)의 하면들 상에 각각 배치될 수 있다. 접지/전원 언더 범프 패턴들(170PG)의 하면들의 너비는 신호 언더 범프 패턴들(170S)의 하면들의 너비보다 더 클 수 있다. 예를 들어, 제1 및 제2 언더 범프 패턴들(171, 172) 각각의 하면의 너비는 제3 언더 범프 패턴(173)의 하면의 너비보다 더 클 수 있다. 도시되지 않았으나, 접지/전원 언더 범프 패턴들(170PG) 각각의 하면의 길이는 신호 언더 범프 패턴들(170S)의 하면의 길이보다 더 클 수 있다. 접지/전원 언더 범프 패턴들(170PG) 각각의 하면의 면적은 신호 언더 범프 패턴들(170S)의 하면의 면적보다 더 클 수 있다.
제1 접지/전원 재배선 패턴(611)은 제1 접지/전원 구조체(310) 및 제4 접지/전원 구조체(340)와 전기적으로 연결될 수 있다. 도 3b와 같이 제2 접지/전원 재배선 패턴(612)은 제2 접지/전원 구조체(320) 및 제5 접지/전원 구조체(350)와 전기적으로 연결될 수 있다.
이와 달리, 제1 접지/전원 구조체(310) 및 제4 접지/전원 구조체(340)는 도 3a의 예에서 설명한 바와 같이 제1 재배선 기판(100)의 접지/전원 도전 패턴들(130PG) 중 어느 하나와 전기적으로 연결될 수 있다. 상기 접지/전원 도전 패턴들(130PG) 중 어느 하나는 도 3a의 제1 접지/전원 공유 패턴(1301PG)일 수 있다. 제2 접지/전원 구조체(320) 및 제5 접지/전원 구조체(350)는 접지/전원 도전 패턴들(130PG) 중 다른 하나와 전기적으로 연결될 수 있다. 상기 접지/전원 도전 패턴들(130PG) 중 어느 다른 하나는 도 3a 및 도 3b에서 설명한 제2 접지/전원 공유 패턴(1302PG)일 수 있다.
반도체 패키지(10B)는 칩 퍼스트 공정(chip-first process)에 의해 제조될 수 있으나, 이에 제약되지 않는다.
도 5a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 A-B선을 따라 자른 단면에 대응된다. 도 5b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 C-D선을 따라 자른 단면에 대응된다.
도 5a 및 도 5b를 참조하면, 반도체 패키지(1)는 하부 패키지(10') 및 상부 패키지(20)를 포함할 수 있다. 하부 패키지(10')는 도 1a 내지 도 1f의 예에서 설명한 반도체 패키지(10)와 실질적으로 동일할 수 있다. 하부 패키지(10')는 제1 재배선 기판(100), 솔더볼들(500), 반도체칩(200), 몰딩막(400), 도전 구조체들(300), 및 제2 재배선 기판(600)을 포함할 수 있다. 다른 예로, 하부 패키지(10')는 도 3a 및 도 3b의 반도체 패키지(10A) 또는 도 4a 및 도 4b의 반도체 패키지(10B)와 실질적으로 동일할 수 있다.
상부 패키지(20)는 상부 반도체칩(720), 상부 범프들(750), 및 상부 몰딩막(740)을 포함할 수 있다. 상부 반도체칩(720)은 반도체칩(200)과 다른 종류의 반도체칩(200)일 수 있다. 일 예로, 상부 반도체칩(720)은 메모리칩이고, 반도체칩(200)은 로직칩일 수 있다. 상부 반도체칩(720)은 제2 재배선 기판(600)의 상면 상에 실장될 수 있다. 예를 들어, 상부 범프들(750)이 제2 재배선 기판(600) 및 상부 반도체칩(720) 사이에 제공될 수 있다. 상부 범프들(750)은 본딩 패드들(650PG, 650S) 및 상부 반도체칩(720)의 상부 칩 패드들(730)과 각각 접속할 수 있다. 상부 범프들(750)은 솔더 물질을 포함할 수 있다. 도시되지 않았으나, 상부 범프들(750)은 필라 패턴들을 더 포함할 수 있다. 상부 반도체칩(720)이 제2 재배선 기판(600) 및 도전 구조체들(300)을 통해 반도체칩(200) 또는 솔더볼들(500)과 접속할 수 있다.
상부 몰딩막(740)은 제2 재배선 기판(600) 상에 제공되며, 상부 반도체칩(720)을 덮을 수 있다. 상부 몰딩막(740)은 제2 재배선 기판(600) 상에 직접 배치될 수 있다. 상부 몰딩막(740)은 상부 반도체칩(720)의 상면을 덮지 않을 수 있다. 상부 몰딩막(740)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
상부 패키지(20)는 열 방출 구조체(790)를 더 포함할 수 있다. 열 방출 구조체(790)는 상부 반도체칩(720)의 상면 및 상부 몰딩막(740)의 상면에 배치될 수 있다. 열 방출 구조체(790)는 상부 몰딩막(740)의 측면 상으로 더 연장될 수 있다. 열 방출 구조체(790)는 히트 싱크, 히트 슬러그, 또는 열전달물질(thermal interface material, TIM)층을 포함할 수 있다. 열 방출 구조체(790)는 예를 들어, 금속을 포함할 수 있다.
도시된 바와 달리, 상부 패키지(20)는 열 방출 구조체(790)를 포함하지 않고, 상부 몰딩막(740)은 상부 반도체칩(720)의 상면을 덮을 수 있다.
도 6a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 A-B선을 따라 자른 단면에 대응된다. 도 6b는 실시예들에 따른 반도체 패키지()를 설명하기 위한 도면으로, 도 1a의 C-D선을 따라 자른 단면에 대응된다.
도 6a 및 도 6b를 참조하면, 반도체 패키지(1A)는 하부 패키지(10'), 상부 패키지(20A), 및 연결 범프들(675)을 포함할 수 있다. 하부 패키지(10')는 도 1a 내지 도 1f의 예에서 설명한 반도체 패키지(10)와 실질적으로 동일할 수 있다. 다른 예로, 하부 패키지(10')는 도 3a 및 도 3b의 반도체 패키지(10A) 또는 도 4a 및 도 4b의 반도체 패키지(10B)와 실질적으로 동일할 수 있다.
상부 패키지(20A)는 상부 기판(710), 상부 반도체칩(720), 상부 범프들(750'), 및 상부 몰딩막(740)을 포함할 수 있다. 상부 기판(710)은 제2 재배선 기판(600)의 상면 상에 배치되며, 제2 재배선 기판(600)의 상면과 이격될 수 있다. 상부 기판(710)은 인쇄회로기판 또는 재배선층일 수 있다. 상부 범프들(750')은 상부 기판(710) 및 상부 반도체칩(720) 사이에 개재되어, 상부 기판(710) 및 상부 칩 패드들(730)과 접속할 수 있다. 상부 기판(710)과 접속한다는 것은 상부 기판(710) 내의 금속 배선들과 전기적으로 연결되는 것을 의미할 수 있다. 상부 몰딩막(740)이 상부 기판(710) 상에 제공되어, 상부 반도체칩(720)을 덮을 수 있다.
연결 범프들(675)은 하부 패키지(10') 및 상부 패키지(20A) 사이에 개재될 수 있다. 예를 들어, 연결 범프들(675)은 제2 재배선 기판(600) 및 상부 기판(710) 사이에 개재되어, 본딩 패드들(650PG, 650S) 및 상부 기판(710)과 전기적으로 연결될 수 있다. 연결 범프들(675)은 솔더 물질을 포함할 수 있다. 연결 범프들(675)은 금속 필라 패턴들을 더 포함할 수 있으나, 이에 제약되지 않는다.
상부 패키지(20A)는 열 방출 구조체(790)를 더 포함할 수 있다.
도 7a는 실시예들에 따른 반도체 패키지의 평면도이다. 도 7b는 도 7a의 A'-B'선을 따라 자른 단면이다. 도 7c는 도 7a의 C'-D'선을 따라 자른 단면이다.
도 7a, 도 7b, 및 도 7c를 참조하면, 반도체 패키지(1B)는 하부 패키지(11) 및 상부 패키지(21B)를 포함할 수 있다. 하부 패키지(11)는 제1 재배선 기판(100), 솔더볼들(500), 반도체칩(200), 도전 구조체들(300), 몰딩막(400), 및 제2 재배선 기판(600)을 포함할 수 있다. 상부 패키지(21B)는 상부 반도체칩(720), 상부 범프들(750), 및 상부 몰딩막(740)을 포함할 수 있다. 상부 패키지(21B)는 열 방출 구조체(790)를 더 포함할 수 있다.
제1 재배선 기판(100)은 평면적 관점에서 제1 영역(R1) 및 제2 영역(R2)을 가질 수 있다. 제1 재배선 기판(100)의 제1 영역(R1)은 제1 재배선 기판(100)의 제1 측면에 인접할 수 있다. 제1 재배선 기판(100)의 제2 영역(R2)은 제1 재배선 기판(100)의 제2 측면에 인접할 수 있다. 예를 들어, 제1 재배선 기판(100)의 제2 영역(R2)은 제1 영역(R1) 및 제2 측면 사이에 제공될 수 있다. 제1 재배선 기판(100)의 제2 측면은 제1 측면과 대향될 수 있다.
반도체칩(200)은 제1 재배선 기판(100)의 제1 영역(R1)의 상면 상에 배치될 수 있다. 도전 구조체들(300)은 제1 재배선 기판(100)의 제2 영역(R2)의 상면 상에 배치될 수 있다.
상부 반도체칩(720)은 제2 재배선 기판(600) 상에 배치되고, 평면적 관점에서 제1 재배선 기판(100)의 제1 영역(R1) 및 제2 영역(R2)과 오버랩될 수 있다. 상부 반도체칩(720)의 적어도 일부는 도전 구조체들(300)과 수직적으로 오버랩될 수 있다. 상부 칩 패드들(730)은 제1 재배선 기판(100)의 제2 영역(R2)과 수직적으로 오버랩될 수 있다. 이에 따라, 상부 반도체칩(720) 및 도전 구조체들(300) 사이의 전기적 통로의 길이가 보다 감소할 수 있다. 반도체 패키지(1B)는 향상된 전기적 특성을 나타낼 수 있다.
도 8a는 실시예들에 따른 반도체 패키지의 평면도이다. 도 8b는 도 8a의 A''-B''선을 따라 자른 단면이다. 도 8c는 도 8a의 C''-D''선을 따라 자른 단면이다.
도 8a, 도 8b, 및 도 8c를 참조하면, 반도체 패키지(1C)는 하부 패키지(12) 및 상부 패키지(21C)를 포함할 수 있다. 하부 패키지(12)는 제1 재배선 기판(100), 솔더볼들(11), 제1 반도체칩(201), 제2 반도체칩(202), 도전 구조체들(300), 몰딩막(400), 및 제2 재배선 기판(600)을 포함할 수 있다. 제1 반도체칩(201) 및 제2 반도체칩(202) 각각은 도 1d에서 설명한 반도체칩(200)과 동일 또는 유사할 수 있다. 제2 반도체칩(202)은 제1 반도체칩(201)과 옆으로 이격 배치될 수 있다. 제2 반도체칩(202)은 제1 반도체칩(201)과 동종 또는 이종의 칩일 수 있다. 제1 범프들(251)이 제1 재배선 기판(100)과 제1 반도체칩(201) 사이에 제공되어, 재배선 패드들(150PG, 150S) 및 제1 반도체칩(201)의 칩 패드들(230)과 접속할 수 있다. 제2 범프들(252)이 제1 재배선 기판(100)과 제2 반도체칩(202) 사이에 제공되어, 재배선 패드들(150PG, 150S) 및 제2 반도체칩(202)의 칩 패드들(230)과 접속할 수 있다. 제1 범프들(251) 및 제2 범프들(252)은 도 1d에서 설명한 범프들(250)과 동일 또는 유사할 수 있다.
도전 구조체들(300)은 제1 반도체칩(201) 및 제2 반도체칩(202)과 이격되며, 평면적 관점에서 제1 반도체칩(201) 및 제2 반도체칩(202)을 둘러싸며 배치될 수 있다. 예를 들어, 도전 구조체들(300)은 제1 반도체칩(201)과 제2 반도체칩(202) 사이에 제공될 수 있다.
상부 패키지(21C)는 제1 상부 반도체칩(721), 제2 상부 반도체칩(722), 제1 상부 범프들(751), 제2 상부 범프들(752), 및 상부 몰딩막(740)을 포함할 수 있다. 상부 패키지(21C)는 열 방출 구조체(790)를 더 포함할 수 있다.
제1 상부 반도체칩(721) 및 제2 상부 반도체칩(722) 각각은 도 5a의 예에서 설명한 상부 반도체칩(720)과 동일 또는 유사할 수 있다. 예를 들어, 제1 상부 반도체칩(721) 및 제2 상부 반도체칩(722)은 제2 재배선 기판(600) 상에 실장될 수 있다. 제1 상부 범프들(751)이 제2 재배선 기판(600)과 제1 상부 반도체칩(721) 사이에 제공되어, 본딩 패드들(650PG, 650S) 및 제1 상부 반도체칩(721)의 제1 상부 칩 패드들(731)과 접속할 수 있다. 제1 상부 반도체칩(721)은 도전 구조체들(300)을 통해 제1 및 제2 반도체칩들(201, 202) 및 솔더볼들(500)과 전기적으로 연결될 수 있다. 제1 상부 반도체칩(721)은 제1 반도체칩(201) 및 제2 반도체칩(202)과 동종 또는 이종의 칩일 수 있다.
제2 상부 반도체칩(722)은 제1 상부 반도체칩(721)과 옆으로 이격 배치될 수 있다. 제2 상부 범프들(752)이 제2 재배선 기판(600)과 제2 상부 반도체칩(722) 사이에 제공되어, 본딩 패드들(650PG, 650S) 및 제2 상부 반도체칩(722)의 제2 상부 칩 패드들(732)과 접속할 수 있다. 제1 상부 범프들(751) 및 제2 상부 범프들(752)은 도 5a에서 설명한 상부 범프들(750)과 동일 또는 유사할 수 있다. 제2 상부 반도체칩(722)은 도전 구조체들(300)을 통해 제1 및 제2 반도체칩들(201, 202) 및 솔더볼들(500)과 전기적으로 연결될 수 있다. 제2 상부 반도체칩(722)은 제1 상부 반도체칩(721)과 동종 또는 이종의 칩일 수 있다.
본 발명의 실시예들은 서로 조합될 수 있다. 예를 들어, 도 1a 내지 도 1f의 반도체 패키지(10), 도 3a 및 도 3b의 반도체 패키지(10A), 도 4a 및 도 4b의 반도체 패키지(10B) 도 5a 및 도 5b의 반도체 패키지(1), 도 6a 및 도 6b의 반도체 패키지(1A), 도 7a 및 도 7b의 반도체 패키지(1B), 및 도 8a 및 도 8b의 반도체 패키지(1C) 중 적어도 2개의 패키지는 서로 조합될 수 있다. 예를 들어, 도 7a 및 도 7b의 반도체 패키지(1B)는 도 5a 및 도 5b의 반도체 패키지(1A)의 예에서 설명한 바와 같은 상부 패키지(20)을 포함할 수 있다.
도 9a 내지 도 9l은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 9a를 참조하면, 제1 절연층(101), 언더 범프 씨드층(175Z), 제1 레지스트 패턴(981), 및 언더 범프 패턴들(170PG, 170S)이 캐리어 기판(910) 상에 형성될 수 있다. 제1 절연층(101)을 형성하는 것은 감광성 폴리머을 코팅하는 것을 포함할 수 있다. 제1 절연층(101)이 패터닝되어, 제1 오프닝들(1011Z)이 제1 절연층들(101) 내에 형성될 수 있다. 제1 오프닝들(1011Z)은 캐리어 기판(910)의 상면 및 제1 절연층(101)의 내측벽들을 노출시킬 수 있다. 제1 절연층(101)은 제1 서브 절연층(1011)일 수 있다.
언더 범프 씨드층(175Z)이 캐리어 기판(910) 상에 형성되어, 캐리어 기판(910)의 노출된 상면 및 제1 서브 절연층(1011)을 덮을 수 있다. 예를 들어, 언더 범프 씨드층(175Z)은 제1 서브 절연층(1011)의 내측벽들 및 상면을 콘포말하게 덮을 수 있다. 언더 범프 씨드층(175Z)은 증착 공정에 의해 형성될 수 있다.
제1 레지스트 패턴(981)은 제1 절연층(101)의 상면 상에 형성되어, 언더 범프 씨드층(175Z)을 덮을 수 있다. 제1 가이드 오프닝들(981Z)이 제1 레지스트 패턴(981) 내에 형성되어, 언더 범프 씨드층(175Z)을 노출시킬 수 있다. 제1 가이드 오프닝들(981Z)은 제1 오프닝들(1011Z)과 수직적으로 오버랩될 수 있다. 제1 가이드 오프닝들(981Z)의 너비들은 대응되는 제1 오프닝들(1011Z)의 너비들보다 더 클 수 있다.
언더 범프 패턴들(170PG, 170S)이 제1 오프닝들(1011Z) 및 제1 가이드 오프닝들(981Z) 내에 각각 형성되어, 언더 범프 씨드층(175Z)을 덮을 수 있다. 언더 범프 패턴들(170PG, 170S)은 언더 범프 씨드층(175Z)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 언더 범프 패턴들(170PG, 170S)이 제1 레지스트 패턴(981)의 상면 상으로 연장되기 이전에 전기 도금 공정이 종료될 수 있다. 이에 따라, 언더 범프 패턴들(170PG, 170S)의 형성 과정에서, 별도의 평탄화 공정이 필요하지 않을 수 있다.
언더 범프 패턴들(170PG, 170S)의 하부들은 제1 오프닝들(1011Z) 내에 제공되고, 언더 범프 패턴의 상부들은 제1 제1 가이드 오프닝들(981Z) 내에 제공될 수 있다. 제1 가이드 오프닝들(981Z)의 너비들의 제1 오프닝들(1011Z)의 너비들보다 더 크므로, 언더 범프 패턴들(170PG, 170S)이 상부들은 하부들보다 큰 너비를 가질 수 있다.
언더 범프 씨드 패턴들(175)이 단일 평면 상에 형성되어 편평한 상면을 갖는 경우, 언더 범프 패턴들(170PG, 170S)을 두껍게 형성하기 어려울 수 있다. 실시예들에 따르면, 언더 범프 씨드층(175Z)은 제1 오프닝들(1011Z)의 바닥면, 제1 서브 절연층(1011)의 측벽과 상면 상에 콘포말하게 형성될 수 있다. 언더 범프 패턴들(170PG, 170S)이 상기 언더 범프 씨드층(175Z)을 전극으로 사용하여 형성되므로, 언더 범프 패턴들(170PG, 170S)이 비교적 큰 두께(T1)로 형성되기 용이할 수 있다.
언더 범프 패턴들(170PG, 170S)은 신호 언더 범프 패턴들(170S) 및 접지/전원 언더 범프 패턴들(170PG)을 포함할 수 있다. 제1 레지스트 패턴(981)을 사용하여 언더 범프 패턴들(170PG, 170S)이 형성되므로, 별도의 패터닝 공정 없이 언더 범프 패턴들(170PG, 170S)이 서로 옆으로 이격될 수 있다. 이에 따라, 언더 범프 패턴들(170PG, 170S)의 제조 공정이 단순화될 수 있다.
도 9b를 참조하면, 제1 레지스트 패턴(981)이 제거되어, 언더 범프 씨드층(175Z)의 제1 부분들이 노출될 수 있다. 제1 레지스트 패턴(981)의 제거는 스트립 공정에 의해 진행될 수 있다.
노출된 언더 범프 씨드층(175Z)의 제1 부분들을 식각 공정에 의해 제거되어, 제1 서브 절연층(1011)이 노출될 수 있다. 언더 범프 씨드층(175Z)의 제2 부분들은 언더 범프 패턴들(170PG, 170S)의 하면들(170b) 상에 각각 제공되어, 상기 식각 공정에 노출되지 않을 수 있다. 이에 따라, 언더 범프 씨드층(175Z)의 제2 부분들은 제거되지 않을 수 있다. 상기 식각 공정 후, 남아 있는 언더 범프 씨드층(175Z)의 제2 부분들은 언더 범프 씨드 패턴들(175)을 형성할 수 있다. 언더 범프 씨드 패턴들(175)은 서로 이격되며, 전기적으로 분리될 수 있다.
도 9c를 참조하면, 제2 서브 절연층(1012)이 제1 서브 절연층(1011) 및 언더 범프 패턴들(170PG, 170S) 상에 형성되어, 언더 범프 패턴들(170PG, 170S)을 덮을 수 있다.
제2 서브 절연층(1012)이 패터닝되어, 제2 오프닝들(1012Z)이 제2 서브 절연층(1012) 내에 형성될 수 있다. 제2 서브 절연층(1012)의 패터닝은 노광 공정 및 현상 공정에 의해 진행될 수 있다. 제2 오프닝들(1012Z)은 언더 범프 패턴들(170PG, 170S)의 상면들을 각각 노출시킬 수 있다.
제1 씨드층(135Z), 제2 레지스트 패턴(982), 제1 접지/전원 도전 패턴들(131PG), 및 제1 신호 도전 패턴들(131S)이 제2 서브 절연층(1012) 상에 형성될 수 있다. 먼저, 제1 씨드층(135Z)이 제2 서브 절연층(1012) 상에 및 제2 오프닝들(1012Z) 내에 콘포말하게 형성될 수 있다.
제2 레지스트 패턴(982)이 제1 씨드층(135Z) 상에 형성될 수 있다. 제2 레지스트 패턴(982)이 패터닝되어, 제2 가이드 오프닝들(982Z)을 형성할 수 있다. 제2 가이드 오프닝들(982Z)은 제2 오프닝들(1012Z)과 각각 연결될 수 있다. 제2 가이드 오프닝들(982Z)의 너비들은 대응되는 제2 오프닝들(1012Z)의 너비들보다 클 수 있다. 제2 가이드 오프닝들(982Z) 각각은 제1 씨드층(135Z)을 노출시킬 수 있다.
제1 접지/전원 도전 패턴들(131PG) 및 제1 신호 도전 패턴들(131S)이 제2 오프닝들(1012Z) 내에 형성되어, 제1 씨드층(135Z)을 덮을 수 있다. 예를 들어, 제1 접지/전원 도전 패턴들(131PG) 및 제1 신호 도전 패턴들(131S) 각각은 대응되는 제2 오프닝(1012Z)을 채울 수 있다. 제1 접지/전원 도전 패턴들(131PG) 및 제1 신호 도전 패턴들(131S) 각각은 대응되는 제2 가이드 오프닝들(982Z)의 하부들에 형성되나, 제2 레지스트 패턴(982)의 상면 상으로 연장되지 않을 수 있다. 제1 접지/전원 도전 패턴들(131PG) 및 제1 신호 도전 패턴들(131S)은 제1 씨드층(135Z)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제1 접지/전원 도전 패턴들(131PG) 및 제1 신호 도전 패턴들(131S) 형성 과정에서, 별도의 평탄화 공정이 수행되지 않을 수 있다.
제1 접지/전원 도전 패턴들(131PG) 및 제1 신호 도전 패턴들(131S)은 서로 옆으로 이격될 수 있다. 제2 레지스트 패턴(982)을 사용하여 제1 접지/전원 도전 패턴들(131PG) 및 제1 신호 도전 패턴들(131S)이 형성되므로, 제1 접지/전원 도전 패턴들(131PG) 및 제1 신호 도전 패턴들(131S)의 분리를 위한 별도의 식각 공정이 필요하지 않을 수 있다. 이에 따라, 제1 접지/전원 도전 패턴들(131PG) 및 제1 신호 도전 패턴들(131S)의 형성 공정이 단순화될 수 있다.
도 9c 및 도 9d를 차례로 참조하면, 제2 레지스트 패턴(982)이 제거되어, 제1 씨드층(135Z)의 제1 부분들의 상면들을 노출시킬 수 있다. 이후, 제1 씨드층(135Z)의 노출된 제1 부분들이 식각 공정에 의해 제거되어, 제1 씨드 패턴(135)을 형성할 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 상기 식각 공정에서 제1 접지/전원 도전 패턴들(131PG) 및 제1 신호 도전 패턴들(131S)은 제1 씨드층(135Z)에 대해 식각 선택성을 가질 수 있다. 제1 씨드층(135Z)의 제2 부분들은 제1 접지/전원 도전 패턴들(131PG) 또는 제1 신호 도전 패턴들(131S)의 하면들 상에 배치되어, 상기 식각 공정에 노출되지 않을 수 있다. 상기 식각 공정이 종료된 후, 남아 있는 제1 씨드층(135Z)의 제2 부분들은 복수의 제1 씨드 패턴들(135)을 형성할 수 있다. 복수의 제1 씨드 패턴들(135)은 서로 분리될 수 있다.
도 9e를 참조하면, 제1 절연층(101)의 형성 공정이 반복하여 수행되어, 복수의 적층된 제1 절연층들(101)을 형성할 수 있다. 제2 접지/전원 도전 패턴들(132PG), 제2 신호 도전 패턴들(132S), 제3 접지/전원 도전 패턴들(133PG), 제3 신호 도전 패턴들(133S), 접지/전원 재배선 패드들(150PG) 및 신호 재배선 패드들(150S)이 제1 접지/전원 도전 패턴들(131PG) 및 제1 신호 도전 패턴들(131S) 상에 형성될 수 있다. 예를 들어, 제1 씨드 패턴들(135)은 제2 접지/전원 도전 패턴들(132PG), 제2 신호 도전 패턴들(132S), 제3 접지/전원 도전 패턴들(133PG), 제3 신호 도전 패턴들(133S)의 하면들 상에 형성될 수 있다. 제2 접지/전원 도전 패턴들(132PG) 및 제2 신호 도전 패턴들(132S)의 형성은 도 9c 및 도 9d의 제1 접지/전원 도전 패턴들(131PG) 및 제1 신호 도전 패턴들(131S)의 형성 예에서 설명한 바와 동일한 방법에 의해 수행될 수 있다. 제3 접지/전원 도전 패턴들(133PG), 및 제3 신호 도전 패턴들(133S)의 형성은 도 9c 및 도 9d의 제1 접지/전원 도전 패턴들(131PG) 및 제1 신호 도전 패턴들(131S)의 형성 예에서 설명한 바와 각각 동일한 방법에 의해 수행될 수 있다. 이에 따라, 제1 내지 제3 접지/전원 도전 패턴들(131PG, 132PG, 133PG)을 포함하는 접지/전원 도전 패턴들(130PG)이 형성될 수 있고, 제1 내지 제3 신호 도전 패턴들(131S, 132S, 133S)을 포함하는 신호 도전 패턴들(130S)이 형성될 수 있다.
최상부 제1 절연층(101) 내에 제3 오프닝들(1013Z)이 형성될 수 있다. 상부 씨드 패드들(655)이 제3 오프닝들(1013Z) 내에 각각 형성될 수 있다. 상부 씨드 패드들(655)은 최상부 제1 절연층(101)의 상면들 상으로 더 연장될 수 있다. 상부 씨드 패드들(655)을 전극으로 사용한 전기 도금 공정이 수행되어, 제1 재배선 패드들(150PG, 150S)을 형성할 수 있다. 이에 따라, 제1 재배선 기판(100)이 제조될 수 있다. 제1 재배선 기판(100)은 제1 절연층들(101), 언더 범프 패턴들(170PG, 170S), 제1 씨드 패턴들(135), 접지/전원 도전 패턴들(130PG), 신호 도전 패턴들(130S), 상부 씨드 패드들(655), 및 재배선 패드들(150PG, 150S)을 포함할 수 있다.
도 9f를 참조하면, 도전 구조체들(300)이 재배선 패드들(150PG, 150S) 상에 형성될 수 있다. 일 예로, 도전 구조체들(300)을 형성하는 것은 전기 도금 공정에 의해 수행될 수 있다. 도전 구조체들(300)은 접지/전원 구조체들(300PG) 및 신호 구조체들(300S)을 포함할 수 있다.
도 9g를 참조하면, 반도체칩(200)이 제1 재배선 기판(100)의 상면 상에 실장될 수 있다. 반도체칩(200)을 실장하는 것은 제1 재배선 기판(100) 및 반도체칩(200) 사이에 범프들(250)을 형성하는 것을 포함할 수 있다.
몰딩막(400)이 제1 재배선 기판(100)의 상면 상에 형성되어, 반도체칩(200) 및 도전 구조체들(300)을 덮을 수 있다. 몰딩막(400)의 상면은 도전 구조체들(300)의 상면들 보다 더 높은 레벨에 제공될 수 있다.
도 9h을 참조하면, 몰딩막(400) 상에 그라인딩 공정이 수행될 수 있다. 예를 들어, 그라인딩 공정은 화학적 기계적 연마 공정에 의해 진행될 수 있다. 상기 그라인딩 공정의 결과, 도전 구조체들(300)의 상면들이 노출될 수 있다. 몰딩막(400)의 그라인딩된 상면은 도전 구조체들(300)의 상면들과 공면(coplanar)을 이룰 수 있다.
도 9i를 참조하면, 제2 절연층(601), 제2 씨드 패턴들(615), 하부 신호 재배선 패턴들(610S), 및 하부 접지/전원 재배선 패턴들(610PG)이 몰딩막(400) 상에 형성될 수 있다. 예를 들어, 제2 절연층(601)이 몰딩막(400)의 상면 상에 직접 형성될 수 있다. 상부 오프닝들(609)이 제2 절연층(601) 내에 형성되어, 도전 구조체들(300)의 상면들을 각각 노출시킬 수 있다. 제2 씨드 패턴들(615)이 상부 오프닝들(609) 내에 및 제2 절연층(601)의 상면 상에 콘포말하게 형성될 수 있다. 하부 재배선 패턴들(610PG, 610S)이 상부 오프닝들(609) 내에 및 제2 절연층(601)의 상면 상에 형성되어, 제2 씨드 패턴들(615)을 덮을 수 있다. 하부 재배선 패턴들(610PG, 610S)을 형성하는 것은 제2 씨드 패턴들(615) 전극으로 사용한 전기 도금 공정에 의해 수행될 수 있다.
도 9j를 참조하면, 제2 절연층(601)의 형성 공정이 반복하여 수행되어, 복수의 적층된 제2 절연층들(601)을 형성할 수 있다. 제2 씨드 패턴들(615), 상부 재배선 패턴들(620PG, 620S), 상부 씨드 패드들(655), 및 본딩 패드들(650PG, 650S)이 하부 접지/전원 재배선 패턴들(610PG) 상에 형성될 수 있다. 상부 재배선 패턴들(620PG, 620S)을 형성하는 것은 제3 씨드 패턴들(625)을 전극으로 전극으로 사용한 전기 도금 공정에 의해 수행될 수 있다. 상부 씨드 패드들(655) 및 본딩 패드들(650PG, 650S)의 형성 방법은 도 9e의 씨드 패드들(155) 및 재배선 패드들(150PG, 150S)의 형성 예에서 설명한 바와 동일 또는 유사할 수 있다. 이에 따라, 제2 재배선 기판(600)이 제조될 수 있다. 제2 재배선 기판(600)은 제2 절연층들(601), 제2 씨드 패턴들(615), 하부 재배선 패턴들(610PG, 610S), 제3 씨드 패턴들(625), 상부 재배선 패턴들(620PG, 620S), 상부 씨드 패드들(655), 및 본딩 패드들(650PG, 650S)을 포함할 수 있다.
도 9k를 참조하면, 캐리어 기판(910)이 제거되어, 제1 재배선 기판(100)의 하면이 노출될 수 있다. 예를 들어, 최하부 제1 절연층(101)의 바닥면(101b) 및 언더 범프 씨드 패턴들(175)의 하면들(175b')이 노출될 수 있다.
도 9l을 참조하면, 노출된 언더 범프 씨드 패턴들(175)의 제1 부분들이 제거되어, 언더 범프 패턴들(170PG, 170S)의 하면들(170b)을 노출시킬 수 있다. 언더 범프 씨드 패턴들(175)의 제거는 식각 공정에 의해 수행될 수 있다. 상기 언더 범프 씨드 패턴들(175)의 제1 부분들은 언더 범프 패턴들(170PG, 170S)의 하면들(170b) 상의 부분들일 수 있다. 식각 공정에서 언더 범프 패턴들(170PG, 170S) 및 최하부 제1 절연층(101)은 언더 범프 씨드 패턴들(175)에 대해 식각 선택성을 가질 수 있다.
언더 범프 씨드 패턴들(175)이 제거되므로, 언더 범프 패턴들(170PG, 170S)의 하면들(170b)은 최하부 제1 절연층(101)의 바닥면(101b) 보다 더 높은 레벨에 배치될 수 있다. 언더 범프 패턴들(170PG, 170S)의 하면들(170b) 및 최하부 제1 절연층(101)의 바닥면(101b) 사이의 레벨 차이는 언더 범프 씨드 패턴들(175) 각각의 제1 두께(도 1c의 T)와 실질적으로 동일할 수 있다.
상기 식각 공정 후, 언더 범프 씨드 패턴들(175) 각각은 언더컷(undercut)을 가질 수 있다. 상기 각 언더 범프 씨드 패턴(175)의 언더컷은 대응되는 언더 범프 패턴(170PG, 170S)의 측벽 및 제1 절연층(101) 사이에 형성될 수 있다. 이에 따라 도 1c와 같이 언더 범프 씨드 패턴(175)의 최하부면(175b)은 대응되는 언더 범프 패턴(170PG, 170S)의 하면(170b)보다 더 높은 레벨에 배치될 수 있다.
다른 예로, 식각 공정 조건 조절에 의해 언더 범프 씨드 패턴(175)의 최하부면(175b)은 언더 범프 패턴(170PG, 170S)의 하면(170b)과 실질적으로 동일한 레벨에 배치될 수 있다.
도 1d를 다시 참조하면, 솔더볼들(500)이 언더 범프 패턴들(170PG, 170S)의 하면들(170b) 상에 각각 형성되어, 언더 범프 패턴들(170PG, 170S)과 접속할 수 있다. 지금까지 설명한 예들에 의해 반도체 패키지(10)의 제조가 완성될 수 있다.
설명의 간소화를 위해 단수의 반도체 패키지(1)의 제조에 대하여 도시 및 설명하였으나, 본 발명의 반도체 패키지의 제조 방법이 칩 레벨의 제조에 한정되는 것은 아니다. 예를 들어, 반도체 패키지(1)는 칩 레벨, 패널 레벨 또는 웨이퍼 레벨로 제조될 수 있다.
도 10a 내지 도 10c은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10a를 참조하면, 캐리어 기판(910) 상에 제1 재배선 기판(100), 반도체칩(200), 도전 구조체들(300), 몰딩막(400), 및 제2 재배선 기판(600)이 형성될 수 있다. 제1 재배선 기판(100), 반도체칩(200), 도전 구조체들(300), 몰딩막(400), 및 제2 재배선 기판(600)의 형성은 도 9a 내지 도 9j의 예에서 설명한 바와 실질적으로 동일할 수 있다.
이후, 상부 반도체칩(720)이 제2 재배선 기판(600) 상에 실장될 수 있다. 상부 반도체칩(720)을 실장하는 것은 상부 범프들(750)을 형성하는 것을 포함할 수 있다. 몰딩막(400)이 제2 재배선 기판(600) 상에 형성되어, 상부 반도체칩(720)을 덮을 수 있다. 열 방출 구조체(790)가 상부 몰딩막(740) 상에 더 형성될 수 있다.
도 10b를 참조하면, 캐리어 기판(910)이 제거되어, 최하부 제1 절연층(101)의 바닥면(101b) 및 언더 범프 씨드 패턴들(175)의 하면들(175b')이 노출될 수 있다.
도 10c를 참조하면, 노출된 언더 범프 씨드 패턴들(175)의 제1 부분들이 제거되어, 언더 범프 패턴들(170PG, 170S)의 하면들(170b)을 노출시킬 수 있다. 언더 범프 씨드 패턴들(175)의 제거는 도 9l에서 설명한 바와 실질적으로 동일할 수 있다. 언더 범프 씨드 패턴들(175)의 최하부면들(175b)은 언더 범프 패턴들(170PG, 170S)의 하면들(170b)보다 더 높은 레벨에 배치될 수 있다.
다시 도 5a를 참조하면, 솔더볼들(500)이 노출된 언더 범프 패턴들(170PG, 170S)의 하면들(170b) 상에 부착될 수 있다. 이에 따라, 반도체 패키지(1)의 제조가 완성될 수 있다.
반도체 패키지(1)가 웨이퍼 레벨 또는 패널 레벨로 진행되는 경우, 솔더볼들(500)의 부착 공정 이전에 쏘잉 공정이 더 수행될 수 있다. 상기 쏘잉 공정에 의해 웨이퍼 레벨의 반도체 패키지가 칩 레벨의 반도체 패키지들(1)로 분리될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 제1 언더 범프 패턴, 제2 언더 범프 패턴, 및 제3 언더 범프 패턴을 포함하는 제1 재배선 기판;
    상기 제1 재배선 기판 상에 배치된 반도체칩;
    상기 제1 재배선 기판 상에서, 상기 반도체칩과 옆으로 배치된 도전 구조체들, 상기 도전 구조체들은 서로 옆으로 이격되고; 및
    상기 반도체칩 및 상기 도전 구조체들 상의 제2 재배선 기판을 포함하고,
    상기 제3 언더 범프 패턴은 상기 제1 및 제2 언더 범프 패턴들과 절연되고,
    상기 도전 구조체들은:
    상기 제1 언더 범프 패턴과 접속하는 제1 도전 구조체;
    상기 제2 언더 범프 패턴과 접속하는 제2 도전 구조체; 및
    상기 제3 언더 범프 패턴과 접속하고, 상기 제1 및 제2 도전 구조체들과 인접한 제3 도전 구조체를 포함하되,
    상기 제3 도전 구조체는 상기 제1 도전 구조체 및 상기 제2 도전 구조체 사이에 배치되고,
    상기 제1 언더 범프 패턴의 너비는 상기 제3 언더 범프 패턴의 너비보다 크고,
    상기 제2 언더 범프 패턴의 너비는 상기 제3 언더 범프 패턴의 상기 너비보다 큰 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 언더 범프 패턴의 상면의 면적은 상기 제3 언더 범프 패턴의 상면의 면적보다 크고,
    상기 제2 언더 범프 패턴의 상면의 면적은 상기 제3 언더 범프 패턴의 상기 상면의 상기 면적보다 큰 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 언더 범프 패턴의 상면의 길이 및 상기 제2 언더 범프 패턴의 상면의 길이는 상기 제3 언더 범프 패턴의 상면의 길이보다 큰 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제1 언더 범프 패턴은 그 내부를 관통하는 홀을 갖는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 언더 범프 패턴 및 상기 제2 언더 범프 패턴은 접지/전원 언더 범프 패턴들이고,
    상기 제3 언더 범프 패턴은 신호 언더 범프 패턴인 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제2 재배선 기판은:
    상기 제1 도전 구조체와 전기적으로 연결되는 제1 재배선 패턴;
    상기 제2 도전 구조체와 전기적으로 연결되는 제2 재배선 패턴; 및
    상기 제3 도전 구조체와 전기적으로 연결되는 제3 재배선 패턴을 포함하되,
    상기 제1 재배선 패턴의 상면의 면적 및 상기 제2 재배선 패턴의 상면의 면적은 상기 제3 재배선 패턴의 상면의 면적보다 큰 반도체 패키지.
  7. 제 6항에 있어서,
    상기 도전 구조체들은:
    상기 제1 재배선 패턴과 전기적으로 연결되는 제4 도전 구조체; 및
    상기 제2 재배선 패턴과 전기적으로 연결되는 제5 도전 구조체를 더 포함하는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 도전 구조체들은 제4 도전 구조체를 더 포함하되,
    상기 제1 재배선 기판은 제1 공유 도전 패턴을 더 포함하고,
    상기 제1 공유 도전 패턴은 상기 제1 도전 구조체 및 상기 제4 도전 구조체와 전기적으로 연결되는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 도전 구조체들은 제5 도전 구조체를 더 포함하되,
    상기 제1 재배선 기판은 제2 공유 도전 패턴을 포함하고,
    상기 제2 공유 도전 패턴은 상기 제2 도전 구조체 및 상기 제5 도전 구조체와 전기적으로 연결되는 반도체 패키지.
  10. 제 1항에 있어서,
    상기 제1 재배선 기판은 상기 제1 내지 제3 언더 범프 패턴들의 측벽들을 덮는 언더 범프 씨드 패턴들을 더 포함하고,
    상기 언더 범프 씨드 패턴들은 상기 제1 내지 제3 언더 범프 패턴들의 하면들을 덮지 않는 반도체 패키지.
  11. 제 1항에 있어서,
    상기 제1 도전 구조체와 상기 제3 도전 구조체 사이의 제1 영역 및 상기 제2 도전 구조체와 상기 제2 도전 구조체 사이의 제2 영역에 상기 도전 구조체들 중 그 어느 것도 제공되지 않는 반도체 패키지.
  12. 제1 재배선 기판;
    상기 제1 재배선 기판 상에 배치된 반도체칩;
    상기 제1 재배선 기판 상에 배치되며, 상기 반도체칩과 옆으로 이격된 도전 구조체들; 및
    상기 반도체칩 및 상기 도전 구조체들 상의 제2 재배선 기판을 포함하고,
    상기 도전 구조체들은 서로 인접한 제1 도전 구조체, 제2 도전 구조체, 및 제3 도전 구조체를 포함하고,
    상기 제3 도전 구조체는 상기 상기 제1 및 제2 도전 구조체들 사이에 배치되고, 상기 제1 및 제2 도전 구조체들과 절연되고,
    상기 제2 재배선 기판은:
    상기 제1 도전 구조체와 전기적으로 연결되는 제1 재배선 패턴;
    상기 제2 도전 구조체와 전기적으로 연결되는 제2 재배선 패턴; 및
    상기 제3 도전 구조체와 전기적으로 연결되는 제3 재배선 패턴을 포함하되,
    상기 제1 재배선 패턴의 상면의 면적은 상기 제3 재배선 패턴의 상면의 면적보다 크고,
    상기 제2 재배선 패턴의 상면의 면적은 상기 제3 재배선 패턴의 상기 상면의 면적보다 큰 반도체 패키지.
  13. 제 12항에 있어서,
    상기 제1 재배선 패턴은 그 내부를 관통하는 홀을 갖는 반도체 패키지.
  14. 제 12항에 있어서,
    상기 도전 구조체들은 제4 도전 구조체 및 제5 도전 구조체를 더 포함하고,
    상기 제1 재배선 패턴은 상기 제4 도전 구조체와 더 전기적으로 연결되고,
    상기 제2 재배선 패턴은 상기 제5 도전 구조체와 더 전기적으로 연결되고,
    상기 제3 재배선 패턴은 상기 제3 도전 구조체와 1 대 1로 연결되는 반도체 패키지.
  15. 제 12항에 있어서,
    상기 제1 도전 구조체 및 상기 제2 도전 구조체는 접지/전원 구조체들이고,
    상기 제3 도전 구조체는 신호 구조체인 반도체 패키지.
  16. 제 12항에 있어서,
    상기 제2 재배선 기판 상에 실장된 상부 반도체칩; 및
    상기 제2 재배선 기판 상에 제공되고, 상기 상부 반도체칩을 덮는 상부 몰딩막을 더 포함하고,
    상기 상부 몰딩막은 상기 제2 재배선 기판 상에 직접 배치된 반도체 패키지.
  17. 제1 절연층, 언더 범프 패턴들, 언더 범프 씨드 패턴들, 제1 접지/전원 도전 패턴, 제2 접지/전원 도전 패턴, 및 신호 도전 패턴을 포함하는 제1 재배선 기판;
    상기 제1 재배선 기판의 하면 상에 배치되고, 상기 언더 범프 패턴들과 접속하는 솔더볼들;
    상기 제1 재배선 기판의 상면 상에 배치된 반도체칩;
    상기 제1 재배선 기판의 상기 상면 상에 배치되며, 상기 반도체칩과 옆으로 배치된 도전 구조체들;
    상기 제1 재배선 기판의 상기 상면 상에 배치되어, 상기 반도체칩의 측벽 및 상기 도전 구조체들의 측벽들을 덮는 몰딩막; 및
    상기 몰딩막 및 상기 도전 구조체 상에 배치되고, 상기 도전 구조체들과 전기적으로 연결된 제2 재배선 기판을 포함하고,
    상기 도전 구조체들은 서로 옆으로 이격 배치되고,
    상기 도전 구조체들은:
    상기 제1 접지/전원 도전 패턴과 접속하는 제1 도전 구조체;
    상기 제2 접지/전원 도전 패턴과 접속하는 제2 도전 구조체;
    상기 신호 도전 패턴과 접속하는 제3 도전 구조체; 및
    상기 제1 접지/전원 도전 패턴과 접속하는 제4 도전 구조체를 포함하되,
    상기 제3 도전 구조체는 상기 제1 및 제2 도전 구조체들 사이에 배치되고, 상기 제1 및 제2 도전 구조체들과 인접하며,
    상기 언더 범프 씨드 패턴들은 상기 언더 범프 패턴들의 측벽들을 덮되, 상기 언더 범프 패턴들의 하면들과 이격된 반도체 패키지.
  18. 제 17항에 있어서,
    상기 언더 범프 패턴들은:
    상기 제1 접지/전원 도전 패턴과 전기적으로 연결되는 제1 접지/전원 언더 범프 패턴;
    상기 제2 접지/전원 도전 패턴과 전기적으로 연결되는 제2 접지/전원 언더 범프 패턴; 및
    상기 신호 도전 패턴과 전기적으로 연결되는 신호 언더 범프 패턴을 포함하고,
    상기 제1 접지/전원 언더 범프 패턴의 상면의 너비 및 상기 제2 접지/전원 언더 범프 패턴의 상면의 너비는 상기 신호 언더 범프 패턴의 상면의 너비보다 더 큰 반도체 패키지.
  19. 제 17항에 있어서,
    상기 제2 재배선 기판은:
    상기 제1 도전 구조체와 전기적으로 연결되는 제1 재배선 패턴;
    상기 제2 도전 구조체와 전기적으로 연결되는 제2 재배선 패턴; 및
    상기 제3 도전 구조체와 전기적으로 연결되는 제3 재배선 패턴을 포함하되,
    상기 제1 재배선 패턴의 상면의 면적은 상기 제3 재배선 패턴의 상면의 면적보다 크고,
    상기 제2 재배선 패턴의 상면의 면적은 상기 제3 재배선 패턴의 상기 상면의 면적보다 큰 반도체 패키지.
  20. 제 17항에 있어서,
    상기 언더 범프 패턴들의 두께들은 5μm 내지 20μm인 반도체 패키지.
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