[go: up one dir, main page]

KR20210107081A - 디지털 및 무선 주파수 어플리케이션을 위한 반도체 구조체 - Google Patents

디지털 및 무선 주파수 어플리케이션을 위한 반도체 구조체 Download PDF

Info

Publication number
KR20210107081A
KR20210107081A KR1020217023193A KR20217023193A KR20210107081A KR 20210107081 A KR20210107081 A KR 20210107081A KR 1020217023193 A KR1020217023193 A KR 1020217023193A KR 20217023193 A KR20217023193 A KR 20217023193A KR 20210107081 A KR20210107081 A KR 20210107081A
Authority
KR
South Korea
Prior art keywords
layer
electrically insulating
insulating layer
stack
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020217023193A
Other languages
English (en)
Other versions
KR102665127B1 (ko
Inventor
이반 모란디니
왈터 슈와젠바흐
프레데릭 알리베르
에릭 데보네
비치-옌 응우옌
Original Assignee
소이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소이텍 filed Critical 소이텍
Publication of KR20210107081A publication Critical patent/KR20210107081A/ko
Application granted granted Critical
Publication of KR102665127B1 publication Critical patent/KR102665127B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H01L27/1203—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76281—Lateral isolation by selective oxidation of silicon
    • H01L29/78654—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6744—Monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

본 발명은 절연체 상의 반도체 다층 구조체(1)에 관한 것으로, 다층 구조체(1)는,
후방 스택이라고 하는, 층들의 스택으로서, 상기 층들은 구조체의 후면으로부터 전면으로
전기 저항이 500 Ω.cm 내지 30 kΩ.cm인 반도체 캐리어 기판(2),
제1 전기 절연층(3),
제1 반도체층(4)을 포함하는, 스택;
후방 스택을 통해 적어도 제1 전기 절연층(3)으로 아래로 연장되고, 다층 구조체의 2개의 인접한 영역들을 전기적으로 격리하는 적어도 하나의 트렌치(trench) 격리부(8);를 포함하고,
다층 구조체(1)는 적어도 하나의 FD-SOI 제 영역 및 적어도 하나의 RF-SOI 제2 영역을 추가로 포함하는 것을 주된 특징으로 한다.

Description

디지털 및 무선 주파수 어플리케이션을 위한 반도체 구조체
본 발명은 디지털 및 무선 주파수 어플리케이션을 위한 절연체 상의 반도체 구조체에 관한 것이다. 본 발명은 또한 "도너(donor) 기판"이라고 하는 제1 기판으로부터 "리시버(receiver) 기판"이라고 하는 제2 기판으로의 층의 전달(transfer)을 통해 이러한 구조체를 제조하기 위한 프로세스에 관한 것이다.
절연체 상의 반도체 구조체는 일반적으로 실리콘으로 이루어진 기판, 일반적으로 실리콘 산화물층과 같은 산화물층이고 절연층의 최상부 상에 배열된 기판의 최상부 상에 배열된 전기 절연층, 트랜지스터의 소스, 채널 및 드레인이 생성되고 일반적으로 실리콘층인 반도체층을 포함하는 다층 구조체이다.
절연체 상의 반도체(SeOI: Semiconductor-on-insulator) 구조체는 반도체가 실리콘인 경우 "절연체 상의 실리콘(SOI: silicon-on-insulator)" 구조체라고 한다.
기존 SOI 구조체 중, 완전-공핍된 절연체 상의 실리콘(FD-SOI: fully-depleted silicon-on-insulator) 구조체는 통상적으로 디지털 어플리케이션에 사용된다. FD-SOI 구조체는 실리콘 기판 상에 배열되고, 산화물층 상에 배열된 SOI층이라고 하는 매우 얇은 반도체층의 얇은 산화물층의 존재를 특징으로 한다.
산화물층은 기판과 SOI층 사이에 위치된다. 산화물층은 "매립"되었다고 말해지며, 매립된 산화물(Buried OXide)에 대해 "BOX"로 칭해진다.
SOI층은 도전 채널이 FD-SOI 구조체에 형성될 수 있게 한다.
BOX층과 SOI층의 작은 두께 및 균일성으로 인해, 도전 채널을 도핑할 필요가 없으므로 구조체는 완전 공핍 모드에서 동작할 수 있다.
FD-SOI 구조체는 BOX층이 없는 구조체에 대해 개선된 정전기 특성을 갖는다. BOX층은 소스와 드레인 사이의 기생 전기 커패시턴스를 감소시키고, 또한 도전 채널로의 전자 흐름을 결합함으로써 도전 채널로부터 기판으로의 전자 누출을 상당히 감소시켜, 전류 손실을 감소시키고 구조체의 성능을 개선한다.
FD-SOI 구조체는 무선 주파수(RF) 어플리케이션과 호환될 수 있지만, 상기 기판에서의 전기적 손실의 발생으로 손해를 입는다.
이러한 전기적 손실을 보상하고 RF 성능을 개선하기 위해, 높은 전기 저항을 갖는 기판, 특히 SOI 기판을 사용하는 것이 알려져 있으며, 이러한 유형의 기판은 통상적으로 고저항 기판(high-resistivity substrate)에 대해 "HR 기판"이라고 칭해진다. 후자는 유리하게는 전하-트래핑층, 즉, 트랩-리치(trap-rich)층과 결합된다. 그러나, 이러한 유형의 기판은 임계 전압이 후면 게이트(백 바이어스 전압)를 통해 제어될 수 있는 트랜지스터의 사용과 호환되지 않는다.
구체적으로, 트래핑된 전하를 포함하는 이러한 층의 존재는 백 바이어싱(후면에 전위차 인가)을 방해하고, 또한 도펀트의 가속된 확산으로 이어질 수 있어, 접합 누설의 문제로 인해 고품질 PN 접합의 생성을 방해한다.
하나의 BOX층을 포함하는 FD-SOI 구조체와 별도로, "이중 BOX" 구조체라고 하는 2개의 BOX층을 포함하는 FD-SOI 구조체가 생성되었다.
이중-BOX 기술은 FD-SOI 구조체가 도전 채널 위와 아래 모두에 게이트 전극이 형성되는 이중-게이트 트랜지스터를 포함하는 경우에 유리하다. 따라서, 백-게이트 SOI층이라고 하는 백 게이트의 SOI층은 제1 BOX층에 의해 전방-게이트 SOI층이라고 하는 전방 게이트의 SOI층으로부터 전기적으로 분리되고, 또한 제2 BOX층에 의해 기본 기판으로부터 전기적으로 분리된다.
문서 US 2010/0176482호는 CMOS 기술을 위해 2개의 BOX층을 포함하는 FD-SOI 구조체의 예를 설명한다.
이 문서에 따르면, 하이-k(high-k) 게이트 유전체와 30 nm만큼 작은 게이트 길이를 갖는 CMOS 구조체가 최적화된 프로세스를 사용하여 제조되어 디바이스와 백 게이트 사이의 양호한 격리를 달성되게 한다.
기존의 이중-BOX 기술은 디지털 어플리케이션에 사용되지만, 무선 주파수 및 디지털 어플리케이션 모두에는 사용되지 않는다.
본 발명의 하나의 목적은 상술한 단점을 극복할 수 있게 하는 절연체 상의 반도체 구조체를 제공하는 것이다. 본 발명은 디지털 어플리케이션과 무선 주파수 어플리케이션이 결합될 수 있게 하는 그러한 구조체를 제공하는 것을 목적으로 한다.
이를 위해, 본 발명은 절연체 상의 반도체 구조체를 제공하며, 구조체는,
- 후방 스택이라고 하는, 구조체의 후면으로부터 전면으로의 층들의 스택으로서, 상기 층들은,
· 전기 저항이 500 Ω.cm 내지 30 kΩ.cm인 반도체 캐리어 기판,
· 제1 전기 절연층,
· 제1 반도체층을 포함하는, 스택,
- 후방 스택을 통해 적어도 제1 전기 절연층으로 아래로 연장되고, 다층 구조체의 2개의 인접한 영역들을 전기적으로 격리하는 적어도 하나의 트렌치(trench) 격리부를 포함하고,
다층 구조체는,
- 전방 스택이라고 하는, 후방 스택 상에 배열된 스택을 포함하는 적어도 하나의 FD-SOI 제1 영역으로서, 상기 전방 스택은,
· 제1 반도체층 상에 배열된 제2 전기 절연층,
· 활성층이라고 하는, 제2 전기 절연층 상에 배열된 제2 반도체층을 포함하고,
상기 제1 전기 절연층은 제2 전기 절연층의 두께보다 큰 두께를 갖고, 제1 반도체층은 활성층의 두께보다 큰 두께를 갖고, 상기 FD-SOI 제1 영역은 활성층에 적어도 하나의 디지털 구성 요소를 더 포함하는, 적어도 하나의 FD-SOI 제1 영역,
- 트렌치 격리부에 의해 FD-SOI 영역으로부터 전기적으로 격리되고, 제1 전기 절연층과 수직인 적어도 하나의 무선 주파수 구성 요소를 포함하는 적어도 하나의 RF-SOI 제2 영역을 더 포함하는 것을 주된 특징으로 한다.
다른 양태에 따르면, 제안된 구조체는 이하의 다양한 특징을 가지며, 이는 단독으로 또는 기술적으로 가능한 조합으로 구현될 수 있다.
- 후방 스택은 캐리어 기판과 제1 전기 절연층 사이에 배열된 전하-트래핑층을 추가로 포함한다.
- 전하-트래핑층은 폴리실리콘 또는 다공성 실리콘으로 이루어진다.
- 무선 주파수 구성 요소는 제1 반도체층에 배열된다.
- RF-SOI 제2 영역은 후방 스택 상에 배열된 전방 스택을 포함하고, 무선 주파수 구성 요소는 활성층에 배열된다.
- 제1 반도체층은 결정질 재료로 이루어진다.
- 제1 반도체층은 비정질 재료로 이루어진다.
- 제2 반도체층은 결정질 재료로 이루어진다.
- 제1 전기 절연층은 실리콘 산화물의 층이다.
- 제2 전기 절연층은 실리콘 산화물의 층이다.
- 제1 전기 절연층은 50 nm 내지 1500 nm의 두께를 갖는다.
- 제2 전기 절연층은 10 nm 내지 100 nm의 두께를 갖는다.
- 제1 반도체층은 10 nm 내지 200 nm의 두께를 갖는다.
- 활성층은 3 nm 내지 30 nm의 두께를 갖는다.
본 발명은 또한 절연체 상의 반도체 다층 구조체를 제조하기 위한 프로세스에 관한 것으로, 본 프로세스는,
- 제1 도너(donor) 기판을 제공하는 단계,
- 제1 반도체층을 경계 확정(delineating)하기 위해 상기 제1 도너 기판에 약화된 구역을 형성하는 단계,
- 상기 제1 반도체층을 반도체 캐리어 기판으로 전달하는 단계로서, 캐리어 기판, 제1 전기 절연층 및 전달된 제1 반도체층을 포함하는 후방 스택을 형성하기 위해 제1 전기 절연층이 도너 기판과 캐리어 기판 사이의 계면에 있는, 전달하는 단계,
- 제2 도너 기판을 제공하는 단계,
- 활성층이라고 하는 제2 반도체층을 경계 확정하기 위해 상기 제2 도너 기판에 약화된 구역을 형성하는 단계,
- 상기 반도체층을 후방 스택으로 전달하는 단계로서, 제2 전기 절연층 및 전달된 제2 반도체층을 포함하는 전방 스택을 형성하기 위해 제2 전기 절연층이 제2 도너 기판과 후방 스택 사이의 계면에 있는, 전달하는 단계,
- 적어도 하나의 FD-SOI 영역 및 적어도 하나의 RF-SOI 영역을 포함하는 2개의 인접 영역들을 전기적으로 격리하기 위해 전방 스택 및 후방 스택을 통해 적어도 제1 전기 절연층으로 아래로 연장되는 적어도 하나의 트렌치 격리부를 형성하는 단계,
- 생성하는 단계로서,
· FD-SOI 영역에서, 활성층에 적어도 하나의 디지털 구성 요소, 및
· 제1 전기 절연층과 수직인 적어도 하나의 무선 주파수 구성 요소를 생성하는 단계를 포함한다.
본 발명은 또한 절연체 상의 반도체 다층 구조체를 제조하기 위한 프로세스에 관한 것으로, 본 프로세스는,
- 제1 전기 절연층으로 덮인 캐리어 기판 상에 제1 반도체층을 증착(depositing)시킴으로써 후방 스택을 형성하는 단계,
- 도너 기판을 제공하는 단계,
- 제2 반도체층을 경계 확정하기 위해 상기 도너 기판에 약화된 구역을 형성하는 단계,
- 상기 제2 반도체층을 후방 스택으로 전달하는 단계로서, 후방 스택 상에 전방 스택을 형성하기 위해 제2 전기 절연층이 제2 도너 기판과 후방 스택 사이의 계면에 있는, 전달하는 단계,
- 적어도 하나의 FD-SOI 영역 및 적어도 하나의 RF-SOI 영역을 포함하는 2개의 인접 영역들을 전기적으로 격리하기 위해 전방 스택 및 후방 스택을 통해 적어도 제1 전기 절연층으로 아래로 연장되는 적어도 하나의 트렌치 격리부를 형성하는 단계,
- 생성하는 단계로서,
· FD-SOI 영역에서, 활성층에 적어도 하나의 디지털 구성 요소, 및
· 제1 전기 절연층과 수직인 적어도 하나의 무선 주파수 구성 요소를 생성하는 단계를 포함한다.
다른 양태에 따르면, 제안된 프로세스는 단독으로 또는 기술적으로 가능한 조합으로 구현될 수 있는 이하의 다양한 특징을 갖는다.
- 본 방법은 무선 주파수 구성 요소가 생성되기 전에, RF-SOI 영역의 활성층 및 제2 전기 절연층을 선택적으로 제거하는 단계를 포함하고, 그 후 무선 주파수 구성 요소는 제1 반도체층에 형성되고,
- 본 프로세스는 전달하는 단계 전에, 리시버(receiver) 기판 상에 전하-트래핑층을 형성하는 단계를 추가로 포함하고, 상기 전하-트래핑층은 캐리어 기판과 제1 전기 절연층 사이에 배열된다.
본 발명의 다층 구조체는 트랜지스터, 특히 MOSFET의 제조를 위한 캐리어로서의 역할을 한다. MOSFET은 세 개의 활성 전극, 즉, 게이트라고 하는 입력 전극, 드레인이라고 하는 출력 전극 및 소스라고 하는 제3 전극을 포함하는 반도체 디바이스이다. 이러한 트랜지스터는 드레인에 대한 전압(또는 전류) 출력이 게이트에 의해 제어될 수 있게 한다.
본 텍스트에서, "상(on)"이라는 용어는 제2 층에 대한 제1 층의 위치 또는 층에 대한 구성 요소의 위치와 관련될 때 반드시 제1 층이 제2 층에 직접 접촉하거나 구성 요소가 층과 직접 접촉하는 것을 의미하지는 않는다. 달리 명시되지 않는 한, 이러한 용어는 제1 층과 제2 층 사이 또는 구성 요소와 층 사이의 중간에 있는 하나 이상의 다른 층을 배제하지 않는다.
본 발명의 다른 이점 및 특징은 다음의 첨부된 도면을 참조하여 예시적이고 비제한적인 예로서 주어진 다음 설명을 읽으면 명백해질 것이다.
도 1은 2개의 FD-SOI 영역과 1개의 RF-SOI 영역을 포함하는 본 발명에 따른 다층 구조체의 제1 실시예의 개략도이며, 여기서 디지털 구성 요소는 FD-SOI 영역의 활성층에서 생성되고 무선 주파수 구성 요소는 RF-SOI 영역의 활성층에서 생성된다.
도 2는 2개의 FD-SOI 영역과 1개의 RF-SOI 영역을 포함하는 본 발명에 따른 다층 구조체의 제2 실시예의 개략도이며, 여기서 디지털 구성 요소는 FD-SOI 영역의 활성층에서 생성되고 무선 주파수 구성 요소는 RF-SOI 영역의 제1 반도체층에서 생성된다.
도 3a는 제1 도너 기판에서의 약화된 구역의 형성을 나타내는 개략도이다.
도 3b는 제1 반도체층을 리시버 기판에 접합한 후에 획득된 후방 스택의 개략도이다.
도 3c는 제2 도너 기판에서의 약화된 구역의 형성을 나타내는 개략도이다.
도 3d는 제2 반도체층을 후방 스택에 접합한 후에 획득된 구조체의 개략도이다.
도 3e는 제1 실시예에 따른 제조 프로세스를 사용하여 획득된 다층 구조체를 나타낸다.
도 4a는 활성층 및 제2 전기 절연층의 세그먼트가 국부적으로 제거되어 캐비티를 형성하는 다층 구조체를 나타낸다.
도 4b는 제2 실시예에 따른 제조 프로세스를 사용하여 획득된 도 4a의 구조체를 나타낸다.
도 5a는 트렌치 격리부가 구비된 구조체를 나타낸다.
도 5b는 제조 프로세스의 제3 실시예에 따라 캐비티를 형성하기 위해 제1 반도체층의 횡방향 세그먼트가 국부적으로 제거된 도 5a의 구조체를 나타낸다.
도 5c는 캐비티가 제3 전기 절연층으로 채워진 도 5b의 구조체를 나타낸다.
본 발명의 첫 번째 주제는 디지털 어플리케이션 및 무선 주파수 어플리케이션 모두에 사용할 수 있는 절연체 상의 반도체 다층 구조체에 관한 것이다.
도 1은 본 발명에 따른 이러한 다층 구조체(1)의 제1 실시예를 나타낸다.
도 1을 참조하면, 다층 구조체(1)는 후방 스택이라고 하는, 반도체 캐리어 기판(2), 제1 전기 절연층(3), 및 제1 반도체층(4)의, 구조체의 후면으로부터 전면으로의 스택을 포함한다.
반도체 캐리어 기판(2)은 고저항 기판이며, 즉, 500 Ω.cm 내지 30 kΩ.cm, 바람직하게는 1 kΩ.cm 내지 10 kΩ.cm의 전기 저항을 갖는다. 높은 저항은 캐리어 기판에 전기적 손실을 제한하고 구조체의 무선 주파수 성능을 향상시킬 수 있는 능력을 제공한다.
제1 전기 절연층(3)은 캐리어 기판(2)이 제1 반도체층(4) 및 상기 제1 반도체층 바로 위의 층들로부터 절연되게 한다.
제1 전기 절연층(3)은 바람직하게는 산화물층이다. 이 층은 캐리어 기판(2)과 제1 반도체층(4) 사이의 구조체에 매립되므로, "제1 BOX"라고도 할 수 있다. 이는 바람직하게는 실리콘 산화물층이다.
제1 전기 절연층(3)의 두께는 비교적 크고, 바람직하게는 50 nm(나노미터) 내지 1500 nm이다. 구체적으로, 너무 작은 두께, 특히 50 nm보다 작은 두께는 제1 전기 절연층에서의 파손의 위험으로 이어질 것이다.
선택적으로, 구조체(1)는 또한 캐리어 기판(2)과 제1 전기 절연층(3) 사이에 배열된, 바람직하게 폴리실리콘 또는 다공성 실리콘으로 이루어진 전하-트래핑층(7)을 포함한다. 이러한 전하-트래핑층은 제1 전기 절연층(3) 아래에 축적되는 전하가 트래핑되게 한다.
제1 반도체층(4)은 제1 전기 절연층(3)과 제2 전기 절연층(5) 사이에 배열된 중간층이며, 본 문서에서 더욱 상세하게 후술된다. 이는 10 nm 내지 200 nm의 두께를 갖는 것이 바람직하다.
반도체층(4)은 FD-SOI 영역에서 선택적으로 도핑될 수 있는 결정질 재료 또는 비정질 재료로 이루어지는 것이 유리하다. 이러한 재료는 FD-SOI 영역에서의 반도체층이 트랜지스터의 임계 전압(백 바이어스 전압)을 제어하기 위하여 바이어싱될 수 있도록 선택된다.
바람직하게는, 반도체층(4)의 재료는 후방 스택의 전기 저항을 최적화하여 전기적 손실을 제한하기 위하여 RF-SOI 영역에서 도핑되지 않는다.
반도체층(4)의 재료는 바람직하게는 단결정 실리콘, 폴리실리콘 및 실리콘-게르마늄으로부터 선택된다.
다층 구조체(1)는 디지털 어플리케이션을 위한 적어도 하나의 FD-SOI 및 무선 주파수 어플리케이션을 위한 적어도 하나의 RF-SOI를 포함하여 상이한 어플리케이션을 위해 의도된 복수의 영역을 포함한다.
하나의 그리고 동일한 구조체에 FS-SOI 영역 및 RF-SOI 영역을 결합할 수 있도록, 전방 스택이라고 하는, 제1 반도체층 상에 위치된 스택의 구성 층의 특성은 상기 스택이 FD-SOI 영역 또는 RF-SOI 영역의 일부를 형성하는지 여부에 따라 상이하다.
도 1에 나타낸 제1 실시예에 따르면, 2개의 FD-SOI 영역 및 RF-SOI 영역은 동일한 전방 스택(front stack)을 포함한다. 전방 스택은 제1 반도체층(4) 상에 배열된 제2 전기 절연층(5) 및 제2 전기 절연층(5) 상에 배열된 활성층이라고 하는 제2 반도체층(6)을 포함한다.
구조체(1)는 구조체의 두께를 통해 활성층(6)의 자유 표면(free surface)으로부터 연장되는 트렌치 격리부(8)를 추가로 포함한다. 트렌치는 전방 스택의 활성층(6) 및 제2 전기 절연층(5)을 통과하고, 후방 스택(back stack)을 통해 적어도 제1 전기 절연층(3)으로 아래로 연장된다. 트렌치는 전하-트래핑층(7)이 존재할 때 전하-트래핑층(7) 및 캐리어 기판(2)을 통과하도록 후방 스택으로 더 깊이 연장될 수 있다.
각각의 트렌치 격리부는 구조체(1)의 2개의 인접 영역을 전기적으로 격리한다. 따라서, 트렌치는 2개의 FD-SOI 영역, 또는 2개의 RF-SOI 영역, 또는 실제로 하나의 FD-SOI 영역과 하나의 RF-SOI 영역을 분리한다.
도 1의 구조체에서, 제2 전기 절연층(5)은 제1 반도체층(4) 위에서 FD-SOI 영역 및 RF-SOI 영역 모두로 연장된다.
제2 전기 절연층(5)은 활성층(6)이 제1 반도체층(4) 및 중간층 바로 아래의 층들로부터 절연될 수 있게 한다.
제2 전기 절연층(5)은 바람직하게는 산화물층이다. 이 층은 제1 반도체층(4)과 활성층(6) 사이의 구조체에 매립되므로, 또한 "제2 BOX"라고 할 수 있다. 이는 바람직하게는 실리콘 산화물층이다.
활성층(6)의 두께는 상대적으로 작고 제1 전기 절연층(3)의 두께보다 작은 두께를 갖는다. 이러한 작은 두께는 바로 아래의 제1 반도체층의 적절한 바이어싱을 통해 트랜지스터의 임계 전압을 제어할 수 있게 한다. 이를 위해 제2 전기 절연층(5)의 두께는 바람직하게는 10 nm 내지 100 nm로 선택된다.
제2 반도체층(6)은 디지털 구성 요소(9) 및 무선 주파수 구성 요소(10) 모두를 생성하기 위해 의도되므로 활성층이라고 하며, 구성 요소는 구조체에 필요한 디지털 및 무선 주파수 어플리케이션에 따라 생성된다.
활성층(6)은 바람직하게는 결정질 재료로 이루어지고, 더욱 바람직하게는 단결정 실리콘층이다.
활성층(6)의 두께는 바람직하게는 3 nm 내지 30 nm, 더욱 바람직하게는 5 nm 내지 20 nm이다. 완전 공핍 모드에서 FD-SOI 영역의 동작을 최적화하기 위해 활성층의 두께가 재료의 모든 범위에 걸쳐 균일한 것이 바람직하며, 즉, 두께가 1 nm 이하로 변하는 것이 바람직하다.
도 1에 나타낸 제1 실시예에 따르면, 무선 주파수 구성 요소는 전방 스택 상에 그리고 활성층(6)에 생성된다.
도 2는 본 발명에 따른 다층 구조체(1)의 제2 실시예를 나타낸다.
이러한 제2 실시예는 상술한 전방 스택이 FD-SOI 영역에만 존재하고, 무선 주파수 구성 요소가 RF-SOI 영역의 제1 반도체층(4)에 직접 배열된다는 점에서 제1 실시예와 상이하다.
도 2를 참조하면, 그에 따라 RF-SOI 영역은 제1 반도체층(4) 상에 배열된 제2 전기 절연층(5)도 포함하지 않으며, 제2 전기 절연층(5) 상에 배열된 활성층(6)도 포함하지 않는다. 구체적으로, 제1 전기 절연층(3)은 제2 전기 절연층(5)의 존재 없이도 이미 전기적 손실을 제한하기에 충분한 저항성의 구조체가 획득될 수 있게 한다.
상술한 바와 같은 다층 구조체(1)를 제조하기 위한 프로세스의 3개의 실시예가 이제 설명될 것이다.
제1 실시예에 따르면, 제1 도너 기판(20)이 초기에 제공된다.
도 3a를 참조하면, 제1 반도체층(4)을 경계 확정하기 위해 약화된 구역(21)이 이러한 기판에 형성된다. 약화된 구역(21)은 전달될 반도체층의 두께에 실질적으로 대응하는 사전 규정된 깊이에서 도너 기판에 형성된다. 바람직하게는, 약화된 구역(21)은 수소 및/또는 헬륨 원자를 도너 기판(20)에 주입함으로써 생성된다.
그 후, 중간 제1 반도체층(4)이 제1 전기 절연층(3)을 통해 도너 기판(20)을 캐리어 기판에 접합한 다음 약화된 구역(21)을 따라 도너 기판을 분리함으로써(Smart Cut™ 프로세스) 리시버 기판인 반도체 캐리어 기판(2)으로 전달된다. 제1 전기 절연층은 도너 기판 또는 캐리어 기판 상에 형성될 수 있다.
대안적으로, 제1 반도체층(4)에 대해 원하는 두께가 얻어질 때까지 캐리어 기판(2)에 접합된 면의 반대쪽 면으로부터 도너 기판(21)을 얇게 함으로써 전달이 달성될 수 있다.
선택적으로, 접합 단계 전에, 전하-트래핑층(7)이 캐리어 기판(2) 상에, 캐리어 기판과 제1 전기 절연층(3) 사이에 형성된다.
상술한 바와 같이 그리고 도 3b에 나타낸 바와 같이 캐리어 기판(2), 존재하는 경우 전하-트래핑층(7), 제1 전기 절연층(3) 및 전달된 제1 반도체층(4)을 포함하는 후방 스택이 얻어진다.
또한, 제2 도너 기판(30)이 제공된다.
도 3c를 참조하면, 제2 반도체층(6)을 경계 확정하기 위해 이러한 기판에 약화된 구역(31)이 형성된다. 약화된 구역은 제1 반도체층을 경계 확정하기 위해 사용된 것과 동일한 방식으로 형성될 수 있다.
그 후 제2 반도체층(6)은 제2 전기 절연층(5)을 통해 제2 도너 기판을 후방 스택에 접합한 다음 약화된 구역을 따라 도너 기판을 분리함으로써(Smart Cut™ 프로세스) 리시버 기판을 형성하는 후방 스택으로 전달된다. 제2 전기 절연층(5)은 도너 기판 상에 또는 리시버 기판 상에 형성될 수 있다.
도 3d를 참조하면, 그 후 후방 스택 상에 위치되고 제2 전기 절연층(5) 및 제2 반도체층(6)을 포함하는 전방 스택이 획득된다.
대안적으로, 전달은 제2 반도체층(6)에 대해 원하는 두께가 얻어질 때까지, 후방 스택에 접합된 면의 반대쪽 면으로부터 제2 도너 기판(30)을 얇게 함으로써 달성될 수 있다.
선택적으로, 전달 단계 전에, 거칠기를 감소시키기 위해 제1 반도체층의 자유 표면의 처리를 수행하는 것이 가능하다. 이러한 표면 처리는 제1 반도체층에 대한 제2 전기 절연층의 접합을 개선한다.
도 3e를 참조하면, 그 후 2개의 인접 영역, 특히 FD-SOI 영역 및 RF-SOI 영역을 전기적으로 격리하기 위해 전방 스택 및 후방 스택을 통해 적어도 제1 전기 절연층(3)으로 아래로 연장되는 트렌치 격리부(8)가 형성된다.
도 2의 구조체를 획득하기를 원하는 경우, 무선 주파수 구성 요소(10)가 생성되기 전에, 그리고 바람직하게는 디지털 구성 요소(9)가 생성되기 전에 RF-SOI 영역의 활성층(6) 및 제2 전기 절연층(5)의 세그먼트가 캐비티(11)를 형성하기 위해 선택적으로 제거된다. 이는 도 4a에 나타내어져 있다.
국부적 제거는 유리하게는 에칭에 의해 수행될 수 있다. 이를 위해, 리소그래피 마스크가 활성층(6) 상에 증착된다. 마스크에는 적어도 하나의 개구가 제공된다. 그 후, 활성층(6)은 캐비티(11)를 형성하기 위해 마스크의 개구를 통해 에칭된다. 이러한 목적을 위해 예를 들어, 염산으로의 건식 에칭과 같은 적절한 임의의 알려진 에칭 기술이 사용될 수 있다.
디지털 구성 요소(9)가 활성층인 제2 반도체층(6) 상에 생성된다. 이는 FD-SOI 영역을 얻을 수 있게 한다.
무선 주파수 구성 요소(10)가 또한 제1 반도체층 상에 생성된다. 무선 주파수 구성 요소는 활성층(6)(도 1) 또는 제1 반도체층(4)(도 2 및 도 4b)에 생성될 수 있다. 이는 RF-SOI 영역을 얻을 수 있게 한다.
방금 설명된 제1 실시예는 반도체층을 경계 확정하고 전달하는 두 단계를 포함한다. 이는 제1 반도체층이 결정질인 경우에 특히 가장 유리하다. 도너 기판으로부터의 이러한 층의 전달은 최종 구조체에서 결정 품질이 유지될 수 있게 한다.
제1 반도체층의 결정 품질의 최적화가 필요하지 않은 경우, 예를 들어, 후자가 비정질인 경우, 제1 전기 절연층 상의 증착에 의해 제1 반도체층을 형성하는 것이 가능하다. 이러한 프로세스는 단일 전달 단계, 즉, 활성층을 전달하는 단계만을 채용하므로 더 경제적이다.
이 방법은 이제 설명될 제2 실시예에 대응한다.
제2 실시예에 따르면, 후방 스택은 제1 전기 절연층(3)으로 사전에 덮인 캐리어 기판(2) 상에 제1 반도체층(4)을 증착함으로써 형성된다. 이러한 후방 스택이 도 3b에 나타내어져 있다.
제1 반도체층(4)은 캐리어 기판 상의 에피택시에 의해 형성될 수 있거나, 대안적으로 특히 화학 기상 증착(CVD)에 의해 상기 캐리어 기판 상에 증착될 수 있다.
선택적으로, 제1 반도체층의 증착 전에, 전하-트래핑층(7)이 캐리어 기판과 제1 전기 절연층(3) 사이에서 캐리어 기판(2) 상에 형성된다.
그리고, 도너 기판(30)이 제공된다.
도 3c를 참조하면, 제2 반도체층(6)을 경계 확정하기 위해 이러한 도너 기판에 약화된 구역(31)이 형성된다. 약화된 구역은 제1 실시예에 대해 사용된 것과 동일한 방식으로 형성될 수 있다.
그 후, 제2 반도체층(6)은 제2 전기 절연층(5)을 통해 도너 기판을 후방 스택에 접합한 다음 약화된 구역을 따라 도너 기판을 분리함으로써(Smart Cut™ 프로세스) 후방 스택으로 전달된다.
도 3d를 참조하면, 그 후 후방 스택 상에 위치되고 제2 전기 절연층(5) 및 제2 반도체층(6)을 포함하는 전방 스택이 획득된다.
대안적으로, 전달은 제2 반도체층(6)에 대해 원하는 두께가 얻어질 때까지, 후방 스택에 접합된 면의 반대쪽 면으로부터 도너 기판(30)을 얇게 함으로써 달성될 수 있다.
선택적으로, 전달 단계 전에, 거칠기를 감소시키기 위해 제1 반도체층의 자유 표면의 처리를 수행하는 것이 가능하다. 이러한 표면 처리는 제1 반도체층에 대한 제2 전기 절연층의 접합을 개선하고, 이는 본 실시예에서와 같이 제1 반도체층이 증착에 의해 형성되고 Smart-Cut™ 전달에 의해 형성되지 않는 경우에 특히 유리하다.
도 3e를 참조하면, 2개의 인접 영역, 특히 FD-SOI 영역 및 RF-SOI 영역을 전기적으로 격리하기 위해 전방 스택 및 후방 스택을 통해 적어도 제1 전기 절연층(3)으로 아래로 연장되는 트렌치 격리부(8)가 형성된다.
도 2의 구조체를 획득하기를 원하는 경우, 무선 주파수 구성 요소(10)가 생성되기 전에, 그리고 바람직하게는 디지털 구성 요소(9)가 생성되기 전에, RF-SOI 영역의 활성층(6) 및 제2 전기 절연층(5)의 세그먼트가 캐비티(11)를 형성하기 위해 선택적으로 제거된다. 이것이 도 4a에 나타내어져 있다.
국부적 제거는 유리하게는 제1 실시예와 유사하게 에칭에 의해 수행될 수 있다.
디지털 구성 요소(9)가 활성층인 제2 반도체층(6) 상에 생성된다. 이는 FD-SOI 영역을 얻을 수 있게 한다.
무선 주파수 구성 요소(10)가 또한 제1 반도체층 상에 생성된다. 무선 주파수 구성 요소는 활성층(6)(도 1) 또는 제1 반도체층(4)(도 2 및 도 4b)에 생성될 수 있다. 이는 RF-SOI 영역을 얻을 수 있게 한다.
제3 실시예에 따르면, 제조 프로세스는 반도체 캐리어 기판(2), 제1 전기 절연층(3), 제1 반도체층(4), 제2 전기 절연층(5) 및 활성층(6)을 포함하는 도 1의 구조체를 형성하기 위해 제1 실시예 또는 제2 실시예의 단계와 동일한 단계를 포함한다. 이러한 구조체가 도 5a에 나타내어져 있다.
그러나, 이러한 2개의 실시예와는 반대로, 제1 반도체층(4)의 세그먼트는 국부적으로 제거된다. 이러한 국부적 제거는 무선 주파수 구성 요소(10) 및 선택적으로 디지털 구성 요소가 활성층(6) 상에 생성되기 전에, 또는 실제로 무선 주파수 구성 요소(10) 및 선택적으로 디지털 구성 요소가 활성층(6) 상에 생성된 후에, 즉, 트랜지스터의 제조 중에 수행될 수 있다. 이는 특히 CMOS 트랜지스터와 같은 MOS 트랜지스터의 문제일 수 있다.
제3 실시예에 따르고, 도 5a를 참조하면, 트렌치(8)가 구조체의 에지로부터 규정된 거리에서 파여져서, 트렌치가 활성층(6)의 자유 표면으로부터 제2 전기 절연층(5) 및 제1 반도체층(4)을 통해 제1 전기 절연층(3)으로 아래로 연장된다. 이는 트렌치(10)에 의해 경계 확정된 횡방향 세그먼트가 구조체의 나머지로부터 물리적으로 격리되게 한다.
도 5b를 참조하면, 캐비티(12)를 형성하기 위해 횡방향 세그먼트의 제1 반도체층(4)이 국부적으로 제거된다.
캐비티(12)는 유용한 구역의 에지에 위치되고 구조체의 외부로 개방되는 횡방향 캐비티이다. 이는 제1 전기 절연층(3) 및 제2 전기 절연층(5)에 의해, 그리고 횡방향으로 트렌치(8)에 의해 구조체의 두께에서 경계화된다.
도 5c를 참조하면, 제3 전기 절연층(13)이 그 후 캐비티를 채우기 위해 캐비티(12)에 증착된다.
그 후, 하나 이상의 무슨 주파수 구성 요소(10)가 제3 전기 절연층(7)과 수직으로 활성층(6) 상에 생성될 수 있다. 그 후, RF-SOI 영역이 구조체 에지 상에서 얻어진다. 구조체 내의 층에 대한 구성 요소의 위치와 관련된 표현 "~와 수직(plumb with)"은 구성 요소와 층이 구조체의 두께 방향으로 서로 마주보고 있음을 의미한다. 즉, 구조체의 두께를 통해 연장되고 구성 요소를 인터셉팅(intercepting)하는 임의의 축은 또한 이러한 구성 요소와 수직인 층을 인터셉팅한다.
트랜지스터를 제조하기 위한 프로세스 동안 제3 전기 절연층을 생성하는 이점은 이러한 프로세스의 에칭 마스크를 사용할 수 있게 하므로 구조체의 다양한 층의 최적 정렬로부터 이점을 얻을 수 있게 한다는 것이다.
제4 실시예(미도시)에 따르면, 활성층(6), 제2 전기 절연층(5) 및 제1 반도체층(4)이 캐비티를 형성하기 위해 국부적으로 제거된다.
트렌치(8)는 구조체에 사전에 파여져서, 트렌치는 활성층(6)의 자유 표면으로부터 제2 전기 절연층(5) 및 제1 반도체층(4)을 통해 제1 전기 절연층(3)으로 아래로 연장된다. 이는 트렌치(8)에 의해 경계 확정된 관심 세그먼트가 구조체의 나머지로부터 물리적으로 격리되게 한다.
다음으로, 캐비티가 산화물로 채워진 다음, 형성된 산화물층 상에 수동 무선 주파수 구성 요소(인덕터, 커패시터, 도전 라인)가 생성된다.
이러한 수동 무선 주파수 구성 요소는 실리콘과 같은 반도체를 필요로 하지 않는다. 이는 (예를 들어, 유전체층에서) 금속 라인과 함께 회로의 후방 스택에 생성된다. 이러한 수동 RF 구성 요소가 전기 전도성 재료에 의해 부정적인 영향을 받는 경우, 고저항 기판과 전하-트래핑층 및 반도체층 제거로부터의 이점을 크게 받는다.
제5 실시예(미도시)에 따르면, 트렌치(8)가 구조체에서 파여져서, 트렌치가 활성층(6)의 자유 표면으로부터 제2 전기 절연층(5) 및 제1 반도체층(4)을 통해 제1 전기 절연층(3)으로 아래로 연장된다. 이는 트렌치(8)에 의해 경계 확정된 관심 세그먼트가 구조체의 나머지로부터 물리적으로 격리되게 한다.
활성층(6), 제2 전기 절연층(5) 및 제1 반도체층(4)은 국부적으로 제거되어 캐비티를 형성한다.
다음으로, 수동 무선 주파수 구성 요소가 트렌치에서 생성된다. 이를 위해, 활성층(6) 및 제2 전기 절연층(5)은 너무 두껍지 않은 것이 바람직하다. 활성층(6)에 대해 3 nm 내지 30 nm의 두께와 제2 전기 절연층(5)에 대해 10 nm 내지 100 nm의 두께가 이러한 목적에 적합하다.
제3 실시예와 마찬가지로, 이들 실시예는 트랜지스터를 제조하기 위한 프로세스의 에칭 마스크를 사용하는 이점을 가지므로, 구조체의 다양한 층의 최적 정렬로부터의 이점을 얻는다.

Claims (18)

  1. 절연체 상의 반도체 다층 구조체(Semiconductor-on-insulator multilayer structure)(1)에 있어서,
    ·후방 스택이라고 하는, 층들의 스택(stack)으로서, 상기 층들은 상기 구조체의 후면으로부터 전면으로,
    전기 저항이 500 Ω.cm 내지 30 kΩ.cm인 반도체 캐리어 기판(2),
    제1 전기 절연층(3),
    제1 반도체층(4)을 포함하는, 스택;
    ·상기 후방 스택을 통해 적어도 상기 제1 전기 절연층(3)으로 아래로 연장되고, 상기 다층 구조체의 2개의 인접한 영역들을 전기적으로 격리하는 적어도 하나의 트렌치(trench) 격리부(8);를 포함하고,
    상기 다층 구조체(1)는,
    ·전방 스택이라고 하는, 상기 후방 스택 상에 배열된 스택을 포함하는 적어도 하나의 FD-SOI 제1 영역; 및
    ·상기 트렌치 격리부(8)에 의해 상기 FD-SOI 영역으로부터 전기적으로 격리되고, 상기 제1 전기 절연층(3)과 수직인 적어도 하나의 무선 주파수 구성 요소(10)를 포함하는 적어도 하나의 RF-SOI 제2 영역;을 더 포함하며,
    상기 전방 스택은,
    상기 제1 반도체층(4) 상에 배열된 제2 전기 절연층(5),
    활성층이라고 하는, 상기 제2 전기 절연층(5) 상에 배열된 제2 반도체층(6)을 포함하고,
    상기 제1 전기 절연층(3)은 상기 제2 전기 절연층(5)의 두께보다 큰 두께를 갖고, 상기 제1 반도체층(4)은 상기 활성층(6)의 두께보다 큰 두께를 갖고, 상기 FD-SOI 제1 영역은 상기 활성층(6)에 적어도 하나의 디지털 구성 요소(9)를 더 포함하는, 구조체(1).
  2. 제1항에 있어서,
    상기 후방 스택은 상기 캐리어 기판(2)과 상기 제1 전기 절연층(3) 사이에 배열된 전하-트래핑층(7)을 더 포함하는, 구조체(1).
  3. 제2항에 있어서,
    상기 전하-트래핑층(7)은 폴리실리콘 또는 다공성 실리콘으로 이루어지는, 구조체(1).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 무선 주파수 구성 요소(10)는 상기 제1 반도체층(4)에 배열되는, 구조체(1).
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 RF-SOI 제2 영역은 상기 후방 스택 상에 배열된 상기 전방 스택을 포함하고, 상기 무선 주파수 구성 요소(10)는 상기 활성층(6)에 배열되는, 구조체(1).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 반도체층(4)은 결정질 재료로 이루어지는, 구조체(1).
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 반도체층(4)은 비정질 재료로 이루어지는, 구조체(1).
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2 반도체층(6)은 결정질 재료로 이루어지는, 구조체(1).
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 전기 절연층(3)은 실리콘 산화물의 층인, 구조체(1).
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제2 전기 절연층(5)은 실리콘 산화물의 층인, 구조체(1).
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 전기 절연층(3)은 50 nm 내지 1500 nm의 두께를 갖는, 구조체(1).
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 제2 전기 절연층(5)은 10 nm 내지 100 nm의 두께를 갖는, 구조체(1).
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 제1 반도체층(4)은 10 nm 내지 200 nm의 두께를 갖는, 구조체(1).
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 활성층(6)은 3 nm 내지 30 nm의 두께를 갖는, 구조체(1).
  15. 절연체 상의 반도체 다층 구조체(1)를 제조하기 위한 프로세스로서,
    제1 도너(donor) 기판을 제공하는 단계;
    제1 반도체층(4)을 경계 확정(delineating)하기 위해 상기 제1 도너 기판에 약화된 구역을 형성하는 단계;
    상기 제1 반도체층(4)을 반도체 캐리어 기판(2)으로 전달하는 단계 ― 상기 캐리어 기판(2), 제1 전기 절연층(3) 및 전달된 제1 반도체층(4)을 포함하는 후방 스택을 형성하기 위해 상기 제1 전기 절연층(3)이 상기 도너 기판과 상기 캐리어 기판 사이의 계면에 있음―;
    제2 도너 기판을 제공하는 단계;
    활성층이라고 하는 제2 반도체층(6)을 경계 확정하기 위해 상기 제2 도너 기판에 약화된 구역을 형성하는 단계;
    상기 반도체층(6)을 상기 후방 스택으로 전달하는 단계 ― 제2 전기 절연층(5) 및 전달된 제2 반도체층(6)을 포함하는 전방 스택을 형성하기 위해 상기 제2 전기 절연층(5)이 상기 제2 도너 기판과 상기 후방 스택 사이의 계면에 있음 ―;
    적어도 하나의 FD-SOI 영역 및 적어도 하나의 RF-SOI 영역을 포함하는 2개의 인접 영역들을 전기적으로 격리하기 위해 상기 전방 스택 및 상기 후방 스택을 통해 적어도 상기 제1 전기 절연층(3)으로 아래로 연장되는 적어도 하나의 트렌치 격리부(8)를 형성하는 단계;
    생성하는 단계로서
    상기 FD-SOI 영역에서, 상기 활성층(6)에 적어도 하나의 디지털 구성 요소(9), 및
    상기 제1 전기 절연층(3)과 수직인 적어도 하나의 무선 주파수 구성 요소(10)를 생성하는 단계;를 포함하는, 프로세스.
  16. 절연체 상의 반도체 다층 구조체(1)를 제조하기 위한 프로세스로서,
    제1 전기 절연층(3)으로 덮인 캐리어 기판(2) 상에 제1 반도체층(4)을 증착시킴으로써 후방 스택을 형성하는 단계;
    도너 기판을 제공하는 단계;
    제2 반도체층(6)을 경계 확정하기 위해 상기 도너 기판에 약화된 구역을 형성하는 단계;
    상기 제2 반도체층(6)을 상기 후방 스택으로 전달하는 단계 ― 상기 후방 스택 상에 전방 스택을 형성하기 위해 제2 전기 절연층(5)이 제2 도너 기판과 상기 후방 스택 사이의 계면에 있음―;
    적어도 하나의 FD-SOI 영역 및 적어도 하나의 RF-SOI 영역을 포함하는 2개의 인접 영역들을 전기적으로 격리하기 위해 상기 전방 스택 및 상기 후방 스택을 통해 적어도 상기 제1 전기 절연층(3)으로 아래로 연장되는 적어도 하나의 트렌치 격리부(8)를 형성하는 단계;
    생성하는 단계로서,
    상기 FD-SOI 영역에서, 활성층(6)에 적어도 하나의 디지털 구성 요소(9), 및
    상기 제1 반도체층(4) 상에 적어도 하나의 무선 주파수 구성 요소(10)를 생성하는 단계;를 포함하는, 프로세스.
  17. 제15항 또는 제16항에 있어서,
    상기 무선 주파수 구성 요소(10)가 생성되기 전에, 상기 RF-SOI 영역의 상기 활성층(6) 및 상기 제2 전기 절연층(5)을 선택적으로 제거하는 단계를 포함하고, 그 후 상기 무선 주파수 구성 요소(10)는 상기 제1 반도체층(4)에 형성되는, 프로세스.
  18. 제15항 또는 제17항 중 어느 한 항에 있어서,
    상기 전달하는 단계 전에, 리시버(receiver) 기판 상에 전하-트래핑층(7)을 형성하는 단계를 더 포함하고, 상기 전하-트래핑층(7)은 상기 캐리어 기판(2)과 상기 제1 전기 절연층(3) 사이에 배열되는, 프로세스.
KR1020217023193A 2018-12-24 2019-12-23 디지털 및 무선 주파수 어플리케이션을 위한 반도체 구조체 Active KR102665127B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1874137 2018-12-24
FR1874137A FR3091004B1 (fr) 2018-12-24 2018-12-24 Structure de type semi-conducteur pour applications digitales et radiofréquences
PCT/FR2019/053280 WO2020136343A1 (fr) 2018-12-24 2019-12-23 Structure de type semi-conducteur pour applications digitales et radiofréquences

Publications (2)

Publication Number Publication Date
KR20210107081A true KR20210107081A (ko) 2021-08-31
KR102665127B1 KR102665127B1 (ko) 2024-05-13

Family

ID=66690593

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217023193A Active KR102665127B1 (ko) 2018-12-24 2019-12-23 디지털 및 무선 주파수 어플리케이션을 위한 반도체 구조체

Country Status (9)

Country Link
US (1) US20220076992A1 (ko)
EP (1) EP3903340A1 (ko)
JP (1) JP7342321B2 (ko)
KR (1) KR102665127B1 (ko)
CN (1) CN113454768B (ko)
FR (1) FR3091004B1 (ko)
SG (1) SG11202106812VA (ko)
TW (1) TWI875728B (ko)
WO (1) WO2020136343A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3112896B1 (fr) * 2020-07-22 2022-08-12 Commissariat Energie Atomique Procede de fabrication d’un dispositif microelectronique

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324415A (ja) * 2005-05-18 2006-11-30 Toshiba Corp 半導体ウェハ、半導体装置および半導体装置の製造方法
JP2016164951A (ja) * 2015-03-06 2016-09-08 信越半導体株式会社 貼り合わせ半導体ウェーハ及び貼り合わせ半導体ウェーハの製造方法
JP2016174170A (ja) * 2011-11-16 2016-09-29 クアルコム，インコーポレイテッド 絶縁層および第２の層を有する積層されたチップセットおよびそれを形成する方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6928718B2 (en) * 2000-06-06 2005-08-16 Sawtekk, Inc. Method for array processing of surface acoustic wave devices
US7034362B2 (en) * 2003-10-17 2006-04-25 International Business Machines Corporation Double silicon-on-insulator (SOI) metal oxide semiconductor field effect transistor (MOSFET) structures
JP2006040911A (ja) * 2004-07-22 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
US7432149B2 (en) * 2005-06-23 2008-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS on SOI substrates with hybrid crystal orientations
JP5145691B2 (ja) * 2006-02-23 2013-02-20 セイコーエプソン株式会社 半導体装置
WO2009046224A1 (en) * 2007-10-02 2009-04-09 Emsense Corporation Providing remote access to media, and reaction and survey data from viewers of the media
US8026131B2 (en) * 2008-12-23 2011-09-27 International Business Machines Corporation SOI radio frequency switch for reducing high frequency harmonics
US20100176482A1 (en) 2009-01-12 2010-07-15 International Business Machine Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers with subsequent self aligned shallow trench isolation
JP4984179B2 (ja) * 2009-02-06 2012-07-25 ソニー株式会社 半導体装置
JP2010251344A (ja) * 2009-04-10 2010-11-04 Hitachi Ltd 半導体装置およびその製造方法
US8431994B2 (en) * 2010-03-16 2013-04-30 International Business Machines Corporation Thin-BOX metal backgate extremely thin SOI device
EP2500933A1 (en) * 2011-03-11 2012-09-19 S.O.I. TEC Silicon Multi-layer structures and process for fabricating semiconductor devices
US9007141B2 (en) * 2012-05-23 2015-04-14 Nxp B.V. Interface for communication between voltage domains
US9034754B2 (en) * 2012-05-25 2015-05-19 LuxVue Technology Corporation Method of forming a micro device transfer head with silicon electrode
US8994006B2 (en) * 2012-10-02 2015-03-31 International Business Machines Corporation Non-volatile memory device employing semiconductor nanoparticles
US9786755B2 (en) * 2015-03-18 2017-10-10 Stmicroelectronics (Crolles 2) Sas Process for producing, from an SOI and in particular an FDSOI type substrate, transistors having gate oxides of different thicknesses, and corresponding integrated circuit
WO2017052557A1 (en) * 2015-09-24 2017-03-30 Intel Corporation Techniques for soi device formation on a virtual substrate, and associated configurations
CN108022934A (zh) * 2016-11-01 2018-05-11 沈阳硅基科技有限公司 一种薄膜的制备方法
FR3062517B1 (fr) 2017-02-02 2019-03-15 Soitec Structure pour application radiofrequence
US10263013B2 (en) * 2017-02-24 2019-04-16 Globalfoundries Inc. Method of forming an integrated circuit (IC) with hallow trench isolation (STI) regions and the resulting IC structure
US10276371B2 (en) * 2017-05-19 2019-04-30 Psemi Corporation Managed substrate effects for stabilized SOI FETs
FR3067517B1 (fr) * 2017-06-13 2019-07-12 Commissariat A L'energie Atomique Et Aux Energies Alternatives Substrat soi compatible avec les technologies rfsoi et fdsoi
US10062712B1 (en) * 2017-07-26 2018-08-28 Newport Fab, Llc Method to fabricate both FD-SOI and PD-SOI devices within a single integrated circuit
US10109638B1 (en) * 2017-10-23 2018-10-23 Globalfoundries Singapore Pte. Ltd. Embedded non-volatile memory (NVM) on fully depleted silicon-on-insulator (FD-SOI) substrate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324415A (ja) * 2005-05-18 2006-11-30 Toshiba Corp 半導体ウェハ、半導体装置および半導体装置の製造方法
JP2016174170A (ja) * 2011-11-16 2016-09-29 クアルコム，インコーポレイテッド 絶縁層および第２の層を有する積層されたチップセットおよびそれを形成する方法
JP2016164951A (ja) * 2015-03-06 2016-09-08 信越半導体株式会社 貼り合わせ半導体ウェーハ及び貼り合わせ半導体ウェーハの製造方法

Also Published As

Publication number Publication date
TW202038452A (zh) 2020-10-16
US20220076992A1 (en) 2022-03-10
JP2022515095A (ja) 2022-02-17
TWI875728B (zh) 2025-03-11
WO2020136343A1 (fr) 2020-07-02
CN113454768A (zh) 2021-09-28
JP7342321B2 (ja) 2023-09-12
EP3903340A1 (fr) 2021-11-03
FR3091004A1 (fr) 2020-06-26
KR102665127B1 (ko) 2024-05-13
CN113454768B (zh) 2024-05-31
FR3091004B1 (fr) 2020-12-04
SG11202106812VA (en) 2021-07-29

Similar Documents

Publication Publication Date Title
US10546936B2 (en) Structure for reduced source and drain contact to gate stack capacitance
JP5695730B2 (ja) 薄いｂｏｘ金属バックゲート型極薄ｓｏｉデバイス
KR101474100B1 (ko) 수직형 파워 ｍｏｓ 트랜지스터를 갖는 집적 회로
US20080083951A1 (en) Fets with self-aligned bodies and backgate holes
US10211336B2 (en) LDMOS transistor structures and integrated circuits including LDMOS transistor structures
KR20070008443A (ko) 반도체 장치 및 그 제조 방법
WO2012132219A1 (ja) 半導体装置及びその製造方法
US8963281B1 (en) Simultaneous isolation trench and handle wafer contact formation
KR102665127B1 (ko) 디지털 및 무선 주파수 어플리케이션을 위한 반도체 구조체
KR100886708B1 (ko) Ｓｏｉ 소자 및 그의 제조방법
KR102813738B1 (ko) 디지털 및 무선 주파수 어플리케이션을 위한 반도체 구조체 및 이러한 구조체를 제조하기 위한 프로세스
US20170317106A1 (en) Mos transistor structure, in particular for high voltages using a technology of the silicon-on-insulator type
US9077588B2 (en) Double insulating silicon on diamond device
JP4093072B2 (ja) 半導体装置およびその製造方法
CN100416839C (zh) 局部耗尽soi金属氧化物半导体元件

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20210721

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20220926

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20231207

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20240219

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20240507

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20240508

End annual number: 3

Start annual number: 1

PG1601 Publication of registration