JP2006324415A - 半導体ウェハ、半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】 デジタル回路およびアナログ回路または高耐圧ＭＯＳトランジスタのそれぞれに適切な膜厚のＳＯＩ層およびＢＯＸ層を備えた半導体基板、半導体装置およびそのような半導体装置の製造方法を提供する。
【解決手段】 半導体ウェハ１００は、半導体バルク１０と、半導体バルク上に設けられた第１の埋込み絶縁層２０と、第１の埋込み絶縁層上に設けられた第１の半導体層３０と、第１の半導体層上に設けられた第２の埋込み絶縁層４０と、第２の埋め込み絶縁層上に設けられた第２の半導体層５０とを備えている。半導体装置は、第１の半導体層のうち第１の領域に形成された第１のトランジスタと、第２の半導体層に形成された第２のトランジスタとを備えている。
【選択図】 図４

Description

本発明は、半導体ウェハ、半導体装置および半導体装置の製造方法に関する。

デジタル回路に用いられる素子は、高周波信号による高速動作が求められている。一方、携帯電話などで使用されているアナログ回路の性能を向上させるためには、基板ノイズ（高周波ノイズ）の低減、１／ｆノイズの低減、並びに、高周波信号の高い増幅率が求められている。また、電源制御に用いられる高耐圧ＭＯＳトランジスタは高耐圧が求められている。このようなデジタル回路とアナログ回路または高耐圧ＭＯＳトランジスタとを混載する半導体装置をＳＯＩ基板上に製造する技術が開発されている。

基板ノイズおよび高周波信号の増幅率の観点からは、素子が形成されるＳＯＩ層は薄い方が好ましいことがわかった。また、デジタル回路ではバックバイアスによってボディ領域のキャリアをコントロールするためには、ＢＯＸ層の厚みも薄い方が好ましい。

しかし、１／ｆノイズの観点からは、ＳＴＩの下端とＳＯＩ層の上面との間の半導体層は厚い方が好ましい。これは、ＳＴＩがＳＯＩ層を貫通している場合やＳＴＩの下端とＳＯＩ層の上面との間の半導体層が薄すぎる場合には、アナログ回路のチャネル領域がＳＴＩの外側に設けられた共通のグランドコンタクトに接続されず、あるいは、アナログ回路とグランドコンタクトとの間の抵抗値が高くなるからである。

さらに、ＢＯＸ層が薄いと、ＳＯＩ層と半導体バルクとの間の容量が大きくなり、デジタル回路の基板ノイズがＳＯＩ層を介して半導体バルクに伝導し易くなる。その結果、基板ノイズが半導体バルクを通ってアナログ回路へ伝播するという問題が生じる。また、ＢＯＸ層が薄いと耐圧が低下するので、デジタル回路用のＢＯＸ層は高耐圧ＭＯＳトランジスタにとって薄すぎる。

このように、デジタル回路およびアナログ回路にとって適切なＳＯＩ層の厚みおよびＢＯＸ層の厚みは、互いに異なる。
米国特許第６，４４８，１１４号明細書

デジタル回路およびアナログ回路または高耐圧ＭＯＳトランジスタのそれぞれに適切な膜厚のＳＯＩ層およびＢＯＸ層を備えた半導体基板、半導体装置およびそのような半導体装置の製造方法を提供する。

本発明に係る実施形態に従った半導体ウェハは、半導体バルクと、前記半導体バルク上に設けられた第１の絶縁層と、前記第１の絶縁層上に設けられた第１の半導体層と、前記第１の半導体層上に設けられた第２の絶縁層と、前記第２の絶縁層上に設けられた第２の半導体層とを備えている。

本発明に係る実施形態に従った半導体装置は、半導体バルクと、前記半導体バルク上に設けられた第１の絶縁層と、前記第１の絶縁層上に設けられた第１の半導体層と、前記第１の半導体層のうち第１の領域に形成された第１のトランジスタと、前記第１の半導体層のうち前記第１の領域とは異なる第２の領域上に設けられた第２の絶縁層と、前記第２の絶縁層上に設けられた第２の半導体層と、前記第２の半導体層に形成された第２のトランジスタとを備えている。

本発明に係る他の実施形態に従った半導体装置は、半導体バルクと、前記半導体バルクのうち第１の領域に埋め込まれた第１の絶縁層と、前記第１の絶縁層上の前記半導体バルクに形成された第１のトランジスタと、前記半導体バルクのうち前記第１の領域とは異なる第２の領域上に設けられた第２の絶縁層と、前記第２の絶縁層上に設けられた第２の半導体層と、前記第２の半導体層に形成された第２のトランジスタとを備えている。

本発明に係る実施形態に従った半導体装置の製造方法は、半導体バルクと、前記半導体バルク上に設けられた第１の絶縁層と、前記第１の絶縁層上に設けられた第１の半導体層と、前記第１の半導体層上に設けられた第２の絶縁層と、前記第２の絶縁層上に設けられた第２の半導体層とを備えた半導体ウェハを準備し、
前記第１の半導体層のうち第１の領域上にある前記第２の半導体層および前記第２の絶縁層を除去し、
前記第１の領域において前記第１の半導体層に設けられ、前記第１の絶縁膜に達しない第１の素子分離層を形成するとともに、前記第１の半導体層のうち前記第１の領域以外の第２の領域に、前記第２の半導体層および前記第２の絶縁層を貫通し、前記第１の半導体層に達する第２の素子分離層を形成し、
前記第１の領域内の前記第１の半導体層に第１のトランジスタを形成し、
前記第２の領域上の前記第２の半導体層に第２のトランジスタを形成することを具備する。

本発明に係る他の実施形態に従った半導体装置の製造方法は、半導体バルクと、前記半導体バルク上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とを備えた半導体ウェハを準備し、
前記半導体層のうち第１の表面領域を露出し、前記第１の表面領域以外の第２の表面領域にある第２の半導体層を露出するようにマスク材料を形成し、
前記マスク材料を利用して前記第１の表面領域の前記半導体バルク中へ酸素イオンを注入し、
熱処理を施すことによって前記半導体バルク中に第１の絶縁膜を形成し、
前記第１の表面領域にある前記半導体層および前記絶縁膜を除去し、
前記第１の表面領域の下にある前記半導体バルクに設けられ、前記第１の絶縁膜に達しない第１の素子分離層を形成するとともに、前記第２の表面領域にある第２の半導体層および第２の絶縁層を貫通し、前記半導体バルクに達する第２の素子分離層を形成し、
前記第１の領域内の前記第１の半導体層に第１のトランジスタを形成し、
前記第２の領域上の前記第２の半導体層に第２のトランジスタを形成することを具備する。

本発明による半導体基板、半導体装置およびそのような半導体装置の製造方法は、例えば、デジタル回路およびアナログ回路または高耐圧ＭＯＳトランジスタのそれぞれに適切な膜厚のＳＯＩ層およびＢＯＸ層を提供することができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１から図４は、本発明に係る第１の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図である。図１は、半導体装置を製造するために使用する半導体基板１００の断面図である。半導体基板１００は、半導体バルク１０と、半導体バルク１０上に設けられた第１の埋込み絶縁層２０と、第１の埋込み絶縁層２０上に設けられた第１の半導体層３０と、第１の半導体層上に設けられた第２の埋込み絶縁層４０と、第２の埋め込み絶縁層４０上に設けられた第２の半導体層５０とを備えている。

第２の埋込み絶縁層４０の膜厚は第１の埋込み絶縁層２０の膜厚よりも薄い。例えば、第１の埋込み絶縁層２０の膜厚は１μｍであり、第２の埋込み絶縁層４０の膜厚は１０ｎｍである。また、第２の半導体層５０の膜厚は第１の半導体層３０の膜厚よりも薄い。例えば、第１の半導体層３０の膜厚は１．５μｍであり、第２の半導体層の膜厚は１０ｎｍ（２μｍ以下）である。半導体バルク１０、第１の半導体層３０および第２の半導体層５０は、例えば、シリコン単結晶からなる。第１の埋込み絶縁層２０および第２の埋込み絶縁層４０は、例えば、シリコン酸化膜からなる。

このような半導体基板１００は、通常のＳＯＩ基板の製造方法を用いればよい。例えば、半導体基板１００は、表面に絶縁膜を有する３枚の半導体基板を貼り合わせ、その表面をＣＭＰ等で研磨することによって形成することができる。あるいは、半導体基板１００は、単一の半導体基板のうち、第１および第２の埋込み絶縁膜２０および４０の各位置に酸素をイオン注入し、これを熱処理することによって形成してもよい。

便宜上、アナログ回路は半導体基板１００の第１の領域（アナログ領域ともいう）に形成され、デジタル回路が第２の領域（デジタル領域ともいう）に形成されるものとする。

図２に示すように、次に、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、アナログ領域にある第２の半導体層５０および第２の埋込み絶縁層４０を選択的に除去する。これにより、アナログ領域では、第１の半導体層３０の表面が露出する。後述するように、デジタル回路は第２の半導体層５０に形成され、アナログ回路は第１の半導体層３０に形成される。

図３に示すように、次に、第１の素子分離層および第２の素子分離層として、ＳＴＩ（Shallow Trench Isolation）６０および７０が形成される。ＳＴＩ６０は、アナログ回路が形成される領域の周辺に設けられている。ＳＴＩ６０は、第１の半導体層３０を貫通せず、第１の埋込み絶縁層２０まで達していない。よって、ＳＴＩ６０の直下には、第１の半導体層３０が存在している。ＳＴＩ６０の下端から第１の半導体層３０の底面までの厚みをＴ_０とする。

ＳＴＩ７０はＳＴＩ６０と同一工程で形成されてよい。従って、ＳＴＩ７０の深さはＳＴＩ６０の深さと同じとなる。しかし、第２の半導体層５０は第１の半導体層３０よりも薄いので、ＳＴＩ７０は、第２の半導体層５０を貫通して、第２の埋込み絶縁層４０まで達している。

図４に示すように、次に、アナログ領域およびデジタル領域のそれぞれに素子を形成する。まず、アナログ領域に比較的厚いゲート酸化膜８０を形成し、デジタル領域に比較的薄いゲート絶縁膜８５を形成する。ゲート絶縁膜８０および８５の上にゲート電極９０および９５を形成する。ゲート電極９０および９５を利用して不純物を導入し、自己整合的にエクステンション層を形成する。次に、ゲート電極９０および９５の側壁にスペーサ９６を形成し、スペーサ９６を利用してソース・ドレイン拡散層が形成される。エクステンション層とソース・ドレイン拡散層とを併せてソース・ドレイン９１、９３とする。ソース・ドレイン拡散層が形成されるとともに、グランドコンタクト９２も形成される。グランドコンタクト９２は、ガードリングとして形成されてもよい。

尚、図４には、各領域に１つずつトランジスタを示したが、実際には、多数のトランジスタが形成され、それによりアナログ領域にはアナログ回路が形成され、デジタル領域にはデジタル回路が形成される。また、アナログ領域には、アナログ回路に代えて、もしくは、これとともに高耐圧ＭＯＳＦＥＴが形成されてもよい。
デジタル領域のトランジスタは、薄い第２の半導体層５０に形成されたソース・ドレイン９３を備えている。よって、ソース・ドレイン９３は、第２の埋込み絶縁膜４０に達している。デジタル領域のトランジスタは、ソース・ドレイン９３、第２の埋込み絶縁膜４０およびゲート絶縁膜８５によって囲まれたボディ領域９９を有する。

[第２の半導体層５０の厚みについて]
図５に示すように、第２の半導体層５０の厚みは、デジタル領域に形成されるウェル拡散層の深さとほぼ同じであることが好ましい。例えば、図５では、ｎ型ウェルの深さが約１．９μｍとすると、第２の半導体層５０の厚みは約１．７μｍである。これによる効果は、図６および図７に示す。

図６は、信号の周波数に対する信号の通過特性Ｓ２１を示すグラフである。このグラフは、ｎ型ウェル、ｐ型ウェルおよびｎ型ウェルの順に横並びに配列された構成において、ｐ型ウェルを挟んだ２つのｎ型ウェル間における信号の通過特性を示している。曲線Ａは第２の半導体層５０が２０〜７５０μｍであるときの特性を示し、曲線Ｂは第２の半導体層５０が１．７μｍであるときの特性を示している。このグラフによれば、曲線Ｂの方が、曲線Ａよりも通過特性が悪い。即ち、ノイズが通過し難いことを示している。特に、信号の周波数が、１０ＧＨｚ以下において曲線Ａと曲線Ｂとの通過特性の差が大きくなっている。

図７は、１ＧＨｚの信号に対する信号の通過特性Ｓ２１を示すグラフである。横軸は、第２の半導体層５０の厚みである。第２の半導体層５０の厚みが５０μｍ以上である場合、通過特性Ｓ２１は比較的大きい。第２の半導体層５０の厚みが約１．７μｍである場合、それが５０μｍ以上である場合よりも、通過特性Ｓ２１は約１５ｄＢ小さくなる。図６および図７に示すように、第２の半導体層５０の厚みをウェル拡散層の深さと同程度に薄くすることによって、基板ノイズがデジタル領域からアナログ領域へ通過することを抑制することができる。

図８は、ＭＯＳＦＥＴのゲートに高周波の信号を入力したときに、アナログ回路のドレインから出力される信号の増幅率(Ｇａｉｎ)と、この出力信号に含まれたノイズの最小値（Ｎｆｍｉｎ)とを示すグラフである。横軸はアナログ回路のドレイン電流値Ｉｄである。アナログ回路のドレイン電圧Ｖｄは１．５Ｖであり、ゲートへの入力信号は３ＧＨｚである。ゲート長Ｌｇおよびゲート幅Ｗｇは、それぞれ０．１１μｍおよび２００μｍである。

図８に示すように、第１の半導体層３０の膜厚が１．７μｍの場合、それが７５０μｍの場合よりも、アナログ回路の信号の増幅率(Ｇａｉｎ)およびノイズの最小値（Ｎｆｍｉｎ）がともに改善することがわかった。ゲートへの入力信号の一部の成分は、アナログ回路で増幅されず、第１の半導体層３０を通ってアナログ回路のドレインに抜ける。第１の半導体層３０の膜厚が１．７μｍの場合この成分が小さいので、信号の増幅率(Ｇａｉｎ)が改善すると考えられる。また、信号が第１の半導体層３０を通過すると、その信号には熱雑音が加わる。第１の半導体層３０の膜厚が１．７μｍの場合、第１の半導体層３０を通過する信号成分が少ないので、ノイズの最小値Ｎｆｍｉｎも改善する。

図９は、第２の半導体層５０の膜厚に対する１／ｆノイズを示すグラフである。このグラフによると、第２の半導体層５０の厚みが、１．７μｍ未満にすると１／ｆノイズが上昇する。このように、第２の半導体層５０の厚みをウェル拡散層の深さよりも極端に薄くすると、１／ｆノイズが上昇することがわかった。

このように、基板ノイズ、ノイズの最小値および信号の増幅率と１／ｆノイズとのトレードオフ関係を考慮し、第２の半導体層５０の膜厚は、ウェル拡散層の深さと同程度であることが好ましい。

[第２の埋込み絶縁膜４０の厚みについて]
第２の埋込み絶縁膜４０の厚みは、例えば、１０ｎｍ以下である。このように、第２の埋込み絶縁膜４０を薄くすることによって、ボディ領域９９の電位は第２の埋込み絶縁膜４０を介してバックバイアスで制御することができる。これにより、デジタル回路の動作は、安定化し、かつ、高速化され得る。

[第１の半導体層３０の厚みについて]
アナログ領域のトランジスタのチャネル領域９８（図４参照）は、ＳＴＩ６０の直下にある第１の半導体層３０を介してグランドコンタクト９２まで電気的に接続されている。例えば、ＳＴＩ６０の下端から第１の半導体層３０のウェルの底面までの距離Ｔ_０が２００ｎｍとすると、チャネル領域９８からグランドコンタクト９２までの抵抗値Ｒは、５００オーム以上であることが好ましい。

Ｒ＝Ａ＊ρ／（ｂ＊Ｔ_０） （式１）
式１のＡはアナログ領域内のソース・ドレイン９１からグランドコンタクト９２までの距離である。ｂはソース・ドレイン９１とグランドコンタクト９２とが対向する幅である。ρはソース・ドレイン９１からグランドコンタクト９２までの間の比抵抗である。

このように、第１の半導体層３０の厚みは、ＳＴＩ６０の深さよりも厚いことが好ましい。さらに好ましくは、第１の半導体層３０の厚みは、抵抗値Ｒを低減させるために、ＳＴＩ６０の深さよりも２００ｎｍ以上厚いことが好ましい。

チャネル領域９８はデジタル領域と素子分離され尚かつグランドに電気的に接続されているので、アナログ回路は、基板ノイズおよび１／ｆノイズの影響を受け難くなる。

[第１の埋込み絶縁膜２０の厚みについて]
アナログ領域のトランジスタは、第２の埋込み絶縁膜４０よりも厚い第１の埋込み絶縁膜２０の上に形成されている。第１の埋込み絶縁膜２０の膜厚は、例えば、６００ｎｍ以上である。

アナログ領域のウェルからグランドコンタクト（ガードリング）までのインピーダンスを１０オームとする。この場合、基板ノイズの周波数が１ＭＨｚであれば、１５ｎＦの容量に相当する。第１の半導体層３０と半導体バルク１０との間の容量が１５ｎＦ以上とすると、基板ノイズは、グランドコンタクトに吸収されず、半導体バルク１０に伝播してしまう場合がある。もし、デジタル領域の面積が５００μｍ × ５００μｍである場合、第１の埋込み絶縁膜２０の厚みは６００ｎｍ以上となる。

アナログ領域に高耐圧ＭＯＳトランジスタが形成されている場合、高耐圧ＭＯＳトランジスは、耐圧(Ｖｂｄ)に基づいて第１の埋込み絶縁膜２０の厚みが決定される。図１０は、高耐圧ＭＯＳトランジスタの耐圧(Ｖｂｄ)と第１の埋込み絶縁膜２０の厚みとの関係を示すグラフである。ＬＣＤドライバに用いられる場合、耐圧(Ｖｂｄ)は、１５ボルト以上であることが要求される。この場合、図１０に示すグラフから、第１の埋込み絶縁膜２０の厚みは、５００ｎｍ以上である必要がある。

尚、ＳＴＩ６０，７０とは別に、第１の半導体層３０を貫通するＳＴＩ（図示せず）をアナログ領域とデジタル領域との間に設けてもよい。このＳＴＩがアナログ領域とデジタル領域とを素子分離することによって、基板ノイズがデジタル領域からアナログ領域へ伝導することを抑制することができる。この場合、基板ノイズの観点では、第１の半導体層３０および第２の半導体層５０の厚みを制限する必要は無い。但し、第１の半導体層３０を貫通するＳＴＩの深さによって、第１の半導体層３０の厚みが制限される。

このように、第１の実施形態は、デジタル回路およびアナログ回路または高耐圧ＭＯＳトランジスタのそれぞれに適切な膜厚を有するＳＯＩ層およびＢＯＸ層を備えた半導体装置を提供することができる。

（第２の実施形態）
図１１および図１２は、本発明に係る実施形態に従った半導体装置の製造方法の流れを示す断面フロー図である。まず、図１１に示すように、半導体バルク１０、第２の埋め込み絶縁層４０および第２の半導体層５０からなるＳＯＩ基板を用意する。第２の半導体層５０のうちアナログ領域を露出し、アナログ領域以外のデジタル領域にある第２の半導体層５０を露出するようにマスク材料２１０を形成する。次に、マスク材料２１０を利用して、アナログ領域の半導体バルク１０の中へ酸素をイオン注入する。このとき、半導体バルク１０の表面から注入された酸素の層２２０までの距離は、第２の半導体層５０の厚みよりも大きい。マスク層２１０は、例えば、シリコン酸化膜からなる。

次に、ＳＯＩ基板が熱処理される。これにより、図１２に示すように、酸素の層２２０が半導体バルク１０を酸化し、第１の埋込み絶縁層２０を形成する。このとき、アナログ領域において第１の埋込み絶縁層２０上の半導体領域を第１の半導体層３０とする。さらに、マスク材料２１０を利用して、アナログ領域にある第２の半導体層５０および第２の埋め込み絶縁層４０を除去する。これによって、図２の構造と同様の構造を得ることができる。続いて、図３および図４に示した工程を経て、アナログ領域およびデジタル領域に素子を形成することができる。

このように、第２の実施形態による製造方法は、第１の実施形態によって製造された半導体装置と同様の半導体装置を製造することができる。

（第３の実施形態）
図１３（Ａ）から図１４は、本発明に係る第３の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図である。第３の実施形態では、デジタル回路およびアナログ回路をそれぞれ個別のＳＯＩ基板に形成し、これらを張り合わせる。

図１３（Ａ）および図１３（Ｂ）に示すように、ＳＯＩ基板３０２および３０１を用意する。ＳＯＩ基板３０２は、半導体バルク１０ａ、第２埋込み絶縁層４０および第２の半導体層５０からなる。ＳＯＩ基板３０１は、半導体バルク１０ｂ、第１埋込み絶縁層２０および第１の半導体層３０からなる。第１埋込み絶縁層２０、第１の半導体層３０、第２埋込み絶縁層４０および第２の半導体層５０は、第１の実施形態における同じ参照番号の要素と同様でよい。

次に、デジタル領域およびアナログ領域のそれぞれに素子が形成される。ＳＴＩ６０および７０は、第１の実施形態における同じ参照番号の要素と同様でよい。しかし、ＳＴＩ６０および７０は互いに別工程で形成されるので、それらの深さは互いに異なっていてもよい。

図１４に示すように、次に、ＳＯＩ基板３０１および３０２を積層する。このとき、保護層３１０がＳＯＩ基板３０１と３０２との間に設けられる。保護層３１０は、ＳＯＩ基板３０１のアナログ回路を保護するとともに、ＳＯＩ基板３０１と３０２との接着材の役目を果たす。保護層３１０、３２０は、絶縁物から成る。

第３の実施形態によれば、基板ノイズおよび１／ｆノイズがデジタル回路からアナログ回路へ伝播しない。よって、これらのノイズを考慮することなく、第１埋込み絶縁層２０、第１の半導体層３０、第２埋込み絶縁層４０および第２の半導体層５０の各膜厚を決定することができる。また、第３の実施形態では、デジタル領域およびアナログ領域を積層するので、チップサイズを小さくすることができる。さらに、第３の実施形態は、第１の実施形態と同様の効果を有する。

本発明に係る第１の実施形態に従った半導体装置の製造方法を示す断面図。 図１に続く半導体装置の製造方法を示す断面図。 図２に続く半導体装置の製造方法を示す断面図。 図３に続く半導体装置の製造方法を示す断面図。 第２の半導体層５０の厚みとウェル拡散層の深さとを示すグラフ。 信号の周波数に対する信号の通過特性Ｓ２１を示すグラフ。 １ＧＨｚの信号に対する信号の通過特性Ｓ２１を示すグラフ。 デジタル回路のＭＯＳＦＥＴのゲートに信号を入力したときに、アナログ回路のドレインからの出力信号の増幅率(Ｇａｉｎ)と、この出力信号に含まれたノイズの最小値（Ｎｆｍｉｎ)とを示すグラフである。 第２の半導体層５０の膜厚に対する１／ｆノイズを示すグラフ。 高耐圧ＭＯＳトランジスタの耐圧(Ｖｂｄ)と第１の埋込み絶縁膜２０の厚みとの関係を示すグラフ。 本発明に係る実施形態に従った半導体装置の製造方法を示す断面図。 図１１に続く半導体装置の製造方法を示す断面図。 本発明に係る第３の実施形態に従った半導体装置の製造方法を示す断面図。 図１３に続く半導体装置の製造方法を示す断面図。

符号の説明

１００…半導体ウェハ
１０…半導体バルク
２０…第１の埋込み絶縁層
３０…第１の半導体層
４０…第２の埋込み絶縁層
５０…第２の半導体層
６０、７０…ＳＴＩ
９１、９３…ソース・ドレイン
９２…グランドコンタクト（ガードリング）
９８…チャネル領域
９９…ボディ領域

Claims (7)

1. 半導体バルクと、
   前記半導体バルク上に設けられた第１の絶縁層と、
   前記第１の絶縁層上に設けられた第１の半導体層と、
   前記第１の半導体層上に設けられた第２の絶縁層と、
   前記第２の絶縁層上に設けられた第２の半導体層とを備えた半導体ウェハ。
2. 半導体バルクと、
   前記半導体バルク上に設けられた第１の絶縁層と、
   前記第１の絶縁層上に設けられた第１の半導体層と、
   前記第１の半導体層のうち第１の領域に形成された第１のトランジスタと、
   前記第１の半導体層のうち前記第１の領域とは異なる第２の領域上に設けられた第２の絶縁層と、
   前記第２の絶縁層上に設けられた第２の半導体層と、
   前記第２の半導体層に形成された第２のトランジスタとを備えた半導体装置。
3. 半導体バルクと、
   前記半導体バルクのうち第１の領域に埋め込まれた第１の絶縁層と、
   前記第１の絶縁層上の前記半導体バルクに形成された第１のトランジスタと、
   前記半導体バルクのうち前記第１の領域とは異なる第２の領域上に設けられた第２の絶縁層と、
   前記第２の絶縁層上に設けられた第２の半導体層と、
   前記第２の半導体層に形成された第２のトランジスタとを備えた半導体装置。
   前記第２の絶縁層上に設けられた第２の半導体層と、
   前記第２の半導体層に形成された第２のトランジスタとを備えた半導体装置。
4. 前記第２の絶縁層の膜厚は前記第１の絶縁層の膜厚よりも薄く、
   前記第２の半導体層の膜厚は前記第１の半導体層の膜厚よりも薄いことを特徴とする請求項２または請求項３に記載の半導体装置。
5. 第１の半導体バルク、前記第１の半導体バルク上に設けられた第１の絶縁層、前記第１の絶縁層上に設けられた第１の半導体層、および、前記第１の半導体層に形成された第１のトランジスタを含む第１の半導体チップと、
   第２の半導体バルク、前記第２の半導体バルク上に設けられた第２の絶縁層、前記第２の絶縁層上に設けられた第２の半導体層、および、前記第２の半導体層に形成された第２のトランジスタを含む第２の半導体チップとを備え、
   前記第２の絶縁層の膜厚は前記第１の絶縁層の膜厚よりも薄く、前記第２の半導体層の膜厚は前記第１の半導体層の膜厚よりも薄く、前記第２の半導体チップは前記第１の半導体チップの上またはその下に貼り合わされていることを特徴とする半導体装置。
6. 半導体バルクと、前記半導体バルク上に設けられた第１の絶縁層と、前記第１の絶縁層上に設けられた第１の半導体層と、前記第１の半導体層上に設けられた第２の絶縁層と、前記第２の絶縁層上に設けられた第２の半導体層とを備えた半導体ウェハを準備し、
   前記第１の半導体層のうち第１の領域上にある前記第２の半導体層および前記第２の絶縁層を除去し、
   前記第１の領域において前記第１の半導体層に設けられ、前記第１の絶縁膜に達しない第１の素子分離層を形成するとともに、前記第１の半導体層のうち前記第１の領域以外の第２の領域に、前記第２の半導体層および前記第２の絶縁層を貫通し、前記第１の半導体層に達する第２の素子分離層を形成し、
   前記第１の領域内の前記第１の半導体層に第１のトランジスタを形成し、
   前記第２の領域上の前記第２の半導体層に第２のトランジスタを形成することを具備した半導体装置の製造方法。
7. 半導体バルクと、前記半導体バルク上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とを備えた半導体ウェハを準備し、
   前記半導体層のうち第１の表面領域を露出し、前記第１の表面領域以外の第２の表面領域にある第２の半導体層を露出するようにマスク材料を形成し、
   前記マスク材料を利用して前記第１の表面領域の前記半導体バルク中へ酸素イオンを注入し、
   熱処理を施すことによって前記半導体バルク中に第１の絶縁膜を形成し、
   前記第１の表面領域にある前記半導体層および前記絶縁膜を除去し、
   前記第１の表面領域の下にある前記半導体バルクに設けられ、前記第１の絶縁膜に達しない第１の素子分離層を形成するとともに、前記第２の表面領域にある第２の半導体層および第２の絶縁層を貫通し、前記半導体バルクに達する第２の素子分離層を形成し、
   前記第１の領域内の前記第１の半導体層に第１のトランジスタを形成し、
   前記第２の領域上の前記第２の半導体層に第２のトランジスタを形成することを具備した半導体装置の製造方法。

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