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KR20190109015A - 필름 패키지, 칩 온 필름 패키지 및 패키지 모듈 - Google Patents

필름 패키지, 칩 온 필름 패키지 및 패키지 모듈 Download PDF

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KR20190109015A
KR20190109015A KR1020180030833A KR20180030833A KR20190109015A KR 20190109015 A KR20190109015 A KR 20190109015A KR 1020180030833 A KR1020180030833 A KR 1020180030833A KR 20180030833 A KR20180030833 A KR 20180030833A KR 20190109015 A KR20190109015 A KR 20190109015A
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구정은
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삼성전자주식회사
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Abstract

필름 패키지가 제공된다. 서로 대향하는 제 1 면 및 제 2 면을 갖는 필름 기판과, 상기 필름 기판 상의 출력 패턴들 및 입력 패턴들이 제공된다. 상기 출력 패턴들은 제 1 칩 패드들 및 상기 제 1 칩 패드들과 전기적으로 연결되고 이로부터 제 1 방향으로 이격되는 출력 패드들을 포함한다. 상기 입력 패턴들은 상기 제 1 칩 패드들과 인접한 제 2 칩 패드들 및 상기 제 2 칩 패드들과 전기적으로 연결되고 이로부터 상기 제 1 방향으로 이격되는 입력 패드들을 포함한다. 상기 출력 패턴들의 적어도 일부는 상기 입력 패턴들과 상기 필름 기판을 사이에 두고 오버랩된다.

Description

필름 패키지, 칩 온 필름 패키지 및 패키지 모듈 {Film packages, Chip on film packages and Package modules}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 필름 패키지, 칩 온 필름 패키지 및 이를 사용하는 패키지 모듈에 관한 것이다.
최근 전자 제품의 소형화, 박형화 및 경량화 추세에 대응하기 위하여, 플렉서블(flexible) 필름 기판을 이용한 칩 온 필름(chip on film; COF) 패키지 기술이 제안된 바 있다. 상기 COF 패키지 기술은 반도체 칩이 플립 칩 본딩 방식으로 필름 기판에 직접 실장되고, 짧은 리드 배선에 의해 외부 회로에 접속될 수 있다. 이러한, COF 패키지는 셀룰러 폰 및 피디에이와 같은 휴대용 단말 장치, 랩탑 컴퓨터 또는 디스플레이 장치에 패널에 적용될 수 있다.
본 발명이 해결하고자 하는 일 과제는 소형화된 필름 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 다른 과제는 소형화된 패키지 모듈을 제공하는 것에 있다.
본 발명의 실시예들에 따른 필름 패키지는 서로 대향하는 제 1 면 및 제 2 면을 갖는 필름 기판; 상기 필름 기판 상의 출력 패턴들 및 입력 패턴들을 포함하고, 상기 출력 패턴들은 제 1 칩 패드들 및 상기 제 1 칩 패드들과 전기적으로 연결되고 이로부터 제 1 방향으로 이격되는 출력 패드들을 포함하고, 상기 입력 패턴들은 상기 제 1 칩 패드들과 인접한 제 2 칩 패드들 및 상기 제 2 칩 패드들과 전기적으로 연결되고 이로부터 상기 제 1 방향으로 이격되는 입력 패드들을 포함하고, 상기 출력 패턴들의 적어도 일부는 상기 입력 패턴들과 상기 필름 기판을 사이에 두고 오버랩될 수 있다.
본 발명의 실시예들에 따른 칩 온 필름 패키지는 서로 대향하는 제 1 면 및 제 2 면을 갖는 필름 기판; 상기 제 1 면 상의 반도체 칩; 상기 반도체 칩으로부터 제 1 방향으로 연장되는 출력 패턴들, 상기 출력 패턴들은 출력 라인 패턴들 및 이들의 단부에 배치되는 출력 패드들을 포함하고; 및 상기 반도체 칩으로부터 상기 제 1 방향으로 연장되는 입력 패턴들, 상기 입력 패턴들은 입력 라인 패턴들 및 이들의 단부에 배치되는 입력 패드들을 포함하고, 상기 출력 라인 패턴들과 상기 입력 라인 패턴들은 상기 필름 기판을 사이에 두고 오버랩될 수 있다.
본 발명의 실시예들에 따른 패키지 모듈은 제 1 에지 및 상기 제 1 에지로부터 제 1 방향으로 이격되는 제 2 에지를 포함하는 필름 기판; 상기 제 1 에지에 인접하여 상기 필름 기판의 일 면 상에 배치되는 반도체 칩; 상기 필름 기판 상에 제공되고 상기 반도체 칩과 연결되는 출력 패턴들 및 입력 패턴들; 상기 제 2 에지에 인접하여 상기 출력 패턴들과 연결되는 표시 소자; 및 상기 입력 패턴들과 연결되는 회로 기판을 포함할 수 있다.
본 발명에 따르면, 필름 패키지의 크기를 줄일 수 있다. 또한, 전자 장치의 구동을 위한 외부 모듈 영역의 크기를 확보하여 소형화된 패키지 모듈을 제공할 수 있다.
도 1a, 도 2a 및 도 3a는 본 발명의 실시예들에 따른 필름 패키지의 단면도들이다.
도 1b, 도 2b 및 도 3b는 각각 도 1a, 도 2a 및 도 3a의 필름 패키지의 제 1 면의 평면도들이다.
도 1c, 도 2c 및 도 3c는 각각 도 1a, 도 2a 및 도 3a의 필름 패키지의 제 2 면의 평면도들이다.
도 4a는 본 발명의 실시예들에 따른 필름 패키지의 제 1 에지 측의 단면도이다.
도 4b는 도 4a의 제 3 도전 패턴을 포함하는 필름 기판의 평면도이다.
도 5는 본 발명의 실시예들에 따른 필름 패키지를 포함하는 패키지 모듈의 단면도이다.
도 6은 본 발명의 실시예들에 따른 필름 패키지의 제 1 면의 평면도이다.
도 7은 본 발명의 실시예들에 따른 칩 온 필름 패키지의 단면도이다.
도 8은 본 발명의 실시예들에 따른 칩 온 필름 패키지의 단면도이다.
도 1a는 본 발명의 실시예들에 따른 필름 패키지의 단면도이다. 도 1b는 도 1a의 필름 패키지의 제 1 면의 평면도이다. 도 1c는 도 1a의 필름 패키지의 제 2 면의 평면도이다. 도 1d는 도 1a의 필름 패키지를 포함하는 패키지 모듈의 단면도이다.
도 1a 내지 도 1d를 참조하여, 본 발명의 실시예들에 따른 필름 패키지(FP1)는 필름 기판(100)을 포함할 수 있다. 상기 필름 기판(100)은 고분자 물질, 예를 들면, 폴리이미드 또는 폴리에스터 등을 포함할 수 있다. 상기 필름 기판(100)은 플렉서블할 수 있다. 상기 필름 기판(100)의 제 1 방향(D1)으로의 길이가 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로의 길이보다 짧을 수 있다. 일 예로, 상기 필름 기판(100)는 제 1 에지(S1) 및 상기 제 1 에지로부터 제 1 방향(D1)으로 이격된 제 2 에지(S2)를 포함할 수 있다.
상기 필름 기판(100)은 제 1 면(100a) 및 이의 반대 면인 제 2 면(100b)을 포함할 수 있다. 상기 필름 기판(100) 상 및/또는 내에 복수의 도전 패턴들이 제공될 수 있다. 일 예로, 상기 제 1 면(100a) 상에 제 1 도전 패턴(L1)이 제공되고, 상기 제 2 면(100b)에 제 2 도전 패턴(L2)이 제공될 수 있다. 또한, 상기 필름 기판(100)을 관통하는 제 1 비아(V1)가 제공될 수 있다. 상기 제 1 및 제 2 도전 패턴들(L1, L2)과 상기 제 1 비아(V1)는 출력 패턴들(OS) 및 입력 패턴들(IS)을 구성할 수 있다. 일 예로, 상기 제 1 및 제 2 도전 패턴들(L1, L2)과 상기 제 1 비아(V1)는 각각 구리 또는 알루미늄과 같은 금속을 포함할 수 있다.
일 예로, 상기 출력 패턴들(OS)은 상기 제 1 도전 패턴들(L1)의 일부인 출력 패드들(OP), 출력 라인 패턴들(OL) 및 제 1 칩 패드들(C1)을 포함할 수 있다. 상기 출력 패드들(OP) 및 상기 제 1 칩 패드들(C1)은 제 1 보호층(410)에 의하여 덮이지 않은 상기 제 1 도전 패턴들(L1)의 노출된 부분들일 수 있다. 상기 제 1 보호층(410)은 절연 물질, 예를 들어, 솔더 레지스트를 포함할 수 있다. 설명의 간소화를 위하여, 도 1b 및 도 1c에서 출력 라인 패턴들(OL) 및 입력 라인 패턴들(IL)은 라인으로 도시되었다. 또한, 도 1c에서 상기 입력 라인 패턴들(IL)은 일부만 도시되었다.
상기 출력 패드들(OP)이 제공되는 영역은 출력 패드 영역(OR)로 지칭될 수 있다. 상기 제 1 칩 패드들(C1)이 제공되는 영역은 제 1 칩 패드 영역(CR1)으로 지칭될 수 있다. 상기 출력 패드들(OP)은 상기 제 2 방향(D2)을 따라 일 열로 배치될 수 있다. 이와는 달리, 상기 출력 패드들(OP)은 복수의 열들을 포함할 수 있다. 마찬가지로, 상기 제 1 칩 패드들(C1)은 상기 제 2 방향(D2)을 따라 일 열로 배치될 수 있다.
본 실시예에서, 상기 입력 패드들(IP)은 상기 출력 패드들(OP)과 다른 면에 제공될 수 있다. 일 예로, 상기 입력 패턴들(IS)은 상기 제 2 도전 패턴들(L2)의 일부인 입력 패드들(IP), 입력 라인 패턴들(IL) 및 제 1 연결 패드들(M1)을 포함할 수 있다. 또한, 상기 입력 패턴들(IS)은 상기 제 1 비아들(V1) 및 상기 제 1 도전 패턴들(L1)의 일부인 제 2 칩 패드들(C2)을 더 포함할 수 있다. 상기 제 1 비아들(V1)은 상기 제 1 연결 패드들(M1)과 상기 제 2 칩 패드들(C2)을 연결할 수 있다. 상기 입력 패드들(IP)은 제 2 보호층(420)에 의하여 덮이지 않은 상기 제 2 도전 패턴들(L2)의 노출될 부분들일 수 있다. 상기 입력 라인 패턴들(IL) 및 상기 제 1 연결 패드들(M1)은 상기 제 2 보호층(420)에 의하여 덮일 수 있다. 상기 입력 패드들(IP)이 제공되는 영역은 입력 패드 영역(IR)로 지칭될 수 있다. 상기 제 2 칩 패드들(C2)이 제공되는 영역은 제 2 칩 패드 영역(CR2)으로 지칭될 수 있다. 상기 입력 패드들(IP)은 상기 제 2 방향(D2)을 따라 일 열로 배치될 수 있다. 이와는 달리, 상기 입력 패드들(IP)은 복수의 열들을 포함할 수 있다 마찬가지로, 상기 제 2 칩 패드들(C2)은 상기 제 2 방향(D2)을 따라 일 열로 배치될 수 있다.
상기 필름 기판(100) 상에 칩 배치 영역(DR)이 제공될 수 있다. 상기 칩 배치 영역(DR)은 도 1d에 도시된 반도체 칩(CH)이 배치되는 영역일 수 있다. 상기 칩 배치 영역(DR)은 제 1 면(100a) 상에 정의될 수 있다. 일 예로, 상기 칩 배치 영역(DR)은 상기 제 1 보호층(410)에 의하여 덮이지 않은 상기 제 1 도전 패턴들(L1)의 노출된 부분들 일 수 있다.
상기 칩 배치 영역(DR)에 칩 패드들이 제공될 수 있다. 일 예로, 상기 칩 패드들은 상기 제 1 칩 패드들(C1) 및 상기 제 2 칩 패드들(C2)을 포함할 수 있다. 상기 칩 배치 영역(DR)은 상기 제 1 에지(S1)에 인접할 수 있다. 본 실시예에 있어서, 상기 제 2 칩 패드 영역(CR2)은 상기 제 1 칩 패드 영역(CR1)보다 상기 제 1 에지(S1)에 보다 가까울 수 있다.
상기 출력 패드 영역(OR)은 상기 제 2 에지(S2)에 인접할 수 있다. 즉, 상기 제 1 보호층(410)에 의하여 노출된 상기 제 1 면(100a)의 양 단부 중 일 측에는 상기 출력 패드 영역(OR)이 제공되고, 타 측에는 상기 칩 배치 영역(DR)이 제공될 수 있다.
평면적 관점에서, 상기 입력 패드 영역(IR)은 상기 출력 패드 영역(OR)과 상기 칩 배치 영역(DR) 사이에 위치할 수 있다. 상기 칩 배치 영역(DR)과 상기 출력 패드 영역(OR) 사이의 제 2 거리(d2)는 상기 칩 배치 영역(DR)과 상기 입력 패드 영역(IR) 사이의 제 1 거리(d1) 보다 클 수 있다. 일 예로, 상기 입력 패드 영역(IR)은 상기 제 2 에지(S2) 보다 상기 제 1 에지(S1)에 가까울 수 있다.
상기 출력 패턴들(OS)의 적어도 일부는 상기 입력 패턴들(IS)과 상기 필름 기판(100)을 사이에 두고 오버랩될 수 있다. 일 예로, 상기 입력 라인 패턴들(IL)은 상기 출력 라인 패턴들(OL)과 상기 필름 기판(100)의 두께 방향인 제 3 방향(D3)으로 오버랩될 수 있다. 또한, 상기 입력 패드들(IP)은 상기 출력 라인 패턴들(OL)과 오버랩될 수 있다. 상기 제 1 칩 패드들(C1)은 상기 입력 라인 패턴들(IL)과 오버랩될 수 있다.
본 발명의 실시예들에 따른 칩 온 필름 패키지(Chip on Film package)는 상기 필름 패키지(FP1)에 실장된 반도체 칩(CH)을 포함할 수 있다. 일 예로, 상기 상기 반도체 칩(CH)은 디스플레이 구동 칩(display driver IC)과 같은 구동 소자일 수 있다. 일 예로, 상기 반도체 칩(CH)은 상기 제 1 면(100a)에 배치될 수 있다. 상기 반도체 칩(CH)은 상기 칩 배치 영역(DR)에서 상기 제 1 칩 패드들(C1) 및 상기 제 2 칩 패드들(C2)과 연결될 수 있다. 일 예로, 상기 반도체 칩(CH)은 연결 단자들(250)을 통하여 상기 제 1 칩 패드들(C1) 및 상기 제 2 칩 패드들(C2)과 연결될 수 있다. 일 예로, 상기 연결 단자들(250)은 범프 또는 솔더볼일 수 있다.
상기 입력 패턴들(IS)과 상기 출력 패턴들(OS)은 상기 반도체 칩(CH)을 기준으로 동일한 방향에 배치될 수 있다. 일 예로, 상기 입력 패턴들(IS)은 상기 반도체 칩(CH)으로부터 상기 제 1 방향(D1)으로 연장되고, 상기 출력 패턴들(OS)도 상기 반도체 칩(CH)으로부터 상기 제 1 방향(D1)으로 연장될 수 있다. 상기 입력 패턴들(IS)과 상기 출력 패턴들(OS)은 상기 반도체 칩(CH)과 상기 제 2 에지(S2) 사이에 한정되어 제공될 수 있다. 즉, 상기 반도체 칩(CH)과 상기 제 1 에지(S1) 사이에는 상기 입력 패턴들(IS)과 상기 출력 패턴들(OS)을 구성하는 제 1 및 제 2 도전 패턴들(L1, L2) 및 비아들이 제공되지 않을 수 있다. 그 결과, 상기 필름 패키지(FP1)의 상기 제 1 방향(D1)으로의 길이를 줄일 수 있다.
상기 반도체 칩(CH)과 상기 출력 패드들(OP) 사이의 거리는 상기 반도체 칩(CH)과 상기 입력 패드들(IP) 사이의 거리보다 클 수 있다. 일 예로, 상기 출력 패드들(OP)은 상기 반도체 칩(CH)이 배치되는 면인 상기 제 1 면(100a) 상에 배치될 수 있다.
본 발명의 실시예들에 따른 칩 온 필름 패키지의 형성은 쏘잉 전의 필름 상에 상기 반도체 칩들(CH)을 부착 한 후, 필름을 쏘잉하는 공정을 포함할 수 있다. 쏘잉 전의 필름은 쏘잉 후 상기 제 1 및 제 2 도전 패턴들(L1, L2)이 되는 도전층을 포함할 수 있다. 쏘잉 공정 동안 상기 도전층의 적어도 일부가 함께 제거될 수 있다.
본 발명의 실시예들에 따른 패키지 모듈(PM1)은 상기 칩 온 필름 패키지에 연결되는 표시 소자(30) 및 회로 기판(PB)을 포함할 수 있다. 상기 표시 소자(30)는 디스플레이 패널 및 패널 기판(30S)을 포함할 수 있다. 상기 회로 기판(PB)은 연성 인쇄 회로 기판(Flexible Printed Circuit Board; FPCB)을 포함할 수 있다.
상기 표시 소자(30)는 출력 패턴들(OS)을 통하여 상기 반도체 칩(CH)과 연결될 수 있다. 상기 표시 소자(30)의 패드들(30a)과 상기 출력 패드들(OP)이 연결될 수 있다. 일 예로, 상기 표시 소자(30)의 패드들(30a)과 상기 출력 패드들(OP) 사이에 접착성 고분자층 및 상기 접착성 고분자층 내에 제공되는 도전 입자들을 포함하는 제 1 연결부가 제공될 수 있다.
상기 회로 기판(PB)은 입력 패턴들(IS)을 통하여 상기 반도체 칩(CH)과 연결될 수 있다. 상기 회로 기판(PB)의 패드들(PBa)과 상기 입력 패드들(IP)이 연결될 수 있다. 일 예로, 상기 회로 기판(PB)의 패드들(PBa)과 상기 입력 패드들(IP) 사이에 접착성 고분자층 및 상기 접착성 고분자층 내에 제공되는 도전 입자들을 포함하는 제 2 연결부가 제공될 수 있다.
도 1d에 도시된 바와 같이, 상기 필름 패키지(FP1)의 일 단부는 상기 표시 소자(30), 보다 상세하게는 상기 표시 소자(30)의 패널 기판(30S) 아래로 가변적으로 휘어질 수 있다. 즉, 상기 패키지 모듈(PM1)이 전자 장치 내에 실장되는 경우, 상기 필름 패키지(FP1)의 일 단부가 상기 표시 소자(30) 아래로 휘어진 상태로 제공될 수 있다. 상기 반도체 칩(CH)과 상기 패널 기판(30S) 사이에 접착 보호층(A2)이 제공되어, 상기 반도체 칩(CH)을 외부 충격으로부터 보호할 수 있다. 일 예로, 상기 접착 보호층(A2)은 고무 또는 스폰지와 같이 탄성을 갖는 물질을 포함할 수 있다.
상기 필름 패키지(FP1)의 제 1 에지(S1)와 상기 패널 기판(30S)의 하면에 의하여 정의되는 외부 모듈 영역(A1)은 상기 패키지 모듈(PM1)을 포함하는 전자 장치의 다른 구성들이 배치되는 공간일 수 있다. 일 예로, 상기 외부 모듈 영역(A1)은 상기 전자 장치의 구동을 위한 배터리가 제공되는 공간일 수 있다. 본 발명의 실시예들에 따르면, 상기 필름 패키지(FP1)의 크기를 줄여 상기 영역(A1)을 확대할 수 있고, 이에 따라 보다 고용량의 배터리 또는 복수의 배터리들을 포함하는 전자 장치를 제공할 수 있다.
도 2a는 본 발명의 실시예들에 따른 필름 패키지의 단면도이다. 도 2b는 도 2a의 필름 패키지의 제 1 면의 평면도이다. 도 2c는 도 2a의 필름 패키지의 제 2 면의 평면도이다. 도 2d는 도 2a의 필름 패키지를 포함하는 패키지 모듈의 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 2a 내지 도 2d를 참조하여, 본 발명의 실시예들에 따른 필름 패키지(FP2)는 필름 기판(100)을 포함할 수 있다. 상기 제 1 면(100a) 상에 제 1 도전 패턴(L1)이 제공되고, 상기 제 2 면(100b)에 제 2 도전 패턴(L2)이 제공될 수 있다. 제 1 및 제 2 도전 패턴들(L1, L2)과 제 1 비아(V1)는 출력 패턴들(OS) 및 입력 패턴들(IS)을 구성할 수 있다. 일 예로, 상기 출력 패턴들(OS)은 상기 제 1 도전 패턴들(L1)의 일부인 출력 패드들(OP), 출력 라인 패턴들(OL), 제 1 연결 패드들(M1), 상기 제 1 비아(V1), 및 제 1 칩 패드들(C1)을 포함할 수 있다. 상기 제 1 비아들(V1)은 상기 제 1 연결 패드들(M1)과 상기 제 1 칩 패드들(C1)을 연결할 수 있다. 상기 출력 라인 패턴들(OL) 및 상기 제 1 연결 패드들(M1)은 제 1 보호층(410)에 의하여 덮일 수 있다.
본 실시예에서, 상기 입력 패드들(IP)은 상기 출력 패드들(OP)과 다른 면에 제공될 수 있다. 일 예로, 상기 입력 패턴들(IS)은 상기 제 2 도전 패턴들(L2)의 일부인 입력 패드들(IP), 입력 라인 패턴들(IL) 및 제 2 칩 패드들(C2)을 포함할 수 있다. 상기 입력 라인 패턴들(IL)은 제 2 보호층(420)에 의하여 덮일 수 있다.
칩 배치 영역(DR)은 제 2 면(100b) 상에 정의될 수 있다. 일 예로, 상기 칩 배치 영역(DR)은 상기 제 2 보호층(420)에 의하여 덮이지 않은 상기 제 2 도전 패턴들(L2)의 노출된 부분들 수 있다.
상기 칩 배치 영역(DR)은 상기 제 1 에지(S1)에 인접할 수 있다. 본 실시예에 있어서, 상기 제 1 칩 패드 영역(CR1)은 상기 제 2 칩 패드 영역(CR2)보다 상기 제 1 에지(S1)에 보다 가까울 수 있다. 상기 출력 패드 영역(OR)은 상기 제 2 에지(S2)에 인접할 수 있다. 상기 입력 패드 영역(IR)은 상기 출력 패드 영역(OR)과 상기 칩 배치 영역(DR) 사이에 위치할 수 있다.
상기 출력 패턴들(OS)의 적어도 일부는 상기 입력 패턴들(IS)과 상기 필름 기판(100)을 사이에 두고 오버랩될 수 있다. 일 예로, 상기 입력 라인 패턴들(IL)은 상기 출력 라인 패턴들(OL)과 상기 필름 기판(100)의 두께 방향인 제 3 방향(D3)으로 오버랩될 수 있다. 또한, 상기 입력 패드들(IP) 및 상기 제 2 칩 패드들(C2)은 상기 출력 라인 패턴들(OL)과 오버랩될 수 있다.
본 발명의 실시예들에 따른 칩 온 필름 패키지(Chip on Film package)는 상기 필름 패키지(FP2)에 실장된 반도체 칩(CH)을 포함할 수 있다. 상기 입력 패턴들(IS)과 상기 출력 패턴들(OS)은 상기 반도체 칩(CH)을 기준으로 동일한 방향에 배치될 수 있다. 상기 반도체 칩(CH)은 상기 제 2 면(100b)에 실장될 수 있다. 일 예로, 상기 출력 패드들(OP)은 상기 반도체 칩(CH)이 배치되는 면의 반대 면인 상기 제 1 면(100a) 상에 배치될 수 있다.
본 발명의 실시예들에 따른 패키지 모듈(PM2)은 상기 칩 온 필름 패키지에 연결되는 표시 소자(30) 및 회로 기판(PB)을 포함할 수 있다. 도 2d에 도시된 바와 같이, 상기 회로 기판(PB)은 상기 반도체 칩(CH)과 동일한 상기 제 2 면(100b)에 배치될 수 있다. 상기 회로 기판(PB)의 두께는 상기 반도체 칩(CH)의 두께보다 클 수 있다. 일 예로, 상기 회로 기판(PB)은 상기 반도체 칩(CH)의 상면을 덮을 수 있다. 일 예로, 상기 회로 기판(PB)은 상기 반도체 칩(CH)의 상부를 수용할 수 있는 리세스 영역을 포함할 수 있으며, 상기 반도체 칩(CH)의 상부는 상기 리세스 영역 내에 삽입될 수 있다. 일 예로, 상기 회로 기판(PB)은 상기 제 1 에지(S1)를 넘어 연장될 수 있다. 상기 회로 기판(PB)과 상기 반도체 칩(CH) 사이에는 상호간의 신호 간섭을 방지하기 위한 쉴딩층(115)이 제공될 수 있다. 일 예로, 상기 쉴딩층(115)은 EMI 테이프 또는 PI 테이프일 수 있다.
도 3a는 본 발명의 실시예들에 따른 필름 패키지의 단면도이다. 도 3b는 도 3a의 필름 패키지의 제 1 면의 평면도이다. 도 3c는 도 3a의 필름 패키지의 제 2 면의 평면도이다. 도 3d는 도 3a의 필름 패키지를 포함하는 패키지 모듈의 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 3a 내지 도 3d를 참조하여, 본 발명의 실시예들에 따른 필름 패키지(FP3)는 필름 기판(100)을 포함할 수 있다. 제 1 및 제 2 도전 패턴들(L1, L2)과 제 1 및 제 2 비아(V1, V2)는 출력 패턴들(OS) 및 입력 패턴들(IS)을 구성할 수 있다. 일 예로, 상기 출력 패턴들(OS)은 출력 패드들(OP), 상기 제 2 비아들(V2), 제 2 연결 패드들(M2), 출력 라인 패턴들(OL), 제 1 연결 패드들(M1), 상기 제 1 비아들(V1), 및 제 1 칩 패드들(C1)을 포함할 수 있다. 상기 제 2 비아들(V2)은 상기 출력 패드들(OP)과 상기 제 2 연결 패드들(M2)을 연결할 수 있다. 상기 제 1 비아들(V1)은 상기 제 1 연결 패드들(M1)과 상기 제 1 칩 패드들(C1)을 연결할 수 있다.
본 실시예에서, 상기 입력 패드들(IP)은 상기 출력 패드들(OP)과 같은 면인 제 1 면(100a)에 제공될 수 있다. 일 예로, 상기 입력 패턴들(IS)은 상기 제 2 도전 패턴들(L1)의 일부인 입력 패드들(IP), 입력 라인 패턴들(IL) 및 제 2 칩 패드들(C2)을 포함할 수 있다.
칩 배치 영역(DR)은 제 1 면(100a) 상에 정의될 수 있다. 일 예로, 상기 칩 배치 영역(DR)은 상기 제 1 보호층(410)에 의하여 덮이지 않은 상기 제 1 도전 패턴들(L1)의 노출된 부분들 수 있다. 본 실시예에 있어서, 상기 제 1 칩 패드 영역(CR1)은 상기 제 2 칩 패드 영역(CR2)보다 상기 제 1 에지(S1)에 보다 가까울 수 있다. 상기 출력 패턴들(OS)의 적어도 일부는 상기 입력 패턴들(IS)과 상기 필름 기판(100)을 사이에 두고 오버랩될 수 있다. 일 예로, 상기 입력 라인 패턴들(IL)은 상기 출력 라인 패턴들(OL)과 상기 필름 기판(100)의 두께 방향인 제 3 방향(D3)으로 오버랩될 수 있다. 또한, 상기 입력 패드들(IP) 및 상기 제 2 칩 패드들(C2)은 상기 출력 라인 패턴들(OL)과 오버랩될 수 있다.
본 발명의 실시예들에 따른 칩 온 필름 패키지(Chip on Film package)는 상기 필름 패키지(FP3)에 실장된 반도체 칩(CH)을 포함할 수 있다. 상기 입력 패턴들(IS)과 상기 출력 패턴들(OS)은 상기 반도체 칩(CH)을 기준으로 동일한 방향에 배치될 수 있다. 상기 반도체 칩(CH)은 상기 제 1 면(100a)에 실장될 수 있다. 일 예로, 상기 출력 패드들(OP)은 상기 반도체 칩(CH)이 배치되는 면과 동일한 면인 상기 제 1 면(100a) 상에 배치될 수 있다.
본 발명의 실시예들에 따른 패키지 모듈(PM3)은 상기 칩 온 필름 패키지에 연결되는 표시 소자(30) 및 회로 기판(PB)을 포함할 수 있다. 도 3d에 도시된 바와 같이, 상기 회로 기판(PB)은 상기 반도체 칩(CH)과 동일한 상기 제 1 면(100a)에 배치될 수 있다. 일 예로, 상기 회로 기판(PB)은 상기 반도체 칩(CH)의 상면을 덮을 수 있다.
도 4a는 본 발명의 실시예들에 따른 필름 패키지의 제 1 에지(S1) 측의 단면도이다. 도 4b는 도 4a의 제 3 도전 패턴(L3)을 포함하는 필름 기판의 평면도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략될 수 있다. 본 발명의 실시예들에 있어서, 필름 기판(100) 표면 및 내부에 제공되는 도전 패턴들은 2층, 3층 또는 그 이상일 수 있다. 일 예로, 도 4a 및 도 4b에 도시된 바와 같이, 제 1 도전 패턴(L1)과 제 2 도전 패턴(L2) 사이에 제 3 도전 패턴(L3)이 제공될 수 있다. 본 발명의 실시예들에 따르면, 상기 제 3 도전 패턴(L3)은 출력 패턴들(OS) 및 입력 패턴들(IS)을 구성하지 않을 수 있으며, 상기 출력 패턴들(OS)과 상기 입력 패턴들(IS) 사이의 신호 간섭을 완화하는 쉴딩 도전 패턴일 수 있다. 일 예로, 상기 제 3 도전 패턴(L3)은 상기 제 1 도전 패턴(L1)과 상기 제 2 도전 패턴(L2)이 오버랩되는 영역(OLR)에 제공될 수 있다. 도 4b에는 상기 제 3 도전 패턴(L3)이 출력 패드 영역(OR)을 덮지 않는 것으로 도시되었으나, 이와는 달리, 상기 제 3 도전 패턴(L3)은 상기 출력 패드 영역(OR)을 덮도록 제 2 에지(S2) 방향으로 연장될 수 있다. 또한, 상기 제 3 도전 패턴(L3)은 칩 배치 영역(DR)을 덮지 않는 것으로 도시되었으나, 이와는 달리 칩 배치 영역(DR)의 적어도 일부를 덮을 수 있다. 일 예로, 상기 제 3 도전 패턴(L3)은 제 1 칩 패드 영역(CR1)을 덮을 수 있다.
도 5는 본 발명의 실시예들에 따른 필름 패키지를 포함하는 패키지 모듈(PM4)의 단면도이다. 본 실시예에 따른 필름 패키지(FP4)는 한 층의 도전 패턴으로 출력 패턴들(OS) 및 입력 패턴들(IS)을 구성할 수 있으나, 이에 한정되지 않으며 2층 이상의 도전 패턴들을 포함할 수 있다.
본 실시예에 있어서, 필름 패키지(FP4)의 제 1 에지(S1)는 회로 기판(PB)이 필름 기판(100)을 사이에 두고 반도체 칩(CH)과 제 3 방향(D3)으로 이격되도록 휘어질 수 있다. 그 결과, 상기 패키지 모듈(PM4)을 포함하는 전자 장치의 외부 모듈 영역(A1)이 확대될 수 있다.
도 6은 본 발명의 실시예들에 따른 필름 패키지의 제 1 면의 평면도이다. 본 실시예에 있어서, 필름 기판(100) 상에 바이패스 패턴들(BPP)이 제공되는 바이패스 영역들(BR)이 정의될 수 있다. 상기 바이패스 패턴들(BPP)은 출력 패드 영역(OR)의 적어도 일측에 배치되는 제 1 바이패스 패드들(BP1) 및 입력 패드 영역(IR)의 적어도 일측에 배치되는 제 2 바이패스 패드들(BP2)을 포함할 수 있다. 상기 제 1 바이패스 패드들(BP1)은 출력 패드들(OP)의 배열 방향을 따라 배치될 수 있다. 상기 제 2 바이패스 패드들(BP2)은 입력 패드들의 배열 방향을 따라 배치될 수 있다.
상기 제 1 바이패스 패드들(BP1)과 상기 제 2 바이패스 패드들(BP2)을 연결하는 바이패스 라인들(BL)이 제공될 수 있다. 도 6에 도시된 바와 같이, 상기 제 1 바이패스 패드들(BP1)과 상기 제 2 바이패스 패드들(BP2)이 서로 다른 면에 제공되는 경우, 상기 바이패스 라인들(BL)은 이들을 연결하기 위하여 상기 필름 기판(100)을 관통하는 비아들을 포함할 수 있다.
상기 제 1 바이패스 패드들(BP1) 및 상기 제 2 바이패스 패드들(BP2)은 칩 패드 영역(DR), 보다 상세하게는 제 1 칩 패드들(C1)로부터 상기 제 1 방향(D1)으로 이격될 수 있다. 즉, 상기 바이패스 패턴들(BPP)은 상기 칩 패드 영역(DR)과 수평적으로, 보다 상세하게는 상기 제 2 방향(D2) 및 이의 반대 방향으로 오버랩되지 않을 수 있다. 상기 바이패스 패턴들(BPP)은 상기 반도체 칩(CH)을 통하지 않고 표시 소자(30, 도 1d참조)와 회로 기판(BP, 도 1d참조)을 연결하기 위한 배선일 수 있다. 본 발명의 실시예들에 따르면 상기 바이패스 패턴들(BPP)은 상기 칩 패드 영역(DR)과 제 2 에지(S2) 사이에 한정되어 제공될 수 있다. 그 결과, 상기 바이패스 패턴들(BPP)의 저항이 감소될 수 있다.
도 7은 본 발명의 실시예들에 따른 칩 온 필름 패키지(CP1)의 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 7을 참조하여, 본 발명의 실시예들에 따른 칩 온 필름 패키지(CP1)는 필름 기판(100)을 포함할 수 있다. 상기 칩 온 필름 패키지(CP1)는 필름 기판(100)을 포함하는 필름 패키지에 실장된 반도체 칩(CH)을 포함할 수 있다.
제 1, 제 2 및 제 3 도전 패턴들(L1, L2, L3)과 비아들(V1, V3, V4)는 출력 패턴들(OS1, OS2) 및 입력 패턴들(IS)을 구성할 수 있다. 상기 제 3 도전 패턴들(L3)은 제 1 도전 패턴들(L1)과 제 2 도전 패턴들(L2) 사이에 제공될 수 있다.
일 예로, 상기 제 1 출력 패턴들(OS1)은 제 1 출력 패드들(OP1), 제 1 출력 라인 패턴들(OL1), 및 제 1 칩 패드들(C1)을 포함할 수 있다. 상기 제 2 출력 패턴들(OS2)은 제 2 출력 패드들(OP2), 제 2 출력 라인 패턴들(OL2), 제 3 칩 패드들(C3), 및 비아들(V3, V4)을 포함할 수 있다. 상기 제 1 출력 패턴들(OS1)과 상기 제 2 출력 패턴들(OS2)은 각각 반도체 칩(CH)의 제 1 단자들 및 제 2 단자들과 연결될 수 있다. 일 예로, 상기 반도체 칩(CH)의 제 1 단자들은 일 열로 배치될 수 있고, 제 2 단자들은 상기 제 1 단자들을 따라 일 열로 배치될 수 있다.
상기 입력 패턴들(IS)은 입력 패드들(IP), 입력 라인 패턴들(IL), 제 1 연결 패드들(M1), 제 1 비아들(V1) 및 제 2 칩 패드들(C2)을 포함할 수 있다. 본 발명의 실시예들에 따른 패키지 모듈은 상기 칩 온 필름 패키지에 연결되는 표시 소자 및 회로 기판을 포함할 수 있다.
도 8은 본 발명의 실시예들에 따른 칩 온 필름 패키지(CP2)의 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 8을 참조하여, 본 발명의 실시예들에 따른 칩 온 필름 패키지(CP2)는 필름 기판(100)을 포함할 수 있다. 상기 칩 온 필름 패키지(CP2)는 필름 기판(100)을 포함하는 필름 패키지에 실장된 반도체 칩(CH)을 포함할 수 있다.
제 1, 제 2 및 제 3 도전 패턴들(L1, L2, L3)과 비아들(V1, V3, V4)는 출력 패턴들(OS1, OS2) 및 입력 패턴들(IS)을 구성할 수 있다. 일 예로, 상기 제 1 출력 패턴들(OS1)은 제 1 출력 패드들(OP1), 제 1 출력 라인 패턴들(OL1), 제 2 비아들(V2) 및 제 1 칩 패드들(C1)을 포함할 수 있다. 상기 제 2 출력 패턴들(OS2)은 제 2 출력 패드들(OP2), 제 2 출력 라인 패턴들(OL2), 제 3 칩 패드들(C3), 및 비아들(V3, V4)을 포함할 수 있다. 상기 제 1 출력 패턴들(OS1)과 상기 제 2 출력 패턴들(OS2)은 각각 반도체 칩(CH)의 제 1 단자들 및 제 2 단자들과 연결될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 서로 대향하는 제 1 면 및 제 2 면을 갖는 필름 기판;
    상기 필름 기판 상의 출력 패턴들 및 입력 패턴들을 포함하고,
    상기 출력 패턴들은 제 1 칩 패드들 및 상기 제 1 칩 패드들과 전기적으로 연결되고 이로부터 제 1 방향으로 이격되는 출력 패드들을 포함하고,
    상기 입력 패턴들은 상기 제 1 칩 패드들과 인접한 제 2 칩 패드들 및 상기 제 2 칩 패드들과 전기적으로 연결되고 이로부터 상기 제 1 방향으로 이격되는 입력 패드들을 포함하고,
    상기 출력 패턴들의 적어도 일부는 상기 입력 패턴들과 상기 필름 기판을 사이에 두고 오버랩되는 필름 패키지.
  2. 제 1 항에 있어서,
    상기 필름 기판은 제 1 에지 및 상기 제 1 에지로부터 상기 제 1 방향으로 이격되는 제 2 에지를 포함하고,
    상기 제 1 칩 패드들 및 상기 제 2 칩 패드들은 상기 제 1 에지에 인접하는 필름 패키지.
  3. 제 2 항에 있어서,
    상기 출력 패드들은 상기 제 2 에지에 인접하고,
    상기 입력 패드들은 상기 출력 패드들과 상기 제 2 칩 패드들 사이에 배치되는 필름 패키지.
  4. 제 3 항에 있어서,
    상기 출력 패드들은 상기 제 1 면 상에 배치되고,
    상기 입력 패드들은 상기 제 2 면 상에 배치되는 필름 패키지.
  5. 제 3 항에 있어서,
    상기 입력 패드들 및 상기 출력 패드들은 상기 제 1 면 상에 배치되는 필름 패키지.
  6. 제 2 항에 있어서,
    상기 제 2 칩 패드들은 상기 제 1 칩 패드들보다 상기 제 1 에지에 더 가까운 필름 패키지.
  7. 제 1 항에 있어서,
    상기 출력 패턴들은 상기 제 1 면 상에 제공되고 상기 제 1 칩 패드들과 상기 출력 패드들을 연결하는 출력 라인 패턴들을 포함하고,
    상기 입력 패턴들은 상기 제 2 면 상에 제공되고 상기 제 2 칩 패드들과 상기 입력 패드들을 연결하는 입력 라인 패턴들을 포함하고,
    상기 출력 라인 패턴들과 상기 입력 라인 패턴들은 상기 필름 기판을 사이에 두고 오버랩되는 필름 패키지.
  8. 제 7 항에 있어서,
    상기 필름 기판 내에서 상기 출력 라인 패턴들과 상기 입력 라인 패턴들 사이에 배치되는 쉴딩 도전 패턴을 더 포함하는 필름 패키지.
  9. 제 1 항에 있어서,
    상기 필름 기판 상에 제공되는 바이패스 패턴들을 더 포함하고,
    상기 바이패스 패턴들은:
    상기 출력 패드들의 적어도 일측에 배치되는 제 1 바이패스 패드들; 및
    상기 입력 패드들의 적어도 일측에 배치되는 제 2 바이패스 패드들을 포함하고,
    상기 제 1 바이패스 패드들 및 상기 제 2 바이패스 패드들은 상기 제 1 칩 패드들로부터 상기 제 1 방향으로 이격되는 필름 패키지.
  10. 제 9 항에 있어서,
    상기 바이패스 패턴들은 상기 제 1 바이패스 패드들과 상기 제 2 바이 패스 패드들을 연결하는 바이패스 라인들을 더 포함하는 필름 패키지.
  11. 서로 대향하는 제 1 면 및 제 2 면을 갖는 필름 기판;
    상기 제 1 면 상의 반도체 칩;
    상기 반도체 칩으로부터 제 1 방향으로 연장되는 출력 패턴들, 상기 출력 패턴들은 출력 라인 패턴들 및 이들의 단부에 배치되는 출력 패드들을 포함하고; 및
    상기 반도체 칩으로부터 상기 제 1 방향으로 연장되는 입력 패턴들, 상기 입력 패턴들은 입력 라인 패턴들 및 이들의 단부에 배치되는 입력 패드들을 포함하고,
    상기 출력 라인 패턴들과 상기 입력 라인 패턴들은 상기 필름 기판을 사이에 두고 오버랩되는 칩 온 필름 패키지.
  12. 제 11 항에 있어서,
    상기 필름 기판은 상기 반도체 칩과 인접한 제 1 에지 및 상기 제 1 에지로부터 상기 제 1 방향으로 이격되는 제 2 에지를 포함하고,
    상기 출력 패턴들 및 상기 입력 패턴들은 상기 반도체 칩과 상기 제 2 에지 사이에 한정되어 제공되는 칩 온 필름 패키지.
  13. 제 11 항에 있어서,
    상기 반도체 칩과 상기 출력 패드들 사이의 거리는 상기 반도체 칩과 상기 입력 패드들 사이의 거리보다 먼 칩 온 필름 패키지.
  14. 제 11 항에 있어서,
    상기 출력 패드들은 상기 제 1 면 상에 제공되는 칩 온 필름 패키지.
  15. 제 14 항에 있어서,
    상기 입력 패드들은 상기 제 2 면 상에 제공되는 칩 온 필름 패키지.
  16. 제 1 에지 및 상기 제 1 에지로부터 제 1 방향으로 이격되는 제 2 에지를 포함하는 필름 기판;
    상기 제 1 에지에 인접하여 상기 필름 기판의 일 면 상에 배치되는 반도체 칩;
    상기 필름 기판 상에 제공되고 상기 반도체 칩과 연결되는 출력 패턴들 및 입력 패턴들;
    상기 제 2 에지에 인접하여 상기 출력 패턴들과 연결되는 표시 소자; 및
    상기 입력 패턴들과 연결되는 회로 기판을 포함하는 패키지 모듈.
  17. 제 16 항에 있어서,
    상기 출력 패턴들 및 상기 입력 패턴들은 상기 반도체 칩과 상기 제 2 에지 사이에 한정되어 제공되는 패키지 모듈.
  18. 제 16 항에 있어서,
    상기 반도체 칩은 상기 필름 기판의 제 1 면 상에 제공되고,
    상기 회로 기판은 상기 제 1 면의 반대면인 상기 필름 기판의 제 2 면 상에 제공되는 패키지 모듈.
  19. 제 16 항에 있어서,
    상기 회로 기판 및 상기 반도체 칩은 상기 필름 기판의 제 1 면 상에 제공되는 패키지 모듈.
  20. 제 19 항에 있어서,
    상기 회로 기판은 상기 반도체 칩의 상면을 덮는 패키지 모듈.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210041143A (ko) * 2019-10-04 2021-04-15 삼성전자주식회사 필름 패키지 및 패키지 모듈의 제조 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200013185A (ko) * 2018-07-26 2020-02-06 매그나칩 반도체 유한회사 반도체 패키지 제조 방법
US11037915B2 (en) * 2019-02-14 2021-06-15 Facebook Technologies, Llc Integrated display devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160091595A (ko) * 2015-01-26 2016-08-03 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치
KR20180001672A (ko) * 2016-06-24 2018-01-05 삼성전자주식회사 필름 패키지, 패키지 모듈, 및 패키지의 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7906374B2 (en) 2008-02-18 2011-03-15 Himax Technologies Limited COF packaging structure, method of manufacturing the COF packaging structure, and method for assembling a driver IC and the COF packaging structure thereof
US9118324B2 (en) * 2008-06-16 2015-08-25 Silicon Works Co., Ltd. Driver IC chip and pad layout method thereof
KR20110082643A (ko) * 2010-01-12 2011-07-20 삼성전자주식회사 반도체 칩의 실장 기판 및 이를 갖는 반도체 패키지
KR101838736B1 (ko) * 2011-12-20 2018-03-15 삼성전자 주식회사 테이프 배선 기판 및 이를 포함하는 칩 온 필름 패키지
KR101942918B1 (ko) 2012-05-03 2019-01-28 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 장치 어셈블리
KR101383085B1 (ko) 2012-06-25 2014-04-08 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102017158B1 (ko) 2013-03-04 2019-09-02 삼성전자주식회사 칩 온 필름 패키지 및 이를 갖는 표시 장치
KR102144378B1 (ko) 2013-08-27 2020-08-13 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 표시 장치
KR102258746B1 (ko) 2014-08-13 2021-06-01 삼성전자주식회사 벤딩부를 갖는 칩 온 필름 패키지
KR102339969B1 (ko) 2014-10-10 2021-12-16 엘지디스플레이 주식회사 칩-온-필름 회로 및 그를 포함하는 플렉서블 표시장치
KR102371358B1 (ko) * 2015-01-23 2022-03-08 삼성전자주식회사 반도체 패키지 및 이를 사용하는 패키지 모듈
JP6448391B2 (ja) 2015-01-28 2019-01-09 株式会社ジャパンディスプレイ 表示モジュール
KR102611499B1 (ko) * 2015-12-15 2023-12-06 엘지디스플레이 주식회사 플렉서블 표시장치
KR102537441B1 (ko) * 2016-06-23 2023-05-30 삼성디스플레이 주식회사 플렉서블 표시 장치 및 이의 제조 방법
CN115066085B (zh) * 2016-07-22 2023-06-23 Lg伊诺特有限公司 柔性电路板、柔性电路板封装芯片和包括柔性电路板的电子设备
KR102631989B1 (ko) * 2016-10-31 2024-01-31 엘지디스플레이 주식회사 유기발광 표시장치 및 그 제조방법
KR102328314B1 (ko) * 2017-09-15 2021-11-17 엘지디스플레이 주식회사 전계 발광 표시 장치 및 전계 발광 표시 장치용 드라이버 ic 필름부

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160091595A (ko) * 2015-01-26 2016-08-03 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치
KR20180001672A (ko) * 2016-06-24 2018-01-05 삼성전자주식회사 필름 패키지, 패키지 모듈, 및 패키지의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210041143A (ko) * 2019-10-04 2021-04-15 삼성전자주식회사 필름 패키지 및 패키지 모듈의 제조 방법

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Publication number Publication date
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