[go: up one dir, main page]

KR102144378B1 - 칩 온 필름 패키지 및 이를 포함하는 표시 장치 - Google Patents

칩 온 필름 패키지 및 이를 포함하는 표시 장치 Download PDF

Info

Publication number
KR102144378B1
KR102144378B1 KR1020130101925A KR20130101925A KR102144378B1 KR 102144378 B1 KR102144378 B1 KR 102144378B1 KR 1020130101925 A KR1020130101925 A KR 1020130101925A KR 20130101925 A KR20130101925 A KR 20130101925A KR 102144378 B1 KR102144378 B1 KR 102144378B1
Authority
KR
South Korea
Prior art keywords
wiring
film
chip
substrate
film substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020130101925A
Other languages
English (en)
Other versions
KR20150024688A (ko
Inventor
정재민
하정규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130101925A priority Critical patent/KR102144378B1/ko
Priority to US14/327,138 priority patent/US9362333B2/en
Publication of KR20150024688A publication Critical patent/KR20150024688A/ko
Application granted granted Critical
Publication of KR102144378B1 publication Critical patent/KR102144378B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/10—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 칩 온 필름 패키지 및 그 것을 포함하는 표시 장치를 제공한다. 표시 장치는 패널 기판과 표시 기판을 포함하는 표시 패널, 회로 기판 및 이들과 연결되는 칩 온 필름 패키지를 포함할 수 있다. 칩 온 필름 패키지는 서로 대향하는 제1 면, 제2 면, 및 굴절부를 구비하는 필름 기판을 포함할 수 있다. 필름 기판의 제1 면 상에 반도체 칩이 실장되고, 제2 면 상에 패널 기판과 연결되는 제1 배선 및 제1 배선과 분리되어 반도체 칩과 연결되는 제2 배선이 배치될 수 있다. 특히, 필름 기판의 굴절부에 인접하여 배치된 이방성 도전막을 통해 제1 배선과 제2 배선은 서로 연결될 수 있다. 이에 따라 반도체 칩으로부터 표시 패널로 안정적으로 신호가 전송될 수 있어 고 신뢰성의 칩 온 필름 패키지 및 그 것을 포함하는 표시장치를 제공할 수 있다.

Description

칩 온 필름 패키지 및 이를 포함하는 표시 장치{Chip-on-film package and display device including the same}
본 발명은 반도체 패키지 기술 및 이를 포함하는 표시 장치에 관한 것으로서, 더욱 상세하게는 칩 온 필름 패키지 및 이를 포함하는 표시 장치에 관한 것이다.
최근 전자 제품은 소형화, 박형화 및 경량화 추세가 이루어지고 있다. 특히, 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성 때문에, 유기 발광 표시 장치(organic light emitting diode display)가, 예를 들면, 모바일 기기용 표시 장치로서 각광을 받고 있다. 유기 발광 장치는 자체 광원을 가지고 있기 때문에, 별도의 광원을 구비하는 표시 장치들(예를 들면, 액정 표시 장치)에 비해 더욱 얇은 두께를 구현할 수 있으며, 이에 따라, 유기 발광 장치는 증가하는 박형화의 요구를 충족시키기 용이하다. 표시 장치의 이러한 박형화를 위해, 칩 온 필름(Chip on Film) 패키지 기술이 표시 장치의 표시패널을 구동하기 위한 반도체 칩을 패키징하는데 사용되고 있지만, 여전히 증가된 신뢰성을 갖는 칩 온 필름(Chip on Film) 패키지 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 고 신뢰성을 갖는 칩 온 필름 패키지 및 이를 포함하는 표시 장치를 제공하는데 있다.
본 발명이 해결하려는 과제는 표시 장치의 표시 패널과 연결하기 위하여 칩 온 필름 패키지의 굴절 시 패키지 필름 기판 상에 배치된 배선이 손상을 입어 반도체 칩의 신호가 표시 패널에 전달되지 않는 불량을 개선할 수 있는 구조 및 방법을 제공하는 데 있다.
상기 과제를 해결하기 위한 본 발명에 따른 칩 온 필름 패키지는, 서로 대향하는 제1 면과 제2 면을 구비한 필름 기판; 상기 필름 기판의 상기 제1 면 상에 실장된 반도체 칩; 상기 필름 기판의 상기 제2 면 상에 배치되고 상기 필름 기판의 일단에 인접한 제1 배선; 상기 제1 배선으로부터 분리 영역을 사이에 두고 이격되어 상기 필름 기판의 상기 제2 면 상에 배치되고, 상기 반도체 칩에 연결되는 제2 배선; 상기 분리 영역에 인접한 상기 제1 배선의 제1 부분 또는 상기 제2 배선의 제1 부분 중 적어도 어느 하나 상에 배치된 이방성 도전막을 포함할 수 있다.
상기 상기 과제를 해결하기 위한 본 발명에 따른 표시 장치는, 패널 기판; 상기 패널 기판 상에 배치된 표시 기판; 회로 기판; 및 칩 온 필름 패키지를 포함하되, 상기 칩 온 필름 패키지는 서로 대향하는 제1 면, 제2 면, 및 굴절부를 구비하는 필름 기판; 상기 필름 기판의 상기 제1 면 상에 실장된 반도체 칩; 및 상기 필름 기판의 상기 제2 면 상에 배치되며 상기 패널 기판과 연결되는 제1 배선 및 상기 제1 배선과 분리되어 상기 반도체 칩과 연결되는 제2 배선을 포함하되, 상기 제1 배선과 상기 제2 배선은 상기 굴절부에 인접하여 배치된 이방성 도전막을 통해 서로 연결될 수 있다.
본 발명에 따른 표시 장치는 의도적으로 단선된 배선들이 굴절부에서 이방성 도전막을 통해 연결된 구조를 포함하는 칩 온 필름 패키지를 포함할 수 있다. 이에 따라, 칩 온 필름 패키지의 굴절부에서 응력에 따른 배선의 의도되지 않은 단선 및 이에 따른 반도체 칩과 표시 패널 사이의 신호 전달 오류를 미연에 방지할 수 있다. 결과적으로, 반도체 칩으로부터 표시 패널로 안정적으로 신호가 전송될 수 있어 칩 온 필름 패키지 및 그 것을 포함하는 표시 장치의 고 신뢰성을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 칩 온 필름 패키지의 단면도이다.
도 2는 도 1에 도시된 칩 온 필름 패키지의 구부러진 구조를 나타내는 단면도이다.
도 3은 도 1의 A 영역을 개괄적으로 나타내는 평면도이다.
도 4 내지 도 6은 칩 온 필름 패키지의 제1 및 제2 배선들의 폭들에서의 가능한 변형들의 일부 예들을 나타내는 평면도들이다.
도 7 내지 도 9는 칩 온 필름 패키지의 제1 및 제2 배선들의 두께에서의 가능한 변형들의 일부 예들을 나타내는 단면도들이다.
도 10 및 도 11은 칩 온 필름 패키지에 대한 이방성 도전막의 위치에서의 가능한 변형들의 일부 예들을 나타내는 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 칩 온 필름 패키지의 단면도이다.
도 13은 도 12에 도시된 칩 온 필름 패키지의 구부러진 구조를 나타내는 단면도이다.
도 14는 본 발명의 실시예들에 따른 칩 온 필름 패키지를 포함한 표시 장치의 일부를 개괄적으로 나타내는 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 발명의 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다. 도면상의 동일한 구성 요소에 대해서는 동일한 참조부호 또는 용어를 사용하고, 동일한 구성 요소에 대해서 중복된 설명은 생략될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 연결되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 칩 온 필름 패키지의 단면도이고, 도 2는 도 1에 도시된 칩 온 필름 패키지의 구부러진 구조를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 칩 온 필름 패키지(100)는 필름 기판(10)을 포함한다. 필름 기판(10)은 수지계 재료, 예를 들면, 폴리이미드 또는 폴리에스터 등으로 형성되어 가요성(flexibility)을 가질 수 있다. 필름 기판(10)은 서로 대향하는 제1 면(10a)과 제2 면(10b)을 포함한다. 필름 기판(10)의 제2 면(10b) 상에 제1 배선(30)과 제2 배선(32)이 배치될 수 있다. 또한, 필름 기판(10)의 제1 면(10a) 상에 제3 배선(36) 및 제4 배선(38)이 배치될 수 있다. 제2 배선(32)과 제3 배선(36)을 연결하는 비아 도전막(34)이 필름 기판(10)을 관통하여 배치될 수 있다. 제1 내지 제4 배선들(30, 32, 36, 38) 및 비아 도전막(34)은 도전성을 갖는 금속 물질을 포함할 수 있다. 제1 내지 제4 배선들(30, 32, 36, 38) 및 비아 도전막(34)은 예를 들면, 구리(Cu)를 포함할 수 있다. 제1 내지 제4 배선들(30, 32, 36, 38)은 실질적으로 동일한 두께를 가질 수 있다. 다른 한편, 제1 및 제2 배선들(30, 32)의 두께는 제3 및 제4 배선들(36,38)의 두께보다 더 두꺼울 수 있다. 제1 내지 제4 배선들(30, 32, 36, 38) 각각의 일부는 배선 보호막(40)으로 덮여 보호될 수 있다. 배선 보호막(40)은 예를 들면, 솔더 레지스트 물질을 포함할 수 있다.
필름 기판(10)의 제1 면(10a) 상에 반도체 칩(20)이 실장될 수 있다. 반도체 칩(20)은 도 14에 도시된 바와 같은 표시 장치(200)의 표시 패널(140)의 게이트 라인을 구동하기 위한 게이트 구동 칩 및/또는 데이터 라인을 구동하기 위한 데이터 구동 칩일 수 있다. 반도체 칩(20)은 제3 배선(36)과 제4 배선(38) 상에 솔더볼(22)을 개재시켜 연결될 수 있다. 필름 기판(10)과 반도체 칩(20) 사이의 공간은 언더필 물질(24)로 채워질 수 있다. 언더필 물질(24)은 예를 들면, 레진을 포함할 수 있다.
제1 배선(30)과 제2 배선(32)은 분리 영역(28)에 의해 격리될 수 있다. 필름 기판(10)의 제2 면(10b) 상에 제공된 분리 영역(28)의 거리(L)는 필름 기판(10)의 굴절(bending) 정도를 감안하여 결정될 수 있다. 제1 배선(30)은 도 14에 도시된 바와 같은 표시 장치(200)의 표시 패널(140)에 연결되는 출력배선일수 있다. 예를 들면, 반도체 칩(20)에서 발생된 구동신호를 표시 장치의 표시 패널(140)에 전송하는 배선일 수 있다. 제1 배선(30)은 필름 기판(10)의 일단(11)에 인접하게 배치될 수 있다. 즉, 제1 배선(30)은 분리 영역(28)으로부터 필름 기판(10)의 일단(11)으로 연장될 수 있다. 제1 배선(30)은 제1 부분(30a), 제2 부분(30b) 및 제3 부분(30c)을 포함할 수 있다. 제1 배선(30)의 제1 부분(30a)은 분리 영역(28)에 인접한 제1 배선(30)의 제1 단부일 수 있다. 제1 배선(30)의 제2 부분(30b)은 제1 부분(30a)과 제3 부분(30c)을 연결하는 베이스부일 수 있다. 제1 배선(30)의 제3 부분(30c)은 필름 기판(10)의 일단(11)에 인접한 제1 배선(30)의 제2 단부일 수 있다. 제1 배선(30)의 제3 부분(30c)은 예를 들면, 도 14에 도시된 바와 같은 표시 패널(140)의 패널 기판(120)과 연결되는 출력 단자부일 수 있다. 제1 배선(30)의 제2 부분(30b)은 배선 보호막(40)으로 덮이고 제1 부분(30a)과 제3 부분(30c)은 노출될 수 있다.
제2 배선(32)은 비아 도전막(34)과 연결되는 비아 연결 배선일 수 있다. 제2 배선(32)은 분리 영역(28)에 의해 제1 배선(30)과 이격될 수 있다. 제2 배선(32)은 제1 부분(32a)과 제2 부분(32b)을 포함할 수 있다. 제2 배선(32)의 제1 부분(32a)은 분리 영역(28)에 인접한 단부일 수 있다. 제2 배선(32)의 제2 부분(32b)은 비아 도전막(34)과 연결되는 베이스부일 수 있다. 제2 배선(32)의 제2 부분(32b)은 비아 도전막(34)에 인접한 단부를 포함할 수 있다. 제2 배선(32)의 제2 부분(32b)은 배선 보호막(40)으로 덮일 수 있다. 제2 배선(32)의 제1 부분(32a) 상에 이방성 도전막(50)(Anisotropic conductive film, ACF)이 배치될 수 있다. 이방성 도전막(50)은 전기적 통로를 형성하는 적어도 하나의 도전성 입자(42)와, 적어도 하나의 도전성 입자(42)를 고정하여 접속 신뢰성을 향상시키고 인접 배선들과의 절연성을 보장하는, 절연 물질(44)을 포함할 수 있다. 도전성 입자(42)는 금속 물질을 포함할 수 있다. 예를 들면, 도전성 입자(42)는 니켈(Ni)을 포함할 수 있다. 절연 물질(44)은 예들 들어 절연성 수지를 포함할 수 있다.
제3 배선(36)은 제1 부분(36a)과 제2 부분(36b)을 포함할 수 있다. 제3 배선(36)은 반도체 칩(20)과 비아 도전막(34)에 연결되는 칩 연결 배선일 수 있다. 제3 배선(36)의 제1 부분(36a)은 반도체 칩(20)과 연결되는 영역으로 솔더볼(22)과 접속될 수 있다. 제3 배선(36)의 제1 부분(36a)은 언더필 물질(24)로 덮일 수 있다. 제3 배선(36)의 제2 부분(36b)은 비아 도전막(34)과 연결되는 베이스 부일 수 있다. 제3 배선(36)의 제2 부분(36b)은 비아 도전막(34)에 인접한 제3 배선(36)의 단부를 포함할 수 있다. 제3 배선(36)의 제2 부분(36b)은 배선 보호막(40)으로 덮일 수 있다.
제4 배선(38)은 제1 부분(38a), 제2 부분(38b), 및 제3 부분(38c)을 포함할 수 있다. 제4 배선(38)은 반도체 칩(20)과 연결되며, 필름 기판(10)의 타단(12)으로 연장되는 배선일 수 있다. 제4 배선(38)은 도 14에 도시된 바와 같은 표시 장치(200)의 회로 기판(150)과 연결되는 입력배선일 수 있다. 제4 배선(38)은, 예를 들면, 표시 장치(200)의 회로 기판(150)으로부터 입력 신호를 받는 입력 배선일 수 있다. 제4 배선(38)의 제1 부분(38a)은 솔더볼(22)과 접속하여 반도체 칩(20)과 연결되는 제1 단부일 수 있다. 제4 배선(38)의 제1 부분(38a)은 언더필 물질(24)로 덮일 수 있다. 제4 배선(38)의 제2 부분(38b)은 제1 부분(38a)과 제3 부분(38c)을 연결하는 베이스부일 수 있다. 제4 배선(38)의 제3 부분(38c)은 필름 기판(10)의 타단(12)에 인접한 제4 배선(38)의 제2 단부일 수 있다. 제4 배선(38)의 제3 부분(38c)은 도 14에 도시된 바와 같은 표시 장치(200)의 회로 기판(150)에 연결되는 입력 단자부일 수 있다. 제4 배선(38)의 제2 부분(38b)은 배선 보호막(40)으로 덮이고 제3 부분(38c)은 노출될 수 있다.
도 2를 참조하면, 본 발명의 일 실시예인 칩 온 필름 패키지(100)는, 그것의 가요성을 이용하여, 굴절된(bending) 형태로 제공될 수 있다. 예를 들면, 필름 기판(10)은, 도 1의 분리 영역(28)에 형성되는, 굴절부(60)를 가질 수 있다. 굴절부(60)의 굴절 프로파일(예를 들면, 곡률)은 분리 영역(28)의 거리(L), 제1 및 제2 배선들(30, 32)의 두께, 및 이방성 도전막(50)의 두께 등을 조절함으로써 제어될 수 있다.
제1 배선(30)과 제2 배선(32)이 분리 영역(28)없이 연속적으로 연결되어 하나의 배선을 이룰 경우, 굴절부에서 부러질 수 있다. 예를 들면, 굴절부는 필름 기판(10)에서 가장 작은 곡률 반경을 가지고 굴절되는 영역이기 때문에, 배선이 필름 기판(10)과 같이 충분히 큰 가요성을 갖지 않는다면, 배선의 손상을 유발할 정도로 큰 응력이 굴절부에 위치한 배선에 인가될 수 있다. 배선의 이러한 손상은 전기적 단선 또는 전기적 저항의 급격한 또는 불균일한 증가를 가져올 수 있다. 이에 더하여, 배선의 손상으로 반도체 칩(20)의 신호가 도 14에 도시된 바와 같은 표시 장치(200)의 표시 패널(140)로 전달되지 않아 패키지 신뢰성이 약화될 수 있다. 하지만, 본 발명의 일 실시예에 따른 칩 온 필름 패키지(100)에서는, 배선이 굴절부(60)로부터 이격되어 형성되기 때문에, 응력 집중 및 이에 따른 손상의 우려가 없다.
굴절부(60)에 인접하여 서로 대향하게 배치된 제1 배선(30)과 제2 배선(32)은 이방성 도전막(50)을 통해 서로 연결될 수 있다. 따라서, 제1 배선(30)과 제2 배선(32)은 전기적으로 서로 연결될 수 있다. 예들 들면, 제1 배선(30)의 제1 부분(30a)과 제2 배선(32)의 제1 부분(32a)이 이방성 도전막(50)의 적어도 하나의 도전성 입자(42)를 통해 연결될 수 있다. 굴절부(60)에 인접한 제1 배선(30)의 제1 부분(30a), 제2 배선(32)의 제1 부분(32a) 및 그들 사이에 개재되는 이방성 도전막(50)을 압착시키는 방법(예를 들면, 열 압착 방법)을 이용하여 연결시킬 수 있다. 이러한 압착의 결과로, 제1 배선(30)의 제1 부분(30a)과 제2 배선(32)의 제1 부분(32a)은 이방성 도전막(50)의 적어도 하나의 도전성 입자(42)를 통해 서로 전기적으로 연결되고, 제1 배선(30)의 제1 부분(30a) 및 제2 배선(32)의 제1 부분(32a) 사이의 접촉성은 이방성 도전막(50)의 절연 물질(44)에 의해 강화될 수 있다. 또한, 이방성 도전막(50)의 절연 물질(44)은 이웃하는 배선들 간의 절연 특성을 향상시킬 수 있다. 압착의 결과로, 이방성 도전막(50)은 제1 및 제2 배선들(30, 32)의 제1 부분들(30a, 32a) 사이의 영역을 넘어 필름 기판(10)의 굴절부(60)를 향해 돌출될 수 있다. 제1 배선 및 제2 배선들(30, 32) 상에 배치된 보호막들(40)은 제1 배선(30)의 제1 부분(30a)과 제2 배선(32)의 제1 부분(32a)에 인접한 영역에서 연결될 수 있다. 제1 배선(30)의 제2 부분(30b)은, 필름 기판(10)과 함께, 예를 들면, 제4 배선(38)에 대향하며 인접하는 제2 면(10b)에 대해 기울어질 수 있다. 제1 배선(30)의 제2 부분(30b)의 경사도는 예를 들면, 도 14에 도시된 바와 같은 표시 장치(200)의 표시 패널(140)의 두께에 따라 변경될 수 있다. 제1 배선(30)의 제3 부분(30c)은 도 14에 도시된 바와 같은 표시 장치(200)의 패널 기판(120)과 접속하기 편리하도록 형태가 변경될 수 있다.
본 발명의 실시예에 따른 칩 온 필름 패키지들(100)은 굴절부에서 응력에 따른 배선의 손상으로 인하여 반도체 칩의 신호가 전달되지 않는 문제가 발생되지 않으므로 칩 온 필름 패키지의 고 신뢰성을 확보할 수 있다. 또한, 칩 온 필름 패키지(100)의 배선들(30, 32, 36, 38)은 상기 필름 기판(10)보다 높은 열전도도를 가지므로, 반도체 칩(20)에서 발생되는 열을 효율적으로 방출시킬 수 있다. 이에 더하여, 배선들(30, 32, 36, 38)은 필름 기판(10)의 양면에 배치되어 있으므로 반도체 칩(20)의 전자기 방해(electromagnetic interference; EMI) 특성이 개선될 수 있다.
도 3은 도 1의 A 영역을 개괄적으로 나타내는 평면도이다.
도 3을 참조하면, 복수의 제1 배선들(30) 및 제2 배선들(32) 각각이 일정 간격을 가지고 서로 마주보며 나란히 배열될 수 있다. 예를 들면, 복수의 제1 배선들(30) 및 제2 배선들(32)은 분리 영역(28)에 의해 적어도 그들 각각의 제1 부분들(30a, 32a)이 서로 마주보며 좌우 대칭되도록 배열될 수 있다. 제1 배선(30)은 d1의 폭을 가지며, 제2 배선(32)은 d2의 폭을 가질 수 있다. 제1 배선(30)의 폭과 제2 배선(32)의 폭은 동일할 수 있다(즉, d1=d2). 제1 배선들(30) 각각의 제2 부분(30b)의 상면과 측면은 배선 보호막(40)에 의해 덮일 수 있다. 또한, 제1 배선들(30)의 제2 부분들(30b) 사이의 필름 기판(10)도 배선 보호막(40)에 의해 덮일 수 있다. 제2 배선들(32)의 제1 부분들(32a) 각각의 상면과 측면은 이방성 도전막(50)에 의해 덮일 수 있다. 이방성 도전막(50)은 제2 배선들(32) 각각의 제1 부분들(32a) 사이의 필름 기판(10)도 덮을 수 있다. 다른 한편, 이방성 도전막(50)은 분리 영역(28)으로 확장되어 분리 영역(28)에 인접한 제2 배선들(32) 각각의 단부 측면을 감쌀 수 있다. 제2 배선들(32) 각각의 제2 부분(32b)의 상면 및 측면은 배선 보호막(40)에 의해 덮일 수 있다. 또한, 제2 배선들(32)의 제2 부분들(32b) 사이의 필름 기판(10)도 배선 보호막(40)에 의해 덮일 수 있다.
도 4 내지 도 6은 칩 온 필름 패키지(100)의 제1 및 제2 배선들(30,32)의 폭과 관련된 가능한 변형들의 일부 예들을 도시하는 평면도들이다. 도 4를 참조하면, 제1 배선(30)의 제1 부분(30a)은 d1의 폭을 가지고, 제2 부분(30b)은 d3의 폭을 가질 수 있다. 제1 배선(30)의 제1 부분(30a)의 d1의 폭은 제2 부분(30b)의 d3의 폭보다 클 수 있다. 제2 배선(32)의 제1 부분(32a)은 d2의 폭을 가질 수 있다. 제1 배선(30)의 제1 부분(30a)의 d1의 폭은 제2 배선(32)의 제1 부분(32a)의 d2의 폭보다 클 수 있다. 제2 배선(32)의 제2 부분(32b)의 폭과 제1 부분(32a)의 폭은 동일한 크기일 수 있다.
도 5를 참조하면, 제2 배선(32)의 제1 부분(32a)은 d2의 폭을 가지고, 제2 부분(32b)은 d3의 폭을 가질 수 있다. 제2 배선(32)의 제1 부분(32a)의 d2의 폭은 제2 부분(32b)의 d3의 폭보다 클 수 있다. 제2 배선(32)의 제1 부분(32a)의 d2의 폭은 제1 배선(30)의 제1 부분(30a)의 d1의 폭보다 클 수 있다. 제1 배선(30)의 제2 부분(30b)의 폭과 제1 부분(30a)의 폭은 동일한 크기일 수 있다.
도 6을 참조하면, d1의 폭을 갖는 제1 부분(30a)을 포함하는 제1 배선들(30)과 d3의 폭을 갖는 제1 부분(30a)을 포함하는 제1 배선들(30)이 교대로 배열될 수 있다. d1의 폭은 d3의 폭보다 작을 수 있다. d2의 폭을 갖는 제1 부분(32a)을 포함하는 제2 배선들(32)과 d4의 폭을 갖는 제1 부분(32a)을 포함하는 제2 배선들(32)이 교대로 배열될 수 있다. d2의 폭은 d4의 폭보다 클 수 있다. d1의 폭을 갖는 제1 부분(30a)을 포함하는 제1 배선(30)과 d2의 폭을 갖는 제1 부분(32a)을 포함하는 제2 배선(32)이 서로 마주볼 수 있다. d3의 폭을 갖는 제1 부분(30a)을 포함하는 제1 배선(30)과 d4의 폭을 갖는 제1 부분(32a)을 포함하는 제2 배선(32)이 서로 마주볼 수 있다. d1의 폭은 d2의 폭보다 작을 수 있고, d3의 폭은 d4의 폭보다 클 수 있다. d1의 폭과 d4의 폭은 동일한 크기일 수 있고, d2의 폭과 d3의 폭은 동일한 크기일 수 있다. 도 4 내지 도 6을 참조하여 설명된 대로, 서로 다른 폭을 가지는 제1 부분들(30a, 32a)을 포함하는 제1 및 제2 배선들(30, 32)이 서로 마주보게 필름 기판(10) 상에 배치될 수 있다. 이에 따라, 도 2를 참조하여 설명된 칩 온 필름 패키지(100)의 굴절 시에 제1 배선(30)과 제2 배선(32)의 연결을 위한 면적이 더 확보될 수 있다.
도 7 내지 도 9는 칩 온 필름 패키지(100)의 제1 및 제2 배선들(30,32)의 두께에서의 가능한 변형들의 일부 예들을 나타내는 단면도들이다.
도 7을 참조하면, 제1 배선(30)은 t1의 두께를 갖는 제1 부분(30a)과 t3의 두께를 갖는 제2 부분(30b)를 포함할 수 있다. 또한, 제2 배선(32)은 t2의 두께를 갖는 제1 부분(32a)과 t4의 두께를 갖는 제2 부분(32b)을 포함할 수 있다. 제1 배선(30)의 제1 부분(30a)의 t1의 두께는 제2 부분(30b)의 t3의 두께 보다 두꺼울 수 있다. 제1 배선(30)의 제1 부분(30a)의 t1의 두께는 제2 배선(32)의 제1 부분(32a)의 t2의 두께보다 두꺼울 수 있다. 제2 배선(32)의 제1 부분(32a)의 t2의 두께와 제1 배선(30)의 제2 부분(30b)의 t3의 두께는 동일할 수 있다. 또한, 제2 배선(32)의 제1 부분(32a)의 t2의 두께는 제2 부분(32b)의 t4의 두께와 동일할 수 있다.
도 8을 참조하면, 제1 배선(30)은 t1의 두께를 갖는 제1 부분(30a)과 t3의 두께를 갖는 제2 부분(30b)을 포함할 수 있다. 또한, 제2 배선(32)은 t2이 두께를 갖는 제1 부분(32a)과 t4의 두께를 갖는 제2 부분(32b)을 포함할 수 있다. 제2 배선(32)의 제1 부분(32a)의 t2의 두께는 제2 배선(32)의 제2 부분(32b)의 t4의 두께 보다 두꺼울 수 있다. 제2 배선(32)의 제1 부분(32a)의 t2의 두께는 제1 배선(30)의 제1 부분(30a)의 t1의 두께보다 두꺼울 수 있다. 제1 배선(30)의 제1 부분(30a)의 t1의 두께와 제2 배선(32)의 제2 부분(32b)의 t4의 두께는 동일한 크기일 수 있다. 또한, 제1 배선(30)의 제1 부분(30a)의 t1의 두께는 제2 부분(30b)의 t3의 두께와 동일한 크기일 수 있다.
도 9를 참조하면, 제1 배선(30)은 t1의 두께를 갖는 제1 부분(30a)과 t3의 두께를 갖는 제2 부분(30b)를 포함할 수 있다. 또한, 제2 배선(32)은 t2의 두께를 갖는 제1 부분(32a)과 t4의 두께를 갖는 제2 부분(32b)를 포함할 수 있다. 제1 배선(30)의 제1 부분(30a)의 t1의 두께는 제2 부분(30b)의 t3의 두께보다 두꺼울 수 있다. 또한, 제2배선(32)의 제1 부분(32a)의 t2의 두께는 제2 부분(32b)의 t4의 두께보다 두꺼울 수 있다. 제1 배선(30)의 제1 부분(30a)의 t1의 두께와 제2 배선(32)의 제1 부분(32a)의 t2의 두께는 동일한 크기일 수 있다. 제1 배선(30)의 제2 부분(30b)의 t3의 두께는 제2 배선(32)의 제2 부분(32b)의 t4의 두께와 동일한 크기일 수 있다. 도 7 내지 도 9를 참조하여 설명된 대로 제1 및 제2 배선들(30, 32)의 제1 부분들(30a, 32a) 중 적어도 하나는 다른 것들에 비해 두꺼울 수 있다. 제1 부분들(30a, 32a)의 두께와 관련된 이러한 구성에 의해 제1 및 제2 배선들(30, 32)의 제1 부분들(30a, 32a)이 도 2를 참조하여 설명된 칩 온 필름 패키지(100)의 굴절부(60)에서 보다 용이하게 그리고 유효하게 연결되는 것을 가능하게 한다. 예를 들면, 이러한 구성은 제1 및 제2 배선들(30, 32)과 이방성 도전막(50) 사이의 접착 특성을 향상시킬 수 있다.
도 10 및 도 11은 칩 온 필름 패키지(100)에 대한 이방성 도전막(50)의 위치에서의 가능한 변형들의 일부 예들을 나타내는 단면도들이다.
도 10을 참조하면, 이방성 도전막(50)은 제1 배선(30)의 제1 부분(30a) 상에 배치될 수 있다. 이와 달리, 이방성 도전막(50)은 제1 배선(30)의 제1 부분(30a)의 상부면으로부터 연장되어 제1 부분(30a)의 측면을 덮도록 배치될 수 있다. 이에 더하여, 이방성 도전막(50)은 분리 영역(28)으로 연장되는 부분을 가질 수 있다. 예를 들면, 도 11에 도시된 것처럼, 이방성 도전막(50)은 제1 배선(30)의 제1 부분(30a), 제2 배선(32)의 제2 부분(30b), 및 분리 영역(28)을 덮도록 배치될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 칩 온 필름 패키지(110)의 단면도이고, 도 13은 칩 온 필름 패키지(110)의 구부러진 구조를 나타내는 단면도이다. 이하 도 1에서 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다.
도 12를 참조하면, 도 1에서 설명한 제2 배선(32)과 달리 본 발명의 다른 실시예에 따른 칩온 필름 패키지(110)의 제2 배선(32)은 제1 부분(32a) 만으로 구성될 수 있다. 즉, 이 실시예에 따르면, 제2 배선(32)은 제1 배선(30)보다 짧은 길이를 가지고 필름 기판(10)의 제2 면(10b) 상에 배치될 수 있다. 예를 들면, 제2 배선(32)의 길이는 제1 배선(30)의 길이의 1/10 내지 1/2일 수 있다. 제2 배선(32)은 비아 도전막(34)과 연결될 수 있다. 이방성 도전막(50)은 제2 배선(32) 상에 배치될 수 있다. 예를 들면, 비아 도전막(34)은 제2 배선(32)의 제1 부분(32a)과 연결될 수 있다. 또한, 이방성 도전막(50)은 분리 영역(28)으로부터 떨어진 제2 배선(32)의 제1 부분(32a)의 단부를 감쌀 수 있다. 이방성 도전막(50)은 제2 배선(32)을 보호하는 배선 보호막의 역할을 할 수 있다. 제3 배선(36)은 반도체 칩(20)으로부터 분리 영역(28) 쪽으로 연장되어, 제2 배선(32)보다 길 수 있다.
도 13을 참조하면, 필름 기판(10)의 굴절부(60)에 인접하여 제1 배선(30)과 제2 배선(32)이 이방성 도전막(50)을 통해서 연결될 수 있다. 따라서, 제1 배선(30)과 제2 배선(32)은 이방성 도전막(50)을 통해서 서로 전기적으로 연결될 수 있다. 예를 들면, 제1 배선(30)의 제1 부분(30a)과 제2 배선(32)의 제1 부분(32a)은 이방성 도전막(50)의 적어도 하나의 도전성 입자(42)를 통해 전기적으로 서로 연결될 수 있다. 제1 배선(30)의 제1 부분(30a), 제2 배선(32)의 제1 부분(32a), 및 그들 사이에 개재되는 이방성 도전막(50)은 압착 방식에 의해 서로 접속하여 연결될 수 있다. 이방성 도전막(50)은 제1 배선(30) 상의 배선 보호막(40)과 접촉할 수 있다. 따라서, 제1 배선(30)의 제2 부분(30b)을 배선 보호막(40)이 덮고 있어 이방성 도전막(50)과 단락될 가능성은 적다. 비아 도전막(34)은 굴절부(60)에 인접하게 배치될 수 있다.
도 14는 본 발명의 실시예들에 따른 칩 온 필름 패키지(100)을 포함한 표시 장치(200)의 일부를 개괄적으로 나타내는 단면도이다.
도 14를 참조하면, 표시 장치(200)는 칩 온 필름 패키지(100), 표시 패널(140), 및 회로 기판(150)을 포함할 수 있다.
회로 기판(150)은 인쇄 회로 기판, 예를 들어 연성 인쇄 회로 기판(Flexible Printed Circuit Board; FPC)일 수 있다. 회로 기판(150)은 외부로부터 각종 신호를 입력 받아 칩 온 필름 패키지(100) 내의 반도체 칩(20)을 구동시키는 각종 제어 신호를 출력하고, 반도체 칩(20)은 각종 제어 신호에 응답하여 표시 패널(140)을 구동하는 구동 신호를 출력하는 기능을 수행할 수 있다. 표시 패널(140)은 반도체 칩(20)으로부터 입력된 구동 신호에 응답하여 영상을 표시할 수 있다.
표시 패널(140)은 패널 기판(120)과 표시 기판(130)을 포함할 수 있다. 패널 기판(120)은 가요성을 갖는 수지계 재료를 포함할 수 있다. 예를 들어, 패널 기판(120)은 폴리이미드 또는 폴리에스터 물질을 포함할 수 있다. 패널 기판(120)이 가요성을 갖는 물질로 형성되는 경우, 표시 장치(200)는 플렉서블 디스플레이 장치(flexible display device)로 구현될 수 있다. 하지만, 본 발명의 실시예들이 패널 기판(120)은 가요성을 갖는 예에 한정되는 것은 아니다. 예를 들면, 패널 기판(120)은 글래스(glass)일 수 있다.
패널 기판(120)은 표시 기판(130)에 신호를 전달하는 배선들을 포함하며, 일 단에 입력 패드(122)가 배치될 수 있다.
패널 기판(120) 상에 화상을 표시하는 표시 기판(130)이 배치될 수 있다. 예들 들면, 표시 기판(130)은 유기 발광 소자(OLED)를 포함할 수 있다. 유기 발광 소자는 전기 루미네선스(EL; Electro Luminescence)을 구현할 수 있는 발광 재료를 포함할 수 있다. 상기 유기 발광 소자는 수동 매트릭스(passive-matrix) 또는 능동 매트릭스(active-matrix)형 유기 발광 소자일 수 있다. 하지만, 본 발명의 실시예들이 표시 기판(130)은 유기 발광 소자(OLED)인 예에 한정되는 것은 아니다. 예를 들면, 표시 기판(130)은 액정 패널 기판일 수 있다.
표시 기판(130) 상에 터치 패널(160) 및 보호막(170)이 더 배치될 수 있다. 터치 패널(160)은 하나 이상의 터치 감지 소자들을 포함할 수 있다. 터치 감지 소자들은 복수의 터치 구동 전극들과 도전성 매트릭스를 포함할 수 있다.
패널 기판(120) 및 회로 기판(150)은 칩 온 필름 패키지(100)의 양 단과 각각 전기적으로 연결된다. 예를 들면, 패널 기판(120)은 칩 온 필름 패키지(100)의 제1 배선(30)의 제3 부분(30c)과 전기적으로 연결되고, 회로 기판(150)은 칩 온 필름 패키지(100)의 제4 배선(38)의 제3 부분(38c)과 전기적으로 연결될 수 있다.
칩 온 필름 패키지(100)는 도 1 내지 도 13에서 예시되고 설명된 실시예들의 칩 온 필름 패키지들로 대체될 수 있다. 칩 온 필름 패키지(100)의 반도체 칩(20)은 표시 패널(140)의 게이트 라인을 구동하기 위한 게이트 구동 IC 및/또는 데이터 라인을 구동하기 위한 데이터 구동 IC일 수 있다. 반도체 칩(20)은 제4 배선(38)을 통해 회로 기판(150)으로부터 신호를 입력 받고, 게이트 구동신호 및/또는 데이터 구동신호를 발생하여 제1 배선(30)을 통해 표시 패널(140)의 게이트 라인 및/또는 데이터 라인에 출력하는 기능을 수행할 수 있다.
표시 장치(200)는 칩 온 필름 패키지(100)가 굴절된 상태로 패널 기판(120)과 회로 기판(150)에 전기적으로 연결되는 구조를 포함할 수 있다. 표시 패널(140)의 두께가 얇아질수록 칩 온 필름 패키지(100)의 굴절부(60)는 심화된 굴절도(예를 들면, 감소된 곡률 반경)를 가질 수 있다. 칩 온 필름 패키지(100)는 필름 기판(10)의 제2 면(10b) 상에 배치된 제1 배선(30) 및 제2 배선(32)을 포함할 수 있다. 칩 온 필름 패키지(100)는 필름 기판(10)의 제1 면(10a) 상에 실장된 반도체 칩(20), 그 것과 연결되는 제3 배선(36) 및 제4 배선(38)을 포함할 수 있다. 칩 온 필름 패키지(100)는 제3 배선(36)과 연결되며, 필름 기판(10)을 관통하는 비아 도전막(34)을 포함할 수 있다. 제2 배선(32)은 비아 도전막(34)과 제3 배선(36)을 통해 반도체 칩(20)과 연결될 수 있다. 굴절부(60)에 인접하여 배치된 제1 이방성 도전막(50)을 통해 제1 배선(30)과 제2 배선(32)은 서로 연결될 수 있다. 따라서, 제1 배선(30)과 제2 배선(32)은 제1 이방성 도전막(50)을 통해 서로 전기적으로 연결될 수 있다. 칩 온 필름 패키지(100)에서, 제1 배선(30)과 제2 배선(32)은 굴절부(60)로부터 그리고 서로 이격되어 배치되기 때문에, 응력이 제1 배선(30)과 제2 배선(32)에 집중되는 것을 방지할 수 있다. 따라서, 반도체 칩(20)으로부터 발생된 신호가 표시 패널(140)로 잘 전달되어 표시 장치(200)의 고 신뢰성을 확보할 수 있다. 제1 배선(30)의 제1 부분(30a)은 제2 배선(32)의 제1 부분(32a)과 제1 이방성 도전막(50)의 적어도 하나의 도전성 입자(42)를 통해 전기적으로 연결될 수 있다. 굴절부(60)에 인접한 제1 배선(30)의 제1 부분(30a)과 제2 배선(32)의 제1 부분(32a) 및 그들 사이에 개재된 제1 이방성 도전막(50)을 압착 방법(예를 들면, 열 압착 방법)을 이용하여 연결시킬 수 있다. 이러한 압착 결과, 제1 배선(30)의 제1 부분(30a)과 제2 배선(32)의 제1 부분(32a)은 제1 이방성 도전막(50)의 적어도 하나의 도전성 입자(42)를 통해 서로 전기적으로 연결될 수 있다. 이에 더하여 제1 이방성 도전막(50)의 절연 물질(44)에 의해 제1 배선(30)의 제1 부분(30a)과 제2 배선(32)의 제1 부분(32a) 사이의 접촉성은 강화될 수 있다. 또한, 제1 이방성 도전막(50)의 절연 물질(44)에 의해 이웃하는 배선들 간의 절연이 보장될 수 있다. 제1 이방성 도전막(50)은 압착에 따라 필름 기판(10)의 굴절부(60)로 더 확대될 수 있다. 제1 배선 및 제2 배선들(30, 32) 상의 각각의 배선 보호막(40)은 제1 배선(30)의 제1 부분(30a) 및 제2 배선의 제1 부분(32a)에 인접하여 연결된 형태를 이룰 수 있다. 칩 온 필름 패키지(100)와 패널 기판(120)은 제2 이방성 도전막(70)을 통해 서로 연결될 수 있다. 이에 따라, 칩 온 필름 패키지(100)와 패널 기판(120)은 서로 전기적으로 연결될 수 있다. 예를 들면, 칩 온 필름 패키지(100)의 제1 배선(30)의 제3 부분(30c)과 패널기판(120)의 입력 패드(122)는 제2 이방성 도전막(70)에 의해 연결될 수 있다. 제1 배선(30)의 제3 부분(30c), 패널 기판(120)의 입력 패드(122) 및 그들 사이의 제2 이방성 도전막(70)을 압착시키는 방법(예를 들면, 열 압착 방법)을 이용하여 연결시킬 수 있다. 이러한 압착 결과, 제1 배선(30)의 제3 부분(30c)과 패널 기판(120)의 입력 패드(122)는 제2 이방성 도전막(70)의 적어도 하나의 도전성 입자(42)를 통해 전기적으로 서로 연결되고 제2 이방성 도전막(70)의 절연 물질(44)에 의해 그들 사이의 접촉성은 강화될 수 있다. 일부 실시예에 따르면, 칩 온 필름 패키지(100)을 구부려 패널 기판(120)과 연결할 때 제1 배선(30)과 제2 배선(32)의 연결을 위한 압착 공정이 함께 진행될 수 있다. 일부 실시예에 따르면, 도 2에서 도시된 바와 같은 굴절된 구조의 칩 온 필름 패키지(100)(예를 들면, 제1 배선(30)과 제2 배선(32)이 이방성 도전막(50)에 의해 미리 연결된 상태의 칩 온 필름 패키지(100)와 패널 기판(120)이 압착 공정으로 연결될 수 있다.
본 발명의 실시예들에 따른 표시 장치(200)는 단선된 배선들이 굴절부에서 연결된 구조를 포함하는 칩 온 필름 패키지(100, 110)를 포함할 수 있다. 이에 따라, 칩 온 필름 패키지(100, 110)의 굴절부(60)에서의 응력에 따른 배선의 손상으로 인하여 반도체 칩(20)의 신호가 표시 패널(140)로 전달되지 않는 문제를 미연에 방지할 수 있다. 결과적으로, 반도체 칩(20)으로부터 표시 패널(140)로 안정적인 신호가 전송될 수 있어 칩 온 필름 패키지(100, 110) 및 그 것을 포함하는 표시 장치(200)의 고 신뢰성을 확보할 수 있다.
표시 장치(200)를 구동하면, 반도체 칩(20)의 온도가 상승할 수 있다. 제1 내지 제4 배선들(30, 32, 36, 38)은 금속 물질을 포함함에 따라, 필름 기판(10)보다 높은 열전도도를 가질 수 있다. 이에 따라 본 발명의 실시예들에 따른 칩 온 필름 패키지(100, 110)는 반도체 칩(20)에서 발생되는 열을 외부로 효율적으로 방출시킬 수 있다. 이에 더하여, 필름 기판(10)의 양면(10a, 10b)에 배치된 배선들(30, 32, 36, 38)로 인해, 반도체 칩(20)을 보호할 수 있어, EMI 특성이 개선될 수 있다.
본 발명의 실시예들에 따른 칩 온 필름 패키지(100, 110)는 유기 발광 소자를 이용한 디스플레이 장치 또는 액정 패널 디스플레이 장치에 적용될 수 있을 뿐 아니라, 셀룰러 폰 및 피디에이와 같은 휴대용 단말 장치, 랩탑 컴퓨터 등 표시 장치를 이용하는 모든 전자 장치에 적용될 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당 업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

Claims (10)

  1. 서로 대향하는 제1 면과 제2 면을 구비한 필름 기판;
    상기 필름 기판의 상기 제1 면 상에 실장된 반도체 칩;
    상기 필름 기판의 상기 제2 면 상에 배치되고 상기 필름 기판의 일단에 인접한 제1 배선;
    상기 제1 배선으로부터 분리영역을 사이에 두고 이격되어 상기 필름 기판의 상기 제2 면 상에 배치되고, 상기 반도체 칩에 연결되는 제2 배선;
    상기 분리 영역에 인접한 상기 제1 배선의 제1 부분 또는 상기 제2 배선의 제1 부분 중 적어도 어느 하나 상에 배치된 이방성 도전막을 포함하고,
    상기 필름 기판은 상기 분리 영역에서 굴절된 형태로 제공되어, 상기 제1 배선의 제1 부분과 상기 제2 배선의 제1 부분은 상기 이방성 도전막을 통해 전기적으로 서로 연결되는 칩 온 필름 패키지.
  2. 삭제
  3. 제1 항에 있어서,
    상기 이방성 도전막은 적어도 하나의 도전성 입자와 절연 물질을 포함하되, 상기 이방성 도전막의 상기 적어도 하나의 도전성 입자를 통해 상기 제1 배선의 제1 부분과 상기 제2 배선의 제1 부분은 서로 연결된 칩 온 필름 패키지.
  4. 서로 대향하는 제1 면과 제2 면을 구비한 필름 기판;
    상기 필름 기판의 상기 제1 면 상에 실장된 반도체 칩;
    상기 필름 기판의 상기 제2 면 상에 배치되고 상기 필름 기판의 일단에 인접한 제1 배선;
    상기 제1 배선으로부터 분리영역을 사이에 두고 이격되어 상기 필름 기판의 상기 제2 면 상에 배치되고, 상기 반도체 칩에 연결되는 제2 배선;
    상기 분리 영역에 인접한 상기 제1 배선의 제1 부분 또는 상기 제2 배선의 제1 부분 중 적어도 어느 하나 상에 배치된 이방성 도전막;
    상기 필름 기판을 관통하여 상기 제2 배선과 연결되는 비아 도전막; 및
    상기 필름 기판의 상기 제1 면 상에 배치되어 상기 반도체 칩과 상기 비아 도전막을 연결하는 제3 배선을 포함하는 칩 온 필름 패키지.
  5. 패널 기판;
    상기 패널 기판 상에 배치된 표시 기판;
    회로 기판; 및
    칩 온 필름 패키지를 포함하되,
    상기 칩 온 필름 패키지는
    서로 대향하는 제1 면, 제2 면, 및 굴절부를 구비하는 필름 기판;
    상기 필름 기판의 상기 제1 면 상에 실장된 반도체 칩; 및
    상기 필름 기판의 상기 제2 면 상에 배치되며 상기 패널 기판과 연결되는 제1 배선 및 상기 제1 배선과 분리되어 상기 반도체 칩과 연결되는 제2 배선을 포함하되,
    상기 제1 배선과 상기 제2 배선은 상기 굴절부에 인접하여 배치된 이방성 도전막을 통해 서로 연결되는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 배선은 상기 이방성 도전막에 연결되는 제1 부분, 상기 패널 기판과 연결되는 제2 부분, 및 상기 제1 부분과 상기 제2 부분 사이의 제3 부분을 포함하고, 상기 제2 배선은 상기 이방성 도전막과 연결되는 제1 부분을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 배선은 상기 제1 부분과 연결되는 제2 부분을 더 포함하되,
    상기 칩 온 필름 패키지는
    상기 필름 기판을 관통하여 상기 제2 배선의 상기 제2 부분과 연결되는 비아 도전막, 및
    상기 제1 면 상에 배치되어 상기 반도체 칩과 상기 비아 도전막을 연결하는 제3 배선을 더 포함하는 표시 장치.
  8. 제6 항에 있어서,
    상기 이방성 도전막은 적어도 하나의 도전성 입자와 절연 물질을 포함하되, 상기 이방성 도전막의 상기 적어도 하나의 도전성 입자를 통해 상기 제1 배선의 제1 부분과 상기 제2 배선의 제1 부분이 서로 연결된 표시 장치.
  9. 제6 항에 있어서,
    상기 제1 배선의 상기 제1 부분의 폭과 상기 제2 배선의 상기 제1 부분의 폭이 서로 다른 표시장치.
  10. 제6 항에 있어서,
    상기 제1 및 제2 배선들의 상기 제1 부분들은 서로 다른 두께를 갖는 표시장치.
KR1020130101925A 2013-08-27 2013-08-27 칩 온 필름 패키지 및 이를 포함하는 표시 장치 Expired - Fee Related KR102144378B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130101925A KR102144378B1 (ko) 2013-08-27 2013-08-27 칩 온 필름 패키지 및 이를 포함하는 표시 장치
US14/327,138 US9362333B2 (en) 2013-08-27 2014-07-09 Semiconductor packages and display devices including semiconductor packages

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130101925A KR102144378B1 (ko) 2013-08-27 2013-08-27 칩 온 필름 패키지 및 이를 포함하는 표시 장치

Publications (2)

Publication Number Publication Date
KR20150024688A KR20150024688A (ko) 2015-03-09
KR102144378B1 true KR102144378B1 (ko) 2020-08-13

Family

ID=52581949

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130101925A Expired - Fee Related KR102144378B1 (ko) 2013-08-27 2013-08-27 칩 온 필름 패키지 및 이를 포함하는 표시 장치

Country Status (2)

Country Link
US (1) US9362333B2 (ko)
KR (1) KR102144378B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102258746B1 (ko) * 2014-08-13 2021-06-01 삼성전자주식회사 벤딩부를 갖는 칩 온 필름 패키지
KR102291865B1 (ko) * 2015-01-16 2021-08-20 삼성디스플레이 주식회사 가요성 표시 장치 및 그 제조 방법
KR102371358B1 (ko) 2015-01-23 2022-03-08 삼성전자주식회사 반도체 패키지 및 이를 사용하는 패키지 모듈
KR102491107B1 (ko) 2018-03-16 2023-01-20 삼성전자주식회사 필름 패키지, 칩 온 필름 패키지 및 패키지 모듈
WO2021088037A1 (zh) 2019-11-08 2021-05-14 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板、显示装置
CN111176037A (zh) * 2020-02-26 2020-05-19 深圳市华星光电半导体显示技术有限公司 覆晶薄膜组、覆晶薄膜组的绑定方法和显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070034402A1 (en) 2005-08-12 2007-02-15 Cheng Ye C Tape substrate, tape package and flat panel display using same
US20080117376A1 (en) 2006-11-22 2008-05-22 Hitachi Displays, Ltd. Display device and flat display device
US20100032199A1 (en) * 2007-03-20 2010-02-11 Philip Gareth Bentley Electrical Connection of Components

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100589459B1 (ko) 1998-12-04 2006-11-30 삼성전자주식회사 테이프 캐리어 패키지 및 그 제조 방법_
JP2005234335A (ja) 2004-02-20 2005-09-02 Advanced Display Inc 液晶表示装置
JP2005310905A (ja) 2004-04-19 2005-11-04 Sharp Corp 電子部品の接続構造
KR20070047014A (ko) 2005-11-01 2007-05-04 엘지.필립스 엘시디 주식회사 드라이브아이씨를 내장한 구동필름 및 그 필름을 구비한액정표시장치
KR100973268B1 (ko) 2008-03-07 2010-07-30 주식회사 하이닉스반도체 인쇄회로기판 및 그의 제조방법
KR20110034789A (ko) 2009-09-29 2011-04-06 엘지디스플레이 주식회사 유기발광 표시장치 및 그 제조방법
KR101259844B1 (ko) 2011-01-31 2013-05-03 엘지이노텍 주식회사 리드 크랙이 강화된 전자소자용 탭 테이프 및 그의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070034402A1 (en) 2005-08-12 2007-02-15 Cheng Ye C Tape substrate, tape package and flat panel display using same
US20080117376A1 (en) 2006-11-22 2008-05-22 Hitachi Displays, Ltd. Display device and flat display device
US20100032199A1 (en) * 2007-03-20 2010-02-11 Philip Gareth Bentley Electrical Connection of Components

Also Published As

Publication number Publication date
US20150060931A1 (en) 2015-03-05
US9362333B2 (en) 2016-06-07
KR20150024688A (ko) 2015-03-09

Similar Documents

Publication Publication Date Title
KR102144378B1 (ko) 칩 온 필름 패키지 및 이를 포함하는 표시 장치
KR101942918B1 (ko) 칩 온 필름 패키지 및 이를 포함하는 장치 어셈블리
US9305990B2 (en) Chip-on-film package and device assembly including the same
TWI702579B (zh) 軟性顯示器
KR102367317B1 (ko) 인쇄회로기판 어셈블리
JP6806431B2 (ja) 表示装置
KR101896348B1 (ko) 칩 온 필름 패키지 및 이를 포함하는 장치 어셈블리
KR102371358B1 (ko) 반도체 패키지 및 이를 사용하는 패키지 모듈
CN114613263B (zh) 可拉伸显示装置
CN108574158B (zh) 显示装置及其制造方法
US9607960B1 (en) Bonding structure and flexible device
KR102391249B1 (ko) 표시 장치
CN210167052U (zh) 柔性显示屏及显示装置
KR102056832B1 (ko) 인쇄회로기판 및 그 인쇄회로기판을 포함하는 조명 유닛
KR101040737B1 (ko) 연성 회로 기판, 패키지, 및 평판 표시 장치
KR20240012820A (ko) 필름 패키지 및 이를 포함하는 패키지 모듈
US9591761B2 (en) Screen control module having greater anti-warp strength of a mobile electronic device and controller thereof
WO2021189577A1 (zh) 显示面板及电子装置
KR101402151B1 (ko) 영상표시장치용 연성인쇄회로
KR20140013210A (ko) 연성인쇄회로기판 및 이를 포함하는 표시 장치
US20150279775A1 (en) Screen control module of a mobile electronic device and controller thereof
CN100379012C (zh) 有机电激发光面板装置
KR20240147152A (ko) 발광 소자를 이용한 디스플레이 장치
KR20230157588A (ko) 필름 패키지 및 이를 포함하는 패키지 모듈
KR20230165966A (ko) 표시 장치

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20130827

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20180809

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20130827

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20191129

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20200511

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20200807

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20200810

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20240518