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KR20160091595A - 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치 - Google Patents

칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치 Download PDF

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KR20160091595A
KR20160091595A KR1020150011891A KR20150011891A KR20160091595A KR 20160091595 A KR20160091595 A KR 20160091595A KR 1020150011891 A KR1020150011891 A KR 1020150011891A KR 20150011891 A KR20150011891 A KR 20150011891A KR 20160091595 A KR20160091595 A KR 20160091595A
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KR
South Korea
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chip
base film
conductive patterns
inner output
landing
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KR1020150011891A
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English (en)
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Inventor
조영진
정종민
허윤지
박성식
이근봉
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

칩 온 필름 패키지는 베이스 필름, 반도체 칩, 복수의 상부 인너 출력 도전 패턴들, 복수의 하부 인너 출력 도전 패턴들 및 복수의 랜딩 비아들을 포함한다. 상기 반도체 칩은 상기 베이스 필름의 상면의 칩 장착 영역의 위에 장착된다. 상기 상부 인너 출력 도전 패턴들은 상기 베이스 필름의 상면에 형성되고, 상기 반도체 칩의 하면에 형성되는 칩 인너 출력 패드들과 각각 연결된다. 상기 하부 인너 출력 도전 패턴들은 상기 베이스 필름의 하면에 형성된다. 상기 랜딩 비아들은 상기 상부 인너 출력 도전 패턴들과 상기 하부 인너 출력 도전 패턴들을 상하로 각각 연결하도록 상기 베이스 필름을 관통하여 형성되고, 상기 칩 장착 영역 내에 이차원 형상을 이루도록 배치된다. 랜딩 비아들을 이차원 형상을 이루도록 배치함으로써 칩 온 필름 패키지 및 이에 포함되는 반도체 칩의 사이즈를 효율적으로 감소할 수 있다.

Description

칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치{CHIP-ON-FILM PACKAGE AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치에 관한 것이다.
디스플레이 패널에 구동 신호들을 제공하는 구동부는 테이프 캐리어 패키지 (TCP: tape carrier package), 칩 온 필름 패키지(chip-on-film (COF) package), 칩 온 글래스 패키지(chip-on-glass (COG) package) 등을 이용하여 디스플레이 패널에 연결될 수 있다. 최근 모바일향 디스플레이와 같은 전자 제품의 가요성(flexibility) 요구에 따라서 가요성 베이스 필름을 이용한 다양한 칩 온 필름 패키지들에 관한 기술들이 제안되고 있다. 칩 온 글래스 구조와 비교하여, 칩 온 필름 구조에서는 범프 피치 및 금속 배선 폭이 상대적으로 넓기 때문에 레이아웃 설계에 있어서 많은 제약이 수반된다. 생산성 향상 등을 위한 노력의 결과로 칩의 집적 기술이 발달하여 칩의 사이즈가 현저히 감소되고 있다. 그러나 디스플레이의 해상도가 증가하면서 칩 온 필름 패키지의 구조적인 한계가 오히려 칩의 사이즈를 제한하는 문제가 발생된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 사이즈를 효율적으로 감소할 수 있는 칩 온 필름 패키지를 제공하는 것이다.
또한 본 발명의 일 목적은, 사이즈를 효율적으로 감소할 수 있는 칩 온 필름 패키지를 포함하는 디스플레이 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른, 칩 온 필름 패키지는 베이스 필름, 반도체 칩, 복수의 상부 인너 출력 도전 패턴들, 복수의 하부 인너 출력 도전 패턴들 및 복수의 랜딩 비아들을 포함한다. 상기 반도체 칩은 상기 베이스 필름의 상면의 칩 장착 영역의 위에 장착된다. 상기 상부 인너 출력 도전 패턴들은 상기 베이스 필름의 상면에 형성되고, 상기 반도체 칩의 하면에 형성되는 칩 인너 출력 패드들과 각각 연결된다. 상기 하부 인너 출력 도전 패턴들은 상기 베이스 필름의 하면에 형성된다. 상기 랜딩 비아들은 상기 상부 인너 출력 도전 패턴들과 상기 하부 인너 출력 도전 패턴들을 상하로 각각 연결하도록 상기 베이스 필름을 관통하여 형성되고, 상기 칩 장착 영역 내에 이차원 형상을 이루도록 배치된다.
일 실시예에 있어서, 상기 랜딩 비아들은 적어도 하나의 삼각형 형상을 이루도록 배치될 수 있다.
일 실시예에 있어서, 상기 칩 장착 영역은 제1 방향에 평행한 제1 장변 및 제2 장변과 상기 제1 방향에 수직인 제2 방향에 평행한 제1 단변 및 제2 단변으로 이루어지는 직사각형 형상일 수 있다. 상기 칩 장착 영역은 상기 제1 장변에 인접하는 출력 패드 영역, 상기 제2 장변에 인접하는 입력 패드 영역 및 상기 출력 패드 영역과 상기 입력 패드 영역 사이의 랜딩 비아 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 랜딩 비아 영역은 상기 제1 방향으로 배열된 복수의 서브 영역 들을 포함하고, 상기 서브 영역들은 동일한 구조를 가질 수 있다.
일 실시예에 있어서, 상기 랜딩 비아 영역은 상기 제1 방향으로 배열된 복수의 서브 영역 들을 포함하고, 상기 서브 영역들 중에서 인접하는 두 개의 서브 영역들은 상기 제2 방향의 경계선에 대하여 선대칭을 이룰 수 있다.
일 실시예에 있어서, 상기 상부 인너 출력 도전 패턴들은, 상기 출력 패드 영역 내에서 상기 제1 방향으로 배열하여 형성되는 복수의 인너 출력 패드들, 상기 랜딩 비아 영역 내에서 상기 랜딩 비아들의 위에 각각 형성되는 복수의 상부 랜딩 비아 패드들 및 상기 인너 출력 패드들과 상기 상부 랜딩 비아 패드들을 각각 연결하도록 형성되는 복수의 인너 연결 라인들을 포함할 수 있다.
일 실시예에 있어서, 상기 인너 출력 패드들 중에서 인접하는 적어도 두 개의 인너 출력 패드들에 연결되는 상기 랜딩 비아들은 상기 제1 방향으로 인접하여 배열될 수 있다.
일 실시예에 있어서, 상기 제1 방향으로 인접하여 배열되는 상기 랜딩 비아들에 각각 연결되는 상기 인너 연결 라인들 중에서 적어도 하나의 인너 연결 라인은, 상기 상응하는 상부 랜딩 비아 패드에 연결되고 상기 제1 방향과 평행하게 연장되는 제1 라인 및 상기 제1 라인과 상기 상응하는 인너 출력 패드를 연결하고 상기 제2 방향과 평행하게 연장되는 제2 라인을 포함할 수 있다.
일 실시예에 있어서, 상기 하부 인너 출력 도전 패턴들은, 상기 랜딩 비아 영역 내에서 상기 랜딩 비아들의 아래에 각각 형성되는 복수의 하부 랜딩 비아 패드들 및 상기 하부 랜딩 비아 패드들과 각각 연결되고 상기 칩 장착 영역의 제1 장변을 가로질러 상기 제2 방향과 평행하게 연장되도록 형성되는 복수의 인너 출력 리드 라인들을 포함할 수 있다.
일 실시예에 있어서, 상기 베이스 필름의 상면에 형성되고, 상기 반도체 칩의 하면에 형성되는 칩 아우터 출력 패드들과 각각 연결되는 복수의 아우터 출력 도전 패턴들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 아우터 출력 도전 패턴들은, 상기 출력 패드 영역 내에서 상기 제1 방향으로 배열하여 형성되는 복수의 상부 아우터 출력 패드들 및 상기 상부 아우터 출력 패드들과 각각 연결되고 상기 칩 장착 영역의 제1 장변을 가로질러 상기 제2 방향과 평행하게 연장되도록 형성되는 복수의 아우터 출력 리드 라인들을 포함할 수 있다.
일 실시예에 있어서, 상기 하부 인너 출력 도전 패턴들은, 상기 칩 장착 영역의 제1 장변을 가로질러 상기 제2 방향과 평행하게 연장되도록 상기 베이스 필름의 하면에 형성되는 복수의 인너 출력 리드 라인들을 포함하고, 상기 아우터 출력 도전 패턴들은, 상기 칩 장착 영역의 제1 장변을 가로질러 상기 제2 방향과 평행하게 연장되도록 상기 베이스 필름의 상면에 형성되는 복수의 아우터 출력 리드 라인들을 포함하고, 상기 인너 출력 리드 라인들과 상기 아우터 출력 리드 라인들은 상기 제1 방향으로 하나씩 교대하여 배치될 수 있다.
일 실시예에 있어서, 상기 칩 온 필름 패키지는 상기 베이스 필름의 상면에 형성되고, 상기 반도체 칩의 하면에 형성되는 칩 입력 패드들과 각각 연결되는 복수의 상부 입력 도전 패턴들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 상부 입력 도전 패턴들은, 상기 입력 패드 영역 내에서 상기 제1 방향으로 배열하여 형성되는 복수의 상부 입력 패드들 및 상기 상부 입력 패드들과 각각 연결되고 상기 칩 장착 영역의 제2 장변을 가로질러 상기 제2 방향과 평행하게 연장되도록 형성되는 복수의 상부 입력 리드 라인들을 포함할 수 있다.
일 실시예에 있어서, 상기 칩 온 필름 패키지는 상기 베이스 필름의 하면에 형성되는 복수의 하부 입력 도전 패턴들 및 상기 상부 입력 도전 패턴들과 상기 하부 입력 도전 패턴들을 상하로 각각 연결하도록 상기 베이스 필름을 관통하여 형성되고, 상기 제1 방항으로 배열되는 복수의 입력 비아들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 하부 입력 도전 패턴들은, 상기 입력 비아들의 아래에 각각 형성되는 복수의 하부 입력 비아 패드들 및 상기 하부 입력 비아 패드들과 각각 연결되고 상기 제2 방향과 평행하게 연장되도록 형성되는 복수의 하부 입력 리드 라인들을 포함할 수 있다.
일 실시예에 있어서, 상기 베이스 필름은 일 측을 구부려 접합함으로써 상기 일 측의 하면이 위를 향하는 벤딩 영역을 포함할 수 있다.
상기 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 칩 온 필름 패키지는 베이스 필름, 복수의 칩 아우터 출력 패드들, 복수의 칩 인너 출력 패드들 및 복수의 칩 입력 패드들이 하면에 형성되고 상기 베이스 필름의 상면의 칩 장착 영역의 위에 장착되는 반도체 칩, 상기 베이스 필름의 상면에 형성되고 상기 칩 아우터 출력 패드들과 각각 연결되는 복수의 아우터 출력 도전 패턴들, 상기 베이스 필름의 상면에 형성되고 상기 칩 인너 출력 패드들과 각각 연결되는 복수의 상부 인너 출력 도전 패턴들, 상기 베이스 필름의 하면에 형성되는 복수의 하부 인너 출력 도전 패턴들, 상기 베이스 필름의 상면에 형성되고 상기 칩 입력 패드들과 각각 연결되는 복수의 상부 입력 도전 패턴들 및 상기 상부 인너 출력 도전 패턴들과 상기 하부 인너 출력 도전 패턴들을 상하로 각각 연결하도록 상기 베이스 필름을 관통하여 형성되고, 상기 칩 장착 영역 내에 이차원 형상을 이루도록 배치되는 복수의 랜딩 비아들을 포함한다.
상기 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 디스플레이 장치는 디스플레이 패널 및 상기 디스플레이 패널을 구동하는 칩 온 필름 패키지를 포함한다. 상기 칩 온 필름 패키지는, 베이스 필름, 상기 베이스 필름의 상면의 칩 장착 영역의 위에 장착되는 디스플레이 드라이버 칩, 상기 베이스 필름의 상면에 형성되고, 상기 디스플레이 드라이버 칩의 하면에 형성되는 칩 인너 출력 패드들과 각각 연결되는 복수의 상부 인너 출력 도전 패턴들, 상기 베이스 필름의 하면에 형성되고, 상기 디스플레이 패널과 연결되는 복수의 하부 인너 출력 도전 패턴들 및 상기 상부 인너 출력 도전 패턴들과 상기 하부 인너 출력 도전 패턴들을 상하로 각각 연결하도록 상기 베이스 필름을 관통하여 형성되고, 상기 칩 장착 영역 내에 이차원 형상을 이루도록 배치되는 복수의 랜딩 비아들을 포함한다.
일 실시예에 있어서, 상기 디스플레이 장치는 상기 베이스 필름의 상면에 형성되고, 상기 디스플레이 드라이버 칩의 하면에 형성되는 칩 아우터 출력 패드들을 각각 상기 디스플레이 패널과 연결하는 복수의 아우터 출력 도전 패턴들 및 상기 베이스 필름의 상면에 형성되고, 상기 반도체 칩의 하면에 형성되는 칩 입력 패드들과 각각 연결되는 복수의 상부 입력 도전 패턴들을 더 포함할 수 있다.
본 발명의 실시예들에 따른 칩 온 필름 패키지는 랜딩 비아들을 이차원 형상을 이루도록 배치함으로써 칩 온 필름 패키지 및 이에 포함되는 반도체 칩의 사이즈를 효율적으로 감소하고, 칩 온 필름 패키지 및 이를 포함하는 장치 및 시스템의 생산성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 시스템을 나타내는 사시도이다.
도 2는 본 발명의 실시예들에 따른 칩 온 필름 패키지의 분리 사시도이다.
도 3은 본 발명의 실시예들에 따른 칩 온 필름 패키지에 포함되는 반도체 칩의 하면의 레이아웃을 나타내는 도면이다.
도 4a, 4b 및 4c는 본 발명의 일 실시예에 따른 칩 온 필름 패키지를 나타내는 도면들이다.
도 5 및 6은 본 발명의 실시예들에 따른 랜딩 비아의 배치를 나타내는 도면들이다.
도 7은 본 발명의 실시예들에 따른 단변 축소 효과를 나타내는 도면이다.
도 8a, 8b 및 8c는 본 발명의 다른 실시예에 따른 칩 온 필름 패키지를 나타내는 도면들이다.
도 9a, 9b 및 9c는 본 발명의 또 다른 실시예에 따른 칩 온 필름 패키지를 나타내는 도면들이다.
도 10은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 휴대용 단말기를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 디스플레이 시스템을 나타내는 사시도이고, 도 2는 본 발명의 실시예들에 따른 칩 온 필름 패키지의 분리 사시도이다.
도 1을 참조하면, 디스플레이 장치(10)는 칩 온 필름 패키지(chip-on-film (COF) package)(100), 디스플레이 패널(display panel)(200) 및 인쇄 회로 기판(printed circuit board (PCB))(300)를 포함할 수 있다.
디스플레이 패널(200)은 액정 디스플레이 패널(liquid crystal display panel) 또는 유기 발광 디스플레이 패널(organic light emitting display panel)과 같은 전계발광 디스플레이 장치(electroluminescent display device)를 포함할 수 있다. 디스플레이 패널(200)은 영상을 디스플레이하는 디스플레이 영역 및 상기 디스플레이 영역을 둘러싸는 주변 영역을 포함할 수 있다. 도 1에 도시하지는 않았으나, 디스플레이 패널(200)은 상부 패널, 하부 패널, 상기 상부 패널 및 하부 패널 사이에 형성된 유기 발광 구조물 또는 액정 구조물, 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함할 수 있다. 상기 상부 패널 및 하부 패널은 각각 유리 기판, 석영 기판, 투명 플라스틱 기판 등을 포함할 수 있다. 예를 들어, 디스플레이 패널(200)은 투명 플라스틱 기판을 포함할 수 있다. 이와 같이, 투명 플라스틱 기판을 포함하는 디스플레이 패널(200)은 가요성을 가진(flexible) 기판일 수 있다.
예를 들어, 인쇄 회로 기판(300)은 가요성 인쇄 회로 기판(FPCB: flexible printed circuit board,)을 포함할 수 있다. 인쇄 회로 기판(300)은 외부로부터 신호를 입력 받아 칩 온 필름 패키지(100)에 제공할 수 있다.
칩 온 필름 패키지(100)는 인쇄 회로 기판(300)으로부터 입력되는 신호를 처리하여 디스플레이 패널(200)을 구동시키는 구동 신호를 출력할 수 있다. 이를 위해, 칩 온 필름 패키지(100)의 제1 측은 디스플레이 패널(200)에 부착될 수 있고, 제2 측은 인쇄 회로 기판(300)에 부착될 수 있다. 예를 들어, 칩 온 필름 패키지(100)의 상면 및 하면이 각각 디스플레이 패널(200) 및 인쇄 회로 기판(300)에 부착될 수 있다. 도 8a, 8b 및 8c를 참조하여 후술하는 바와 같이, 칩 온 필름 패키지(100)는 디스플레이 패널(200)에 부착되는 상기 제1 측에 벤딩 영역을 포함할 수 있다.
도 2를 참조하면, 칩 온 필름 패키지(100)는 베이스 필름(110) 및 반도체 칩(160)을 포함할 수 있다.
반도체 칩(160)은 베이스 필름(110)의 상면의 칩 장착 영역(CMR) 위에 장착될 수 있다. 칩 장착 영역(CMR)은 제1 방향(X) 평행한 제1 장변 및 제2 장변과 제1 방향(X)에 수직인 제2 방향(Y)에 평행한 제1 단변 및 제2 단변으로 이루어지는 직사각형 형상일 수 있다. 제1 방향(X)은 장변 방향(long-side direction)이라고 지칭될 수 있고, 제2 방향(Y)은 단변 방향(short-side direction)이라고 지칭될 수 있다. 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)에 수직한 상하 방향에 해당한다.
일 실시예서, 반도체 칩(160)은 디스플레이 드라이버 칩(display driver chip) 또는 디스플레이 드라이버 집적 회로 칩(display driver integrated circuit (DDIC) chip)일 수 있다. 이 경우, 반도체 칩(160)은 타이밍 콘트롤러, 게이트 드라이버, 데이터 드라이버, 버퍼 메모리 등을 포함할 수 있다. 칩 온 필름 패키지(100)의 제1 측은 출력 리드 라인들이 형성되는 출력 리드 영역(OLR)에 해당하고, 제2 측은 입력 리드 라인들이 형성되는 입력 리드 영역(ILR)에 해당할 수 있다. 상기 제1 측, 즉 출력 리드 영역(OLR)의 단부가 디스플레이 패널(200)에 부착될 수 있고, 제2 측, 즉 입력 리드 영역(ILR)의 단부가 인쇄 회로 기판(300)에 부착될 수 있다.
도 4a, 4b 및 4c를 참조하여 후술하는 바와 같이, 베이스 필름(110)은 반도체 칩(160)을 다른 장치와 전기적으로 연결하기 위한 도전 패턴들이 상면 및 하면에 각각 형성되는 구조를 가질 수 있다. 본 발명의 실시예들에 따라서, 베이스 필름(110)의 상면에는 반도체 칩(160)의 하면에 형성되는 칩 인너 출력 패드들과 각각 연결되는 복수의 상부 인너 출력 도전 패턴들이 형성되고, 베이스 필름(110)의 하면에는 복수의 하부 인너 출력 도전 패턴들이 형성될 수 있다. 또한, 상기 상부 인너 출력 도전 패턴들과 상기 하부 인너 출력 도전 패턴들을 상하로 각각 연결하도록 베이스 필름(110)을 관통하여 복수의 랜딩 비아들이 형성될 수 있다. 상기 랜딩 비아들은 본 발명의 실시예들에 따라서 칩 장착 영역(CMR) 내에 이차원 형상을 이루도록 배치된다. 예를 들어, 도 5 및 6에 도시된 바와 같이, 상기 랜딩 비아들은 상기 칩 장착 영역 내에 적어도 하나의 삼각형 형상을 이루도록 배치될 수 있다. 본 발명의 실시예들에 따른 칩 온 필름 패키지(100)는 랜딩 비아들을 이차원 형상을 이루도록 배치함으로써 칩 온 필름 패키지 및 이에 포함되는 반도체 칩의 사이즈를 효율적으로 감소하고, 칩 온 필름 패키지 및 이를 포함하는 장치 및 시스템의 생산성을 향상시킬 수 있다.
도 3은 본 발명의 실시예들에 따른 칩 온 필름 패키지에 포함되는 반도체 칩의 하면의 레이아웃을 나타내는 도면이다.
도 3을 참조하면, 반도체 칩(160)의 하면은 제1 영역(161), 제2 영역(162) 및 제3 영역(163)을 포함할 수 있다. 제1 영역(161)은 베이스 필름(160)의 칩 장착 영역(CMR)의 출력 패드 영역(OPR)에 상응하고, 제2 영역은 베이스 필름(160)의 칩 장착 영역(CMR)의 랜딩 비아 영역(LVR)에 상응하고, 제3 영역(163)은 베이스 필름(160)의 칩 장착 영역(CMR)의 입력 패드 영역(163)에 상응한다. 제1 영역(161)에는 칩 아우터 출력 패드들(chip outer output pads) (COPO) 및 칩 인너 출력 패드들(chip inner output pads) (COPI)이 형성될 수 있고, 제3 영역(163)에는 칩 입력 패드들(chip input pads)(CIP)이 형성될 수 있다. 칩 아우터 출력 패드들(COPO), 칩 인너 출력 패드들(COPI) 및 칩 입력 패드들(CIP)은 각각 제1 방향(X)으로 배열될 수 있다. 칩 아우터 출력 패드들(COPO) 및 칩 인너 출력 패드들(COPI)은 디스플레이 패널(300)로 신호를 제공하기 위한 패드들에 해당하고, 칩 입력 패드들(CIP)은 인쇄 회로 기판(200)으로부터 신호를 수신하기 위한 패드들에 해당할 수 있다. 반도체 칩(160)이 고해상도 디스플레이 패널을 구동하기 위한 디스플레이 드라이버 칩인 경우, 칩 출력 패드들(COPO, COPI)의 개수는 현저히 증가한다. 따라서, 반도체 칩(160)의 하면은 제1 방향(X)의 길이, 즉 장변의 길이(LNGX)는 제2 방향(Y)의 길이, 즉 단변의 길이(LNGY)보다 충분히 큰 직사각형 형상일 수 있다. 도 3에는 칩 출력 패드들이 장변을 따라 칩 아우터 출력 패드들(COPO)과 칩 인너 출력 패드들(COPI)의 2열로 배열된 예를 도시 하였으나, 실시예들에 따라서, 칩 출력 패드들은 3열 이상으로 배열될 수도 있다.
도 4a, 4b 및 4c는 본 발명의 일 실시예에 따른 칩 온 필름 패키지를 나타내는 도면들이다.
도 4a는 베이스 필름(110)의 상면의 레이아웃을 나타내고, 도 4b는 베이스 필름(110)의 하면의 레이아웃을 나타내고, 도 4c는 칩 온 필름 패키지(100)의 수직 구조를 나타내는 단면도이다. 도 4b의 도면은 베이스 필름(110)의 아래쪽에서 바라본 배면도(bottom view)는 아니며, 베이스 필름(110)의 상면 및 하면의 레이아웃의 비교를 위하여, 편의상 도 4a 및 4b에는 모두 위쪽에서 바라본 상면 및 하면의 레이아웃이 각각 도시되어 있다.
도 4a 및 4b에 도시된 바와 같이, 베이스 필름(110)은 출력 리드 라인들(OLO, OLI)이 형성되는 출력 리드 영역(OLR), 반도체 칩(160)이 장착되는 칩 장착 영역(CMR) 및 입력 리드 라인들(IL)이 형성되는 입력 리드 영역(ILR)을 포함할 수 있다. 칩 장착 영역(CMR)은 제1 방향(X)에 평행한 제1 장변(LS1) 및 제2 장변(LS2)과 제1 방향(X)에 수직인 제2 방향(Y)에 평행한 제1 단변(SS1) 및 제2 단변(SS2)으로 이루어지는 직사각형 형상일 수 있다. 칩 장착 영역(CMR)은 제1 장변(LS1)에 인접하는 출력 패드 영역(OPR), 제2 장변(LS2)에 인접하는 입력 패드 영역(IPR) 및 출력 패드 영역(OPR)과 입력 패드 영역(IPR) 사이의 랜딩 비아 영역(LVR)을 포함할 수 있다.
도 4a, 4b 및 4c를 참조하면, 칩 온 필름 패키지(100)는 베이스 필름(110), 반도체 칩(160), 복수의 상부 인너 출력 도전 패턴들(FOPI, TPL, TVP), 복수의 하부 인너 출력 도전 패턴들(BVP, OLI), 복수의 랜딩 비아들(LV), 복수의 아우터 출력 도전 패턴들(FOPO, OLO) 및 복수의 상부 입력 도전 패턴들(IL, FIP)을 포함할 수 있다.
상부 인너 출력 도전 패턴들(FOPI, TPL, TVP)은 베이스 필름(110)의 상면에 형성되고, 도 3의 반도체 칩(160)의 하면에 형성되는 칩 인너 출력 패드들(COPI)과 각각 연결된다. 상부 인너 출력 도전 패턴들(FOPI, TPL, TVP)은 복수의 인너 출력 패드들(FOPI), 복수의 상부 랜딩 비아 패드들(TVP) 및 복수의 인너 연결 라인들(TPL)을 포함할 수 있다. 인너 출력 패드들(FOPI)은 출력 패드 영역(OPR) 내에서 제1 방향(X)으로 배열하여 형성된다. 상부 랜딩 비아 패드들(TVP)은 랜딩 비아 영역(LVR) 내에서 랜딩 비아들(LV)의 위에 각각 형성된다. 인너 연결 라인들(TPL)은 인너 출력 패드들(FOPI)과 상부 랜딩 비아 패드들(TVP)을 각각 연결하도록 형성된다.
하부 인너 출력 도전 패턴들(BVP, OLI)은 베이스 필름(110)의 하면에 형성되는 복수의 하부 랜딩 비아 패드들(BVP) 및 복수의 인너 출력 리드 라인들(OLI)을 포함할 수 있다. 하부 랜딩 비아 패드들(BVP)은 랜딩 비아 영역(LVR) 내에서 랜딩 비아들(LV)의 아래에 각각 형성된다. 인너 출력 리드 라인들(OLI)은 하부 랜딩 비아 패드들(BVP)과 각각 연결되고 칩 장착 영역(CMR)의 제1 장변(LS1)을 가로질러 제2 방향(Y)과 평행하게 연장되도록 형성된다.
랜딩 비아들(LV)은 상부 인너 출력 도전 패턴들에 포함되는 상부 랜딩 비아 패드들(TVP)과 하부 인너 출력 도전 패턴들에 포함되는 하부 랜딩 비아 패드들(BVP)을 상하로 각각 연결하도록 베이스 필름(110)을 관통하여 형성된다.
본 발명의 실시예들에 따라서, 랜딩 비아들(LV)은 칩 장착 영역(CMR) 내에 이차원 형상을 이루도록 배치된다. 이를 위하여, 인너 출력 패드들(FOPI) 중에서 인접하는 적어도 두 개의 인너 출력 패드들에 연결되는 랜딩 비아들은 제1 방향(X)으로 인접하여 배열될 수 있다. 제1 방향(X)으로 인접하여 배열되는 상기 랜딩 비아들에 각각 연결되는 상기 인너 연결 라인들 중에서 적어도 하나의 인너 연결 라인은, 상기 상응하는 상부 랜딩 비아 패드에 연결되고 상기 제1 방향과 평행하게 연장되는 제1 라인 및 상기 제1 라인과 상기 상응하는 인너 출력 패드를 연결하고 상기 제2 방향과 평행하게 연장되는 제2 라인을 포함할 수 있다.
예를 들어, 도 4a에 도시된 바와 같이, 인너 출력 패드들(FOPO)은 제1 방향(X)으로 서로 인접하는 제1 인너 출력 패드(P1), 제2 인너 출력 패드(P20 및 제3 인너 출력 패드(P3)를 포함할 수 있고, 랜딩 비아들(LV)은 제1 인너 출력 패드(P1), 제2 인너 출력 패드(P20 및 제3 인너 출력 패드(P3)에 각각 연결되는 제1 랜딩 비아(LV1), 제2 랜딩 비아(LV2) 및 제3 랜딩 비아(LV3)을 포함할 수 있다. 예를 들어, 도 4a에 도시된 바와 같이, 제2 및 제3 인너 출력 패드들(P2, P3)에 연결되는 랜딩 비아들(LV2, LV3)은 제1 방향(X)으로 인접하여 배열될 수 있다. 제1 방향(X)으로 인접하여 배열되는 랜딩 비아들(LV2, LV3)에 각각 연결되는 인너 연결 라인들(TPL) 중에서, 제3 랜딩 비아(LV3)에 연결되는 인너 연결 라인(LX3, LY3)은 제1 라인(LX3) 및 제2 라인(LY3)을 포함할 수 있다. 제1 라인(LX3)은 상부 랜딩 비아 패드에 연결되고 제1 방향(X)과 평행하게 연장되고, 제2 라인(LY3)은 제1 라인(LX3)과 상응하는 제3 인너 출력 패드(P3)를 연결하고 제2 방향(Y)과 평행하게 연장된다. 반면에 제1 랜딩 비아(LV1)와 제2 랜딩 비아(LV2)의 상부 랜딩 비아 패드들은 제1 방향(X)과 평행하게 연장되는 제1 라인이 생략되고 제2 방향(Y)과 평행하게 연장되는 제2 라인(LY1, LY2)을 통하여 상응하는 인너 출력 패드들(P1, P2)에 각각 연결될 수 있다. 도 5 및 6에 도시된 바와 같이, 제1 방향(X)으로 인접하는 복수의 랜딩 비아들(LV)을 형성하고 제1 방향(X)과 평행하게 연장되는 복수의 제1 라인들(LX)을 이용하여 인접한 랜딩 비아들(LV)을 제2 방향과 평행하게 연장되는 복수의 제2 라인들(LY)에 각각 연결할 수 있다.
아우터 출력 도전 패턴들(FOPO, OLO)은 베이스 필름(110)의 상면에 형성되고, 도 3의 반도체 칩(160)의 하면에 형성되는 칩 아우터 출력 패드들(COPO)과 각각 연결된다. 아우터 출력 도전 패턴들(FOPO, OLO)은 복수의 상부 아우터 출력 패드들(FOPO) 및 복수의 아우터 출력 리드 라인들(OLO)을 포함할 수 있다. 상부 아우터 출력 패드들(FOPO)은 출력 패드 영역(OPR) 내에서 제1 방향(X)으로 배열하여 형성된다. 아우터 출력 리드 라인들(OLO)은 상부 아우터 출력 패드들(FOPO)과 각각 연결되고 칩 장착 영역(CMR)의 제1 장변(LS1)을 가로질러 제2 방향(Y)과 평행하게 연장되도록 형성된다.
도 4a 및 4b에 도시된 바와 같이, 베이스 필름(110)의 하면에 형성되는 인너 출력 리드 라인들(OLI)과 베이스 필름(110)의 상면에 형성되는 아우터 출력 리드 라인들(OLO)은 제1 방향(X)으로 하나씩 교대하여 배치될 수 있다.
상부 입력 도전 패턴들(IL, FIP)은 베이스 필름(110)의 상면에 형성되고, 도 3의 반도체 칩(160)의 하면에 형성되는 칩 입력 패드들(CIP)과 각각 연결된다. 상부 입력 도전 패턴들(IL, FIP)은 복수의 상부 입력 패드들(FIP) 및 복수의 입력 리드 라인들(IL)을 포함할 수 있다. 상부 입력 패드들(FIP)은 입력 패드 영역(IPR) 내에서 제1 방향(X)으로 배열하여 형성된다. 입력 리드 라인들(IL)은 상부 입력 패드들(FIP)과 각각 연결되고 칩 장착 영역(CMR)의 제2 장변(LS2)을 가로질러 제2 방향(Y)과 평행하게 연장되도록 형성된다.
도 4c에 도시된 바와 같이, 칩 온 필름 패키지(100)는 언더필부(170) 및 보호층(180)을 더 포함할 수 있다.
언더필부(underfill portion)(170)는 베이스 필름(110)의 상면에 장착되는 반도체 칩(160)의 측면을 덮고, 반도체 칩(160)의 하면과 베이스 필름(110)의 상면 사이를 채우도록 형성될 수 있다. 언더필부(170)는 레진(resin)을 포함할 수 있다. 언더필부(170)에 의해 반도체 칩(160)은 베이스 필름(110)의 상면에 고정될 수 있다. 또한, 언더필부(170)에 의해 반도체 칩(160)의 범프(165)와 베이스 필름(110)의 상면에 형성되는 패드들(FOPO, FOPI, FIP)의 연결 부분을 외부로부터 보호할 수 있다.
보호층(180)은 베이스 필름(110)의 상면 및 하면에 각각 형성될 수 있다. 상기 보호층(180)은 솔더 레지스트(solder resist)를 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 예를 들어, 도 4c에 도시된 바와 같이, 보호층(180)은 베이스 필름(110)의 상면 및 하면에 출력 단자들(OTO, OTI), 입력 단자들(IT) 및 반도체 칩(160)을 노출시키도록 형성될 수 있다. 출력 단자들(OTO, OTI)은 디스플레이 패널(300)의 단자들과 연결되어 반도체 칩(160)으로부터 디스플레이 패널(300)로 신호가 전달될 수 있다. 입력 단자들(IT)은 인쇄 회로 기판(200)의 단자들과 연결되어 외부로부터의 신호를 반도체 칩(160)에 전달될 수 있다. 입출력 단자들(OTO, OTI, IT)과 다른 장치의 단자들 사이에는 각각 접착 필름(350)이 개재될 수 있다. 상기 접착 필름은 이방성 전도성 필름(Anisotropic Conducting Film, ACF)을 포함할 수 있다.
예를 들어, 베이스 필름(110)은 폴리이미드 또는 폴리에스터 등을 포함하는 수지 필름으로 구현될 수 있다. 베이스 필름(110)은 가요성(flexibility)을 가질 수 있으며, 도 8a, 8b, 및 8c를 참조하여 후술하는 바는 바와 같이, 베이스 필름(110)은 벤딩 영역(BNR)을 더 포함할 수 있다. 베이스 필름(110)에 형성되는 도전 패턴들(conductive patterns)(OLO, TPL, IL, OLI, FOPO, FOPI, FIP, TVP, BVP) 및/또는 랜딩 비아들(LV)은 구리(Cu), 니켈(Ni), 알루미늄(Al) 등과 같은 도전성 금속을 포함할 수 있다.
도 5 및 6은 본 발명의 실시예들에 따른 랜딩 비아의 배치를 나타내는 도면들이다.
도 5 및 6을 참조하면, 랜딩 비아 영역(LVRa 또는 LVRb)은 제1 방향(X)으로 배열된 복수의 서브 영역들(SR11, SR12 또는 SR21, SR22)을 포함할 수 있다. 전술한 바와 같이, 제1 방향(X)으로 인접하는 복수의 랜딩 비아들(LV) 및 랜딩 비아 패드들(LVP)을 형성하고 제1 방향(X)과 평행하게 연장되는 복수의 제1 라인들(LX)을 이용하여 인접한 랜딩 비아들(LV)을 제2 방향과 평행하게 연장되고 서로 인접하는 복수의 제2 라인들(LY)에 각각 연결할 수 있다. 도 5 및 6에는 랜딩 비아들(LV)이 칩 장착 영역(LVR) 내에서 적어도 하나의 삼각형 형상을 이루도록 배치되는 실시예가 도시되어 있다.
일 실시예에서, 도 5에 도시된 바와 같이, 서브 영역들(SR11, SR12)은 동일한 구조를 가질 수 있다. 다른 실시예에서, 도 6에 도시된 바와 같이, 서브 영역들 중에서 인접하는 두 개의 서브 영역들(SR21, SR22)은 제2 방향(Y)의 경계선(BNL)에 대하여 선대칭을 이룰 수 있다.
도 7은 본 발명의 실시예들에 따른 단변 축소 효과를 나타내는 도면이다.
도 7의 왼쪽에 도시된 레이아웃은 랜딩 비아들(LV)을 대각선 방향(DR)을 따라서 일차원 형상을 이루도록 배치하는 경우이고, 도 7의 오른쪽에 도시된 레이아웃은 본 발명의 일 실시예에 따라서 랜딩 비아들을 이차원 형상, 예를 들어, 삼각형 형상(TS)을 이루도록 배치하는 경우를 나타낸다. 도 7에 도시된 바와 같이, 랜딩 비아들을 이차원 형상으로 배치하는 경우의 제2 방향(Y)의 길이(LNG2)는 일차원 형상으로 배치하는 경우의 제2 방향(Y)의 길이(LNG1)보다 현저히 감소될 수 있음을 알 수 있다. 이와 같이, 본 발명의 실시예들에 따른 칩 온 필름 패키지는 랜딩 비아들을 이차원 형상을 이루도록 배치함으로써 칩 온 필름 패키지 및 이에 포함되는 반도체 칩의 사이즈를 효율적으로 감소하고, 칩 온 필름 패키지 및 이를 포함하는 장치 및 시스템의 생산성을 향상시킬 수 있다.
도 8a, 8b 및 8c는 본 발명의 다른 실시예에 따른 칩 온 필름 패키지를 나타내는 도면들이다.
도 8a는 베이스 필름(111) 상면의 레이아웃을 나타내고, 도 8b는 베이스 필름(111)의 하면의 레이아웃을 나타내고, 도 8c는 칩 온 필름 패키지(101)의 수직 구조를 나타내는 단면도이다. 도 8b의 도면은 베이스 필름(111)의 아래쪽에서 바라본 배면도(bottom view)는 아니며, 베이스 필름(111)의 상면 및 하면의 레이아웃의 비교를 위하여, 편의상 도 8a 및 8b에는 모두 위쪽에서 바라본 상면 및 하면의 레이아웃이 각각 도시되어 있다.
도 8a 및 8b에 도시된 바와 같이, 벤딩 영역(BNR), 출력 리드 라인들(OLO, OLI)이 형성되는 출력 리드 영역(OLR), 반도체 칩(160)이 장착되는 칩 장착 영역(CMR) 및 입력 리드 라인들(IL)이 형성되는 입력 리드 영역(ILR)을 포함할 수 있다. 칩 장착 영역(CMR)은 제1 방향(X)에 평행한 제1 장변(LS1) 및 제2 장변(LS2)과 제1 방향(X)에 수직인 제2 방향(Y)에 평행한 제1 단변(SS1) 및 제2 단변(SS2)으로 이루어지는 직사각형 형상일 수 있다. 칩 장착 영역(CMR)은 제1 장변(LS1)에 인접하는 출력 패드 영역(OPR), 제2 장변(LS2)에 인접하는 입력 패드 영역(IPR) 및 출력 패드 영역(OPR)과 입력 패드 영역(IPR) 사이의 랜딩 비아 영역(LVR)을 포함할 수 있다.
벤딩 영역(BNR)은 도 8c에 도시된 바와 같이 베이스 필름(111)의 일 측을 구부려 접합함으로써 상기 일 측의 하면이 위를 향하도록 형성될 수 있다.
도 8a, 8b 및 8c를 참조하면, 칩 온 필름 패키지(101)는 베이스 필름(111), 반도체 칩(160), 복수의 상부 인너 출력 도전 패턴들(FOPI, TPL, TVP), 복수의 하부 인너 출력 도전 패턴들(BVP, OLI), 복수의 랜딩 비아들(LV), 복수의 아우터 출력 도전 패턴들(FOPO, OLO) 및 복수의 상부 입력 도전 패턴들(IL, FIP)을 포함할 수 있다.
상부 인너 출력 도전 패턴들(FOPI, TPL, TVP)은 베이스 필름(111)의 상면에 형성되고, 도 3의 반도체 칩(160)의 하면에 형성되는 칩 인너 출력 패드들(COPI)과 각각 연결된다. 상부 인너 출력 도전 패턴들(FOPI, TPL, TVP)은 복수의 인너 출력 패드들(FOPI), 복수의 상부 랜딩 비아 패드들(TVP) 및 복수의 인너 연결 라인들(TPL)을 포함할 수 있다. 인너 출력 패드들(FOPI)은 출력 패드 영역(OPR) 내에서 제1 방향(X)으로 배열하여 형성된다. 상부 랜딩 비아 패드들(TVP)은 랜딩 비아 영역(LVR) 내에서 랜딩 비아들(LV)의 위에 각각 형성된다. 인너 연결 라인들(TPL)은 인너 출력 패드들(FOPI)과 상부 랜딩 비아 패드들(TVP)을 각각 연결하도록 형성된다.
하부 인너 출력 도전 패턴들(BVP, OLI)은 베이스 필름(111)의 하면에 형성되는 복수의 하부 랜딩 비아 패드들(BVP) 및 복수의 인너 출력 리드 라인들(OLI)을 포함할 수 있다. 하부 랜딩 비아 패드들(BVP)은 랜딩 비아 영역(LVR) 내에서 랜딩 비아들(LV)의 아래에 각각 형성된다. 인너 출력 리드 라인들(OLI)은 하부 랜딩 비아 패드들(BVP)과 각각 연결되고 칩 장착 영역(CMR)의 제1 장변(LS1)을 가로질러 제2 방향(Y)과 평행하게 연장되도록 형성된다.
랜딩 비아들(LV)은 상부 인너 출력 도전 패턴들에 포함되는 상부 랜딩 비아 패드들(TVP)과 하부 인너 출력 도전 패턴들에 포함되는 하부 랜딩 비아 패드들(BVP)을 상하로 각각 연결하도록 베이스 필름(111)을 관통하여 형성된다.
본 발명의 실시예들에 따라서, 랜딩 비아들(LV)은 칩 장착 영역(CMR) 내에 이차원 형상을 이루도록 배치된다. 이를 위하여, 인너 출력 패드들(FOPI) 중에서 인접하는 적어도 두 개의 인너 출력 패드들에 연결되는 랜딩 비아들은 제1 방향(X)으로 인접하여 배열될 수 있다. 제1 방향(X)으로 인접하여 배열되는 상기 랜딩 비아들에 각각 연결되는 상기 인너 연결 라인들 중에서 적어도 하나의 인너 연결 라인은, 상기 상응하는 상부 랜딩 비아 패드에 연결되고 상기 제1 방향과 평행하게 연장되는 제1 라인 및 상기 제1 라인과 상기 상응하는 인너 출력 패드를 연결하고 상기 제2 방향과 평행하게 연장되는 제2 라인을 포함할 수 있다.
예를 들어, 도 8a에 도시된 바와 같이, 인너 출력 패드들(FOPO)은 제1 방향(X)으로 서로 인접하는 제1 인너 출력 패드(P1), 제2 인너 출력 패드(P20 및 제3 인너 출력 패드(P3)를 포함할 수 있고, 랜딩 비아들(LV)은 제1 인너 출력 패드(P1), 제2 인너 출력 패드(P20 및 제3 인너 출력 패드(P3)에 각각 연결되는 제1 랜딩 비아(LV1), 제2 랜딩 비아(LV2) 및 제3 랜딩 비아(LV3)을 포함할 수 있다. 예를 들어, 도 8a에 도시된 바와 같이, 제2 및 제3 인너 출력 패드들(P2, P3)에 연결되는 랜딩 비아들(LV2, LV3)은 제1 방향(X)으로 인접하여 배열될 수 있다. 제1 방향(X)으로 인접하여 배열되는 랜딩 비아들(LV2, LV3)에 각각 연결되는 인너 연결 라인들(TPL) 중에서, 제3 랜딩 비아(LV3)에 연결되는 인너 연결 라인(LX3, LY3)은 제1 라인(LX3) 및 제2 라인(LY3)을 포함할 수 있다. 제1 라인(LX3)은 상부 랜딩 비아 패드에 연결되고 제1 방향(X)과 평행하게 연장되고, 제2 라인(LY3)은 제1 라인(LX3)과 상응하는 제3 인너 출력 패드(P3)를 연결하고 제2 방향(Y)과 평행하게 연장된다. 반면에 제1 랜딩 비아(LV1)와 제2 랜딩 비아(LV2)의 상부 랜딩 비아 패드들은 제1 방향(X)과 평행하게 연장되는 제1 라인이 생략되고 제2 방향(Y)과 평행하게 연장되는 제2 라인(LY1, LY2)을 통하여 상응하는 인너 출력 패드들(P1, P2)에 각각 연결될 수 있다. 도 5 및 6에 도시된 바와 같이, 제1 방향(X)으로 인접하는 복수의 랜딩 비아들(LV)을 형성하고 제1 방향(X)과 평행하게 연장되는 복수의 제1 라인들(LX)을 이용하여 인접한 랜딩 비아들(LV)을 제2 방향과 평행하게 연장되는 복수의 제2 라인들(LY)에 각각 연결할 수 있다.
아우터 출력 도전 패턴들(FOPO, OLO)은 베이스 필름(111)의 상면에 형성되고, 도 3의 반도체 칩(160)의 하면에 형성되는 칩 아우터 출력 패드들(COPO)과 각각 연결된다. 아우터 출력 도전 패턴들(FOPO, OLO)은 복수의 상부 아우터 출력 패드들(FOPO) 및 복수의 아우터 출력 리드 라인들(OLO)을 포함할 수 있다. 상부 아우터 출력 패드들(FOPO)은 출력 패드 영역(OPR) 내에서 제1 방향(X)으로 배열하여 형성된다. 아우터 출력 리드 라인들(OLO)은 상부 아우터 출력 패드들(FOPO)과 각각 연결되고 칩 장착 영역(CMR)의 제1 장변(LS1)을 가로질러 제2 방향(Y)과 평행하게 연장되도록 형성된다.
도 8a 및 8b에 도시된 바와 같이, 베이스 필름(111)의 하면에 형성되는 인너 출력 리드 라인들(OLI)과 베이스 필름(111)의 상면에 형성되는 아우터 출력 리드 라인들(OLO)은 제1 방향(X)으로 하나씩 교대하여 배치될 수 있다.
상부 입력 도전 패턴들(IL, FIP)은 베이스 필름(111)의 상면에 형성되고, 도 3의 반도체 칩(160)의 하면에 형성되는 칩 입력 패드들(CIP)과 각각 연결된다. 상부 입력 도전 패턴들(IL, FIP)은 복수의 상부 입력 패드들(FIP) 및 복수의 입력 리드 라인들(IL)을 포함할 수 있다. 상부 입력 패드들(FIP)은 입력 패드 영역(IPR) 내에서 제1 방향(X)으로 배열하여 형성된다. 입력 리드 라인들(IL)은 상부 입력 패드들(FIP)과 각각 연결되고 칩 장착 영역(CMR)의 제2 장변(LS2)을 가로질러 제2 방향(Y)과 평행하게 연장되도록 형성된다.
도 8c에 도시된 바와 같이, 칩 온 필름 패키지(101)는 언더필부(170), 보호층(180) 및 접착층(190)을 더 포함할 수 있다.
언더필부(underfill portion)(170)는 베이스 필름(111)의 상면에 장착되는 반도체 칩(160)의 측면을 덮고, 반도체 칩(160)의 하면과 베이스 필름(111)의 상면 사이를 채우도록 형성될 수 있다. 언더필부(170)는 레진(resin)을 포함할 수 있다. 언더필부(170)에 의해 반도체 칩(160)은 베이스 필름(111)의 상면에 고정될 수 있다. 또한, 언더필부(170)에 의해 반도체 칩(160)의 범프(165)와 베이스 필름(111)의 상면에 형성되는 패드들(FOPO, FOPI, FIP)의 연결 부분을 외부로부터 보호할 수 있다.
보호층(180)은 베이스 필름(111)의 상면 및 하면에 각각 형성될 수 있다. 상기 보호층(180)은 솔더 레지스트(solder resist)를 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 예를 들어, 도 8c에 도시된 바와 같이, 보호층(180)은 베이스 필름(111)의 상면 및 하면에 출력 단자들(OTO, OTI), 입력 단자들(IT) 및 반도체 칩(160)을 노출시키도록 형성될 수 있다. 아래를 향하도록 노출되는 도 4c 인너 출력 전극(OTI)과는 다르게, 도 8c의 벤딩 영역(BNR)에 포함되는 인너 출력 전극(OTI)은 위를 향하도록 노출된다. 출력 단자들(OTO, OTI)은 디스플레이 패널(300)의 단자들과 연결되어 반도체 칩(160)으로부터 디스플레이 패널(300)로 신호가 전달될 수 있다. 입력 단자들(IT)은 인쇄 회로 기판(200)의 단자들과 연결되어 외부로부터의 신호를 반도체 칩(160)에 전달될 수 있다. 입출력 단자들(OTO, OTI, IT)과 다른 장치의 단자들 사이에는 각각 접착 필름(350)이 개재될 수 있다. 상기 접착 필름은 이방성 전도성 필름(Anisotropic Conducting Film, ACF)을 포함할 수 있다.
접착층(190)은 벤딩 영역(BNR)의 마주보는 상면 부분들 사이에 형성될 수 있다. 이에 따라, 접착층(190)은 벤딩 영역(BNR)의 구부러진 상태를 고정시킬 수 있다. 접착층(190)은 비전도성 접착 물질을 포함할 수 있다.
예를 들어, 베이스 필름(111)은 폴리이미드 또는 폴리에스터 등을 포함하는 수지 필름으로 구현될 수 있다. 벤딩 영역(BNR)을 형성하기 위하여 베이스 필름(111)은 가요성(flexibility)을 가질 수 있다. 베이스 필름(111)은 벤딩 영역(BNR)을 더 포함할 수 있다. 베이스 필름(111)에 형성되는 도전 패턴들(conductive patterns)(OLO, TPL, IL, OLI, FOPO, FOPI, FIP, TVP, BVP) 및/또는 랜딩 비아들(LV)은 구리(Cu), 니켈(Ni), 알루미늄(Al) 등과 같은 도전성 금속을 포함할 수 있다.
도 9a, 9b 및 9c는 본 발명의 또 다른 실시예에 따른 칩 온 필름 패키지를 나타내는 도면들이다.
도 9a는 베이스 필름(112) 상면의 레이아웃을 나타내고, 도 9b는 베이스 필름(112)의 하면의 레이아웃을 나타내고, 도 9c는 칩 온 필름 패키지(102)의 수직 구조를 나타내는 단면도이다. 도 9b의 도면은 베이스 필름(112)의 아래쪽에서 바라본 배면도(bottom view)는 아니며, 베이스 필름(112)의 상면 및 하면의 레이아웃의 비교를 위하여, 편의상 도 9a 및 9b에는 모두 위쪽에서 바라본 상면 및 하면의 레이아웃이 각각 도시되어 있다.
도 9a 및 9b에 도시된 바와 같이, 벤딩 영역(BNR), 출력 리드 라인들(OLO, OLI)이 형성되는 출력 리드 영역(OLR), 반도체 칩(160)이 장착되는 칩 장착 영역(CMR) 및 입력 리드 라인들(IL)이 형성되는 입력 리드 영역(ILR)을 포함할 수 있다. 칩 장착 영역(CMR)은 제1 방향(X)에 평행한 제1 장변(LS1) 및 제2 장변(LS2)과 제1 방향(X)에 수직인 제2 방향(Y)에 평행한 제1 단변(SS1) 및 제2 단변(SS2)으로 이루어지는 직사각형 형상일 수 있다. 칩 장착 영역(CMR)은 제1 장변(LS1)에 인접하는 출력 패드 영역(OPR), 제2 장변(LS2)에 인접하는 입력 패드 영역(IPR) 및 출력 패드 영역(OPR)과 입력 패드 영역(IPR) 사이의 랜딩 비아 영역(LVR)을 포함할 수 있다.
벤딩 영역(BNR)은 도 9c에 도시된 바와 같이 베이스 필름(112)의 일 측을 구부려 접합함으로써 상기 일 측의 하면이 위를 향하도록 형성될 수 있다.
도 9a, 9b 및 9c를 참조하면, 칩 온 필름 패키지(102)는 베이스 필름(112), 반도체 칩(160), 복수의 상부 인너 출력 도전 패턴들(FOPI, TPL, TVP), 복수의 하부 인너 출력 도전 패턴들(BVP, OLI), 복수의 랜딩 비아들(LV), 복수의 아우터 출력 도전 패턴들(FOPO, OLO), 복수의 상부 입력 도전 패턴들(TIL,TIVP, FIP), 복수의 하부 입력 도전 패턴들(BIVP, BIL)을 포함할 수 있다.
상부 인너 출력 도전 패턴들(FOPI, TPL, TVP)은 베이스 필름(112)의 상면에 형성되고, 도 3의 반도체 칩(160)의 하면에 형성되는 칩 인너 출력 패드들(COPI)과 각각 연결된다. 상부 인너 출력 도전 패턴들(FOPI, TPL, TVP)은 복수의 인너 출력 패드들(FOPI), 복수의 상부 랜딩 비아 패드들(TVP) 및 복수의 인너 연결 라인들(TPL)을 포함할 수 있다. 인너 출력 패드들(FOPI)은 출력 패드 영역(OPR) 내에서 제1 방향(X)으로 배열하여 형성된다. 상부 랜딩 비아 패드들(TVP)은 랜딩 비아 영역(LVR) 내에서 랜딩 비아들(LV)의 위에 각각 형성된다. 인너 연결 라인들(TPL)은 인너 출력 패드들(FOPI)과 상부 랜딩 비아 패드들(TVP)을 각각 연결하도록 형성된다.
하부 인너 출력 도전 패턴들(BVP, OLI)은 베이스 필름(112)의 하면에 형성되는 복수의 하부 랜딩 비아 패드들(BVP) 및 복수의 인너 출력 리드 라인들(OLI)을 포함할 수 있다. 하부 랜딩 비아 패드들(BVP)은 랜딩 비아 영역(LVR) 내에서 랜딩 비아들(LV)의 아래에 각각 형성된다. 인너 출력 리드 라인들(OLI)은 하부 랜딩 비아 패드들(BVP)과 각각 연결되고 칩 장착 영역(CMR)의 제1 장변(LS1)을 가로질러 제2 방향(Y)과 평행하게 연장되도록 형성된다.
랜딩 비아들(LV)은 상부 인너 출력 도전 패턴들에 포함되는 상부 랜딩 비아 패드들(TVP)과 하부 인너 출력 도전 패턴들에 포함되는 하부 랜딩 비아 패드들(BVP)을 상하로 각각 연결하도록 베이스 필름(112)을 관통하여 형성된다.
본 발명의 실시예들에 따라서, 랜딩 비아들(LV)은 칩 장착 영역(CMR) 내에 이차원 형상을 이루도록 배치된다. 이를 위하여, 인너 출력 패드들(FOPI) 중에서 인접하는 적어도 두 개의 인너 출력 패드들에 연결되는 랜딩 비아들은 제1 방향(X)으로 인접하여 배열될 수 있다. 제1 방향(X)으로 인접하여 배열되는 상기 랜딩 비아들에 각각 연결되는 상기 인너 연결 라인들 중에서 적어도 하나의 인너 연결 라인은, 상기 상응하는 상부 랜딩 비아 패드에 연결되고 상기 제1 방향과 평행하게 연장되는 제1 라인 및 상기 제1 라인과 상기 상응하는 인너 출력 패드를 연결하고 상기 제2 방향과 평행하게 연장되는 제2 라인을 포함할 수 있다.
예를 들어, 도 9a에 도시된 바와 같이, 인너 출력 패드들(FOPO)은 제1 방향(X)으로 서로 인접하는 제1 인너 출력 패드(P1), 제2 인너 출력 패드(P20 및 제3 인너 출력 패드(P3)를 포함할 수 있고, 랜딩 비아들(LV)은 제1 인너 출력 패드(P1), 제2 인너 출력 패드(P20 및 제3 인너 출력 패드(P3)에 각각 연결되는 제1 랜딩 비아(LV1), 제2 랜딩 비아(LV2) 및 제3 랜딩 비아(LV3)을 포함할 수 있다. 예를 들어, 도 9a에 도시된 바와 같이, 제2 및 제3 인너 출력 패드들(P2, P3)에 연결되는 랜딩 비아들(LV2, LV3)은 제1 방향(X)으로 인접하여 배열될 수 있다. 제1 방향(X)으로 인접하여 배열되는 랜딩 비아들(LV2, LV3)에 각각 연결되는 인너 연결 라인들(TPL) 중에서, 제3 랜딩 비아(LV3)에 연결되는 인너 연결 라인(LX3, LY3)은 제1 라인(LX3) 및 제2 라인(LY3)을 포함할 수 있다. 제1 라인(LX3)은 상부 랜딩 비아 패드에 연결되고 제1 방향(X)과 평행하게 연장되고, 제2 라인(LY3)은 제1 라인(LX3)과 상응하는 제3 인너 출력 패드(P3)를 연결하고 제2 방향(Y)과 평행하게 연장된다. 반면에 제1 랜딩 비아(LV1)와 제2 랜딩 비아(LV2)의 상부 랜딩 비아 패드들은 제1 방향(X)과 평행하게 연장되는 제1 라인이 생략되고 제2 방향(Y)과 평행하게 연장되는 제2 라인(LY1, LY2)을 통하여 상응하는 인너 출력 패드들(P1, P2)에 각각 연결될 수 있다. 도 5 및 6에 도시된 바와 같이, 제1 방향(X)으로 인접하는 복수의 랜딩 비아들(LV)을 형성하고 제1 방향(X)과 평행하게 연장되는 복수의 제1 라인들(LX)을 이용하여 인접한 랜딩 비아들(LV)을 제2 방향과 평행하게 연장되는 복수의 제2 라인들(LY)에 각각 연결할 수 있다.
아우터 출력 도전 패턴들(FOPO, OLO)은 베이스 필름(112)의 상면에 형성되고, 도 3의 반도체 칩(160)의 하면에 형성되는 칩 아우터 출력 패드들(COPO)과 각각 연결된다. 아우터 출력 도전 패턴들(FOPO, OLO)은 복수의 상부 아우터 출력 패드들(FOPO) 및 복수의 아우터 출력 리드 라인들(OLO)을 포함할 수 있다. 상부 아우터 출력 패드들(FOPO)은 출력 패드 영역(OPR) 내에서 제1 방향(X)으로 배열하여 형성된다. 아우터 출력 리드 라인들(OLO)은 상부 아우터 출력 패드들(FOPO)과 각각 연결되고 칩 장착 영역(CMR)의 제1 장변(LS1)을 가로질러 제2 방향(Y)과 평행하게 연장되도록 형성된다.
도 9a 및 9b에 도시된 바와 같이, 베이스 필름(112)의 하면에 형성되는 인너 출력 리드 라인들(OLI)과 베이스 필름(112)의 상면에 형성되는 아우터 출력 리드 라인들(OLO)은 제1 방향(X)으로 하나씩 교대하여 배치될 수 있다.
상부 입력 도전 패턴들(TIL, TIVP, FIP)은 베이스 필름(112)의 상면에 형성되고, 도 3의 반도체 칩(160)의 하면에 형성되는 칩 입력 패드들(CIP)과 각각 연결된다. 상부 입력 도전 패턴들(TIL, TIVP, FIP)은 복수의 상부 입력 패드들(FIP), 복수의 상부 입력 비아 패드들(TIVP) 및 복수의 상부 입력 리드 라인들(TIL)을 포함할 수 있다. 상부 입력 패드들(FIP)은 입력 패드 영역(IPR) 내에서 제1 방향(X)으로 배열하여 형성된다. 상부 입력 리드 라인들(TIL)은 상부 입력 패드들(FIP)과 각각 연결되고 칩 장착 영역(CMR)의 제2 장변(LS2)을 가로질러 제2 방향(Y)과 평행하게 연장되도록 형성된다. 상부 입력 비아 패드들(TIVP)은 상부 입력 리드 라인들(TIL)의 경로 상에 입력 비아들(IV)의 위에 각각 형성된다.
하부 입력 도전 패턴들(BIVP, BIL)은 베이스 필름(112)의 하면에 형성된다. 하부 입력 도전 패턴들(BIVP, BIL)은 복수의 하부 입력 비아 패드들(BIVP) 및 복수의 하부 입력 리드 라인들(BIL)을 포함할 수 있다. 하부 입력 비아 패드들(BIVP)은 입력 비아들(IV)의 아래에 각각 형성된다. 하부 입력 리드 라인들(BIL) 하부 입력 비아 패드들(BIVP)과 각각 연결되고 제2 방향(Y)과 평행하게 연장되도록 형성된다.
입력 비아들(IV)은 상부 입력 도전 패턴들에 포함되는 상부 입력 비아 패드들(TIVP)과 하부 입력 도전 패턴들에 포함되는 하부 입력 비아 패드들(BIVP)을 상하로 각각 연결하도록 베이스 필름(112)을 관통하여 형성된다. 입력 비아(IV)들은 도 9b에 도시된 바와 같이 제1 방항(X)으로 배열될 수 있다.
도 9c에 도시된 바와 같이, 칩 온 필름 패키지(102)는 언더필부(170), 보호층(180) 및 접착층(190)을 더 포함할 수 있다.
언더필부(underfill portion)(170)는 베이스 필름(112)의 상면에 장착되는 반도체 칩(160)의 측면을 덮고, 반도체 칩(160)의 하면과 베이스 필름(112)의 상면 사이를 채우도록 형성될 수 있다. 언더필부(170)는 레진(resin)을 포함할 수 있다. 언더필부(170)에 의해 반도체 칩(160)은 베이스 필름(112)의 상면에 고정될 수 있다. 또한, 언더필부(170)에 의해 반도체 칩(160)의 범프(165)와 베이스 필름(112)의 상면에 형성되는 패드들(FOPO, FOPI, FIP)의 연결 부분을 외부로부터 보호할 수 있다.
보호층(180)은 베이스 필름(112)의 상면 및 하면에 각각 형성될 수 있다. 상기 보호층(180)은 솔더 레지스트(solder resist)를 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 예를 들어, 도 9c에 도시된 바와 같이, 보호층(180)은 베이스 필름(112)의 상면 및 하면에 출력 단자들(OTO, OTI), 입력 단자들(IT) 및 반도체 칩(160)을 노출시키도록 형성될 수 있다. 위를 향하도록 노출되는 도 8c 입력 단자들(IT)과는 다르게, 도 9c의 벤딩 영역(BNR)에 포함되는 입력 단자들(IT)은 위를 향하도록 노출된다. 출력 단자들(OTO, OTI)은 디스플레이 패널(300)의 단자들과 연결되어 반도체 칩(160)으로부터 디스플레이 패널(300)로 신호가 전달될 수 있다. 입력 단자들(IT)은 인쇄 회로 기판(200)의 단자들과 연결되어 외부로부터의 신호를 반도체 칩(160)에 전달될 수 있다. 입출력 단자들(OTO, OTI, IT)과 다른 장치의 단자들 사이에는 각각 접착 필름(350)이 개재될 수 있다. 상기 접착 필름은 이방성 전도성 필름(Anisotropic Conducting Film, ACF)을 포함할 수 있다.
접착층(190)은 벤딩 영역(BNR)의 마주보는 상면 부분들 사이에 형성될 수 있다. 이에 따라, 접착층(190)은 벤딩 영역(BNR)의 구부러진 상태를 고정시킬 수 있다. 접착층(190)은 비전도성 접착 물질을 포함할 수 있다.
예를 들어, 베이스 필름(112)은 폴리이미드 또는 폴리에스터 등을 포함하는 수지 필름으로 구현될 수 있다. 벤딩 영역(BNR)을 형성하기 위하여 베이스 필름(112)은 가요성(flexibility)을 가질 수 있다. 베이스 필름(112)은 벤딩 영역(BNR)을 더 포함할 수 있다. 베이스 필름(112)에 형성되는 도전 패턴들(conductive patterns)(OLO, TPL, IL, OLI, FOPO, FOPI, FIP, TVP, BVP) 및/또는 랜딩 비아들(LV)은 구리(Cu), 니켈(Ni), 알루미늄(Al) 등과 같은 도전성 금속을 포함할 수 있다.
도 10은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 10을 참조하면, 모바일 장치(700)는 시스템 온 칩(710) 및 복수의 또는 기능 모듈들(740, 750, 760, 770)을 포함한다. 모바일 장치(700)는 메모리 장치(720), 저장 장치(730) 및 전력 관리 장치(780)를 더 포함할 수 있다.
시스템 온 칩(710)은 모바일 장치(700)의 전반적인 동작을 제어할 수 있다. 다시 말하면, 시스템 온 칩(710)은 메모리 장치(720), 저장 장치(730) 및 복수의 기능 모듈들(740, 750, 760, 770)을 제어할 수 있다. 예를 들어, 시스템 온 칩(710)은 모바일 장치(700)에 구비되는 애플리케이션 프로세서(Application Processor; AP)일 수 있다.
시스템 온 칩(710)은 중앙 처리 유닛(712) 및 전력 관리 시스템(714)을 포함할 수 있다. 메모리 장치(720) 및 저장 장치(730)는 모바일 장치(700)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(720)는 DRAM(dynamic random access memory) 장치, SRAM(static random access memory) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치에 상응할 수 있고, 저장 장치(730)는 EPROM(erasable programmable read-only memory) 장치, EEPROM(electrically erasable programmable read-only memory) 장치, 플래시 메모리(flash memory) 장치, PRAM(phase change random access memory) 장치, RRAM(resistance random access memory) 장치, NFGM(nano floating gate memory) 장치, PoRAM(polymer random access memory) 장치, MRAM(magnetic random access memory) 장치, FRAM(ferroelectric random access memory) 장치 등과 같은 비휘발성 메모리 장치에 상응할 수 있다. 실시예에 따라서, 저장 장치(730)는 솔리드 스테이트 드라이브(solid state drive; SSD), 하드 디스크 드라이브(hard disk drive; HDD), 씨디롬(CD-ROM) 등을 더 포함할 수도 있다.
복수의 기능 모듈들(740, 750, 760, 770)은 모바일 장치(700)의 다양한 기능들을 각각 수행할 수 있다. 예를 들어, 모바일 장치(700)는 통신 기능을 수행하기 위한 통신 모듈(740)(예를 들어, CDMA(code division multiple access) 모듈, LTE(long term evolution) 모듈, RF(radio frequency) 모듈, UWB(ultra wideband) 모듈, WLAN(wireless local area network) 모듈, WIMAX(worldwide interoperability for microwave access) 모듈 등), 카메라 기능을 수행하기 위한 카메라 모듈(750), 표시 기능을 수행하기 위한 디스플레이 모듈(760), 터치 입력 기능을 수행하기 위한 터치 패널 모듈(770) 등을 포함할 수 있다. 실시예에 따라서, 모바일 장치(700)는 GPS(global positioning system) 모듈, 마이크 모듈, 스피커 모듈, 자이로스코프(gyroscope) 모듈 등을 더 포함할 수 있다. 다만, 모바일 장치(700)에 구비되는 복수의 기능 모듈들(740, 750, 760, 770)의 종류는 그에 한정되지 않음은 자명하다.
전력 관리 장치(780)는 시스템 온 칩(710), 메모리 장치(720), 저장 장치(730) 및 복수의 기능 모듈들(740, 750, 760, 770)에 각각 구동 전압을 제공할 수 있다.
본 발명의 실시예들에 따라서, 디스플레이 모듈(760)은 칩 온 필름 패키지 및 디스플레이 패널을 포함하고, 상기 칩 온 필름 패키지는 칩 장착 영역 내에 이차원 형상을 이루도록 배치되는 복수의 랜딩 비아들을 포함한다. 랜딩 비아들을 이차원 형상을 이루도록 배치함으로써 칩 온 필름 패키지 및 이에 포함되는 반도체 칩의 사이즈를 효율적으로 감소하고, 칩 온 필름 패키지 및 이를 포함하는 디스플레이 모듈(760)의 생산성을 향상시킬 수 있다.
도 11은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 11을 참조하면, 전자 기기(1000)는 프로세서(1010), 메모리 장치(1020), 저장 장치(1030), 입출력 장치(1040), 파워 서플라이(1050) 및 디스플레이 장치(1060)를 포함할 수 있다. 전자 기기(1000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro-processor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 프로세서(1010)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(1020)는 전자 기기(1000)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 저장 장치(1030)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(1040)는 키보드, 키패드, 터치패드, 터치스크린, 마우스, 리모트 컨트롤러 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 실시예에 따라, 디스플레이 장치(1060)는 입출력 장치(1040) 내에 구비될 수도 있다. 파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 파워를 공급할 수 있다. 입체 영상 디스플레이 시스템(1060)은 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
디스플레이 장치(1060)는, 전술한 바와 같이, 칩 온 필름 패키지 및 디스플레이 패널을 포함하고, 상기 칩 온 필름 패키지는 칩 장착 영역 내에 이차원 형상을 이루도록 배치되는 복수의 랜딩 비아들을 포함한다. 랜딩 비아들을 이차원 형상을 이루도록 배치함으로써 칩 온 필름 패키지 및 이에 포함되는 반도체 칩의 사이즈를 효율적으로 감소하고, 칩 온 필름 패키지 및 이를 포함하는 디스플레이 모듈(760)의 생산성을 향상시킬 수 있다.
실시예에 따라, 전자 기기(1000)는 디지털 TV(Digital Television), 3D TV, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 태블릿 컴퓨터(Table Computer), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 디스플레이 장치를 포함하는 임의의 전자 기기일 수 있다.
도 12는 본 발명의 실시예들에 따른 휴대용 단말기를 나타내는 블록도이다.
도 12를 참조하면, 휴대용 단말기(1000)는 이미지 처리부(1100), 무선 송수신부(1200), 오디오 처리부(1300), 이미지 파일 생성부(1400), 메모리 장치(1500), 유저 인터페이스(1600), 애플리케이션 프로세서(1700) 및 전력 관리 장치(1800)를 포함한다.
이미지 처리부(1100)는 렌즈(1110), 이미지 센서(1120), 이미지 프로세서(1130) 및 디스플레이 모듈(1140)을 포함한다. 무선 송수신부(1200)는 안테나(1210), 트랜시버(1220) 및 모뎀(1230)을 포함한다. 오디오 처리부(1300)는 오디오 프로세서(1310), 마이크(1320) 및 스피커(1330)를 포함한다.
본 발명의 실시예들에 따라서, 디스플레이 모듈(1140)은 칩 온 필름 패키지 및 디스플레이 패널을 포함하고, 상기 칩 온 필름 패키지는 칩 장착 영역 내에 이차원 형상을 이루도록 배치되는 복수의 랜딩 비아들을 포함한다. 랜딩 비아들을 이차원 형상을 이루도록 배치함으로써 칩 온 필름 패키지 및 이에 포함되는 반도체 칩의 사이즈를 효율적으로 감소하고, 칩 온 필름 패키지 및 이를 포함하는 디스플레이 모듈(760)의 생산성을 향상시킬 수 있다.
휴대용 단말기(1000)에는 다양한 종류의 반도체 장치들이 포함될 수 있으며, 특히 애플리케이션 프로세서(1700)의 저전력, 고성능이 요구될 수 있다. 이러한 요구에 따라 애플리케이션 프로세서(1700)는 미세화 공정에 따라 멀티 코어 형태로 제공되기도 한다. 애플리케이션 프로세서(1700)는 중앙 처리 유닛(1702) 및 전력 관리 시스템(1704)을 포함할 수 있다.
전력 관리 장치(780)는 이미지 처리부(1100), 무선 송수신부(1200), 오디오 처리부(1300), 이미지 파일 생성부(1400), 메모리 장치(1500), 유저 인터페이스(1600), 애플리케이션 프로세서(1700)에 각각 구동 전압을 제공할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 칩 온 필름 패키지는 랜딩 비아들을 이차원 형상을 이루도록 배치함으로써 칩 온 필름 패키지 및 이에 포함되는 반도체 칩의 사이즈를 효율적으로 감소하고, 칩 온 필름 패키지 및 이를 포함하는 장치 및 시스템의 생산성을 향상시킬 수 있다.
본 발명의 실시예들에 따른 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치는 고해상도 디스플레이를 포함하는 장치의 사이즈를 간소하고 생산성을 향상시키기 위하여 유용하게 이용될 수 있다. 특히 고속으로 동작하고 전력 감소가 요구되는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
100: 칩 온 필름 패키지
200: 디스플레이 패널
300: 인쇄 회로 기판
110: 베이스 필름
160: 반도체 칩
LV: 랜딩 비아

Claims (10)

  1. 베이스 필름;
    상기 베이스 필름의 상면의 칩 장착 영역의 위에 장착되는 반도체 칩;
    상기 베이스 필름의 상면에 형성되고, 상기 반도체 칩의 하면에 형성되는 칩 인너 출력 패드들과 각각 연결되는 복수의 상부 인너 출력 도전 패턴들;
    상기 베이스 필름의 하면에 형성되는 복수의 하부 인너 출력 도전 패턴들; 및
    상기 상부 인너 출력 도전 패턴들과 상기 하부 인너 출력 도전 패턴들을 상하로 각각 연결하도록 상기 베이스 필름을 관통하여 형성되고, 상기 칩 장착 영역 내에 이차원 형상을 이루도록 배치되는 복수의 랜딩 비아들을 포함하는 칩 온 필름 패키지.
  2. 제1 항에 있어서,
    상기 랜딩 비아들은 적어도 하나의 삼각형 형상을 이루도록 배치되는 것을 특징으로 하는 칩 온 필름 패키지.
  3. 제1 항에 있어서,
    상기 칩 장착 영역은 제1 방향에 평행한 제1 장변 및 제2 장변과 상기 제1 방향에 수직인 제2 방향에 평행한 제1 단변 및 제2 단변으로 이루어지는 직사각형 형상이고,
    상기 칩 장착 영역은 상기 제1 장변에 인접하는 출력 패드 영역, 상기 제2 장변에 인접하는 입력 패드 영역 및 상기 출력 패드 영역과 상기 입력 패드 영역 사이의 랜딩 비아 영역을 포함하는 것을 특징으로 하는 칩 온 필름 패키지.
  4. 제3 항에 있어서,
    상기 랜딩 비아 영역은 상기 제1 방향으로 배열된 복수의 서브 영역 들을 포함하고, 상기 서브 영역들은 동일한 구조를 갖는 것을 특징으로 하는 칩 온 필름 패키지.
  5. 제3 항에 있어서,
    상기 랜딩 비아 영역은 상기 제1 방향으로 배열된 복수의 서브 영역 들을 포함하고, 상기 서브 영역들 중에서 인접하는 두 개의 서브 영역들은 상기 제2 방향의 경계선에 대하여 선대칭을 이루는 것을 특징으로 하는 칩 온 필름 패키지.
  6. 제3 항에 있어서,
    상기 상부 인너 출력 도전 패턴들은,
    상기 출력 패드 영역 내에서 상기 제1 방향으로 배열하여 형성되는 복수의 인너 출력 패드들;
    상기 랜딩 비아 영역 내에서 상기 랜딩 비아들의 위에 각각 형성되는 복수의 상부 랜딩 비아 패드들; 및
    상기 인너 출력 패드들과 상기 상부 랜딩 비아 패드들을 각각 연결하도록 형성되는 복수의 인너 연결 라인들을 포함하는 것을 특징으로 하는 칩 온 필름 패키지.
  7. 제6 항에 있어서,
    상기 인너 출력 패드들 중에서 인접하는 적어도 두 개의 인너 출력 패드들에 연결되는 상기 랜딩 비아들은 상기 제1 방향으로 인접하여 배열되는 것을 특징으로 하는 칩 온 필름 패키지.
  8. 제7 항에 있어서,
    상기 제1 방향으로 인접하여 배열되는 상기 랜딩 비아들에 각각 연결되는 상기 인너 연결 라인들 중에서 적어도 하나의 인너 연결 라인은, 상기 상응하는 상부 랜딩 비아 패드에 연결되고 상기 제1 방향과 평행하게 연장되는 제1 라인 및 상기 제1 라인과 상기 상응하는 인너 출력 패드를 연결하고 상기 제2 방향과 평행하게 연장되는 제2 라인을 포함하는 것을 특징으로 하는 칩 온 필름 패키지.
  9. 베이스 필름;
    복수의 칩 아우터 출력 패드들, 복수의 칩 인너 출력 패드들 및 복수의 칩 입력 패드들이 하면에 형성되고 상기 베이스 필름의 상면의 칩 장착 영역의 위에 장착되는 반도체 칩;
    상기 베이스 필름의 상면에 형성되고 상기 칩 아우터 출력 패드들과 각각 연결되는 복수의 아우터 출력 도전 패턴들;
    상기 베이스 필름의 상면에 형성되고 상기 칩 인너 출력 패드들과 각각 연결되는 복수의 상부 인너 출력 도전 패턴들;
    상기 베이스 필름의 하면에 형성되는 복수의 하부 인너 출력 도전 패턴들;
    상기 베이스 필름의 상면에 형성되고 상기 칩 입력 패드들과 각각 연결되는 복수의 상부 입력 도전 패턴들; 및
    상기 상부 인너 출력 도전 패턴들과 상기 하부 인너 출력 도전 패턴들을 상하로 각각 연결하도록 상기 베이스 필름을 관통하여 형성되고, 상기 칩 장착 영역 내에 이차원 형상을 이루도록 배치되는 복수의 랜딩 비아들을 포함하는 칩 온 필름 패키지.
  10. 디스플레이 패널; 및
    상기 디스플레이 패널을 구동하는 칩 온 필름 패키지를 포함하고,
    상기 칩 온 필름 패키지는,
    베이스 필름;
    상기 베이스 필름의 상면의 칩 장착 영역의 위에 장착되는 디스플레이 드라이버 칩;
    상기 베이스 필름의 상면에 형성되고, 상기 디스플레이 드라이버 칩의 하면에 형성되는 칩 인너 출력 패드들과 각각 연결되는 복수의 상부 인너 출력 도전 패턴들;
    상기 베이스 필름의 하면에 형성되고, 디스플레이 패널과 연결되는 복수의 하부 인너 출력 도전 패턴들; 및
    상기 상부 인너 출력 도전 패턴들과 상기 하부 인너 출력 도전 패턴들을 상하로 각각 연결하도록 상기 베이스 필름을 관통하여 형성되고, 상기 칩 장착 영역 내에 이차원 형상을 이루도록 배치되는 복수의 랜딩 비아들을 포함하는 디스플레이 장치.
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