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KR20180053802A - 기판 구조체 제조 방법 및 이를 이용하여 제조된 기판 구조체 - Google Patents

기판 구조체 제조 방법 및 이를 이용하여 제조된 기판 구조체 Download PDF

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KR20180053802A
KR20180053802A KR1020160150805A KR20160150805A KR20180053802A KR 20180053802 A KR20180053802 A KR 20180053802A KR 1020160150805 A KR1020160150805 A KR 1020160150805A KR 20160150805 A KR20160150805 A KR 20160150805A KR 20180053802 A KR20180053802 A KR 20180053802A
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KR
South Korea
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device region
region
trim
bonded
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이호진
김석호
문광진
박병률
이내인
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삼성전자주식회사
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Abstract

기판 레벨(wafer level)의 공정을 이용하여 기판의 베벨(bevel) 영역을 트리밍 함으로써, 공정 재현성 및 공정 안정성을 향상시킬 수 있는 기판 구조체 제조 방법을 제공하는 것이다. 상기 기판 구조체 제조 방법은 서로 마주보는 제1 면 및 제2 면과, 상기 제1 면에 형성된 제1 소자 영역을 포함하는 제1 기판을 제공하고, 서로 마주보는 제3 면 및 제4 면과, 상기 제3 면에 형성된 제2 소자 영역을 포함하는 제2 기판을 제공하고, 상기 제1 기판과 상기 제2 기판을 본딩하여, 상기 제1 소자 영역 및 상기 제2 소자 영역을 전기적으로 연결하고, 상기 제1 기판과 본딩된 상기 제2 기판의 에지(edge) 영역을 식각하여, 트림(trimmed) 기판을 형성하는 것을 포함한다.

Description

기판 구조체 제조 방법 및 이를 이용하여 제조된 기판 구조체{Method for fabricating substrate structure and substrate structure fabricated by using the method}
본 발명은 기판 구조체 제조 방법 및 이를 이용하여 제조된 기판 구조체에 관한 것으로, 좀 더 구체적으로, 기판의 가장자리를 트리밍하는 방법 및 이를 이용하여 제조된 기판 구조체에 관한 것이다.
많은 웨이퍼들은 웨이퍼 박막 공정(thinning process)에 의해 생기는 베벨 가장자리(bevel edge)를 포함할 수 있다. 반도체 장치 제조 공정에 의해 발생되는 기계적 응력 및 열 응력이 웨이퍼에 가해질 때, 베벨은 웨이퍼의 가장자리에 불균일한 응력이 부가되는 원인이 될 수 있다. 이로 인해, 웨이퍼 크랙(crack) 및 층분리(delamination)이 유발될 수 있다.
따라서, 웨이퍼 가장자리의 트리밍 공정을 통해, 베벨 가장자리를 제거할 필요가 있다.
본 발명이 해결하려는 과제는, 기판 레벨(wafer level)의 공정을 이용하여 기판의 베벨(bevel) 영역을 트리밍 함으로써, 공정 재현성 및 공정 안정성을 향상시킬 수 있는 기판 구조체 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제는, 기판 레벨(wafer level)의 공정을 이용하여 기판의 베벨(bevel) 영역을 트리밍하여 제조한 기판 구조체를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기판 구조체 제조 방법의 일 태양(aspect)은 서로 마주보는 제1 면 및 제2 면과, 상기 제1 면에 형성된 제1 소자 영역을 포함하는 제1 기판을 제공하고, 서로 마주보는 제3 면 및 제4 면과, 상기 제3 면에 형성된 제2 소자 영역을 포함하는 제2 기판을 제공하고, 상기 제1 기판과 상기 제2 기판을 본딩하여, 상기 제1 소자 영역 및 상기 제2 소자 영역을 전기적으로 연결하고, 상기 제1 기판과 본딩된 상기 제2 기판의 에지(edge) 영역을 식각하여, 트림(trimmed) 기판을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기판 구조체 제조 방법의 다른 태양은 서로 마주보는 제1 면 및 제2 면과, 상기 제1 면에 형성된 제1 소자 영역을 포함하는 제1 기판을 제공하고, 캐리어에 상기 제1 기판의 제1 면을 본딩하고, 상기 캐리어에 본딩된 상기 제1 기판의 일부를 제거하여, 상기 제1 기판의 두께를 감소시키고, 두께가 감소된 상기 제1 기판의 제2 면이 전체적으로 노출된 상태에서, 건식 식각을 이용하여 상기 제1 기판의 에지 영역을 제거하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기판 구조체 제조 방법의 또 다른 태양은 제1 면에 형성된 제1 소자 영역을 포함하는 제1 기판을 제공하고, 제2 면에 형성된 제2 소자 영역을 포함하는 제2 기판을 제공하고, 상기 제1 소자 영역 및 상기 제2 소자 영역이 마주보도록 상기 제1 기판의 제1 면과 상기 제2 기판의 제2 면을 직접 본딩하고, 상기 제1 기판과 본딩된 상기 제2 기판의 일부를 제거하여, 상기 제2 기판의 두께를 감소시키고, 두께가 감소된 상기 제2 기판의 에지 영역을 건식 식각하여, 제1 트림 기판을 형성하는 것을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 기판 구조체의 일 태양은 서로 마주보는 제1 면 및 제2 면과, 상기 제1 면에 형성된 제1 소자 영역을 포함하는 제1 기판; 및 서로 마주보는 제3 면 및 제4 면과, 상기 제3 면에 형성된 제2 소자 영역을 포함하는 제2 기판으로, 상기 제2 기판의 크기는 상기 제1 기판의 크기보다 작은 제2 기판을 포함하고, 상기 제1 기판의 제1 면은 상기 제2 기판의 제3 면은 직접 본딩되고, 상기 제1 소자 영역 및 상기 제2 소자 영역은 전기적으로 연결된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 10은 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 11 및 도 12는 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 13은 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면이다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 16 및 도 17은 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 18 내지 도 22b는 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 23 및 도 24는 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 25 내지 도 28은 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 29는 본 발명의 몇몇 실시예들에 다른 기판 구조체 제조 방법을 이용하여 제조한 반도체 패키지를 설명하기 위한 예시적인 도면이다.
도 1 내지 도 10은 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 2는 도 1의 P 영역을 확대하여 도시한 도면이다. 도 4는 도 3의 Q 영역을 확대하여 도시한 도면이다. 도 5는 도 6의 A - A를 따라서 절단한 단면도이다. 도 8은 도 9의 A - A를 따라서 절단한 단면도이다. 즉, 도 6 및 도 9는 도 5 및 도 8을 제2 기판의 위에서 바라본 평면도일 수 있다. 도 10은 도 8의 제1 건식 식각 공정을 설명하기 위한 개략적인 도면이다.
도 1을 참고하면, 제1 소자 영역(105)을 포함하는 제1 기판(100)과, 제2 소자 영역(205)을 포함하는 제2 기판(200)이 제공된다.
제1 기판(100)은 서로 마주보는 제1 면(100a)와 제2 면(100b)를 포함한다. 제1 기판(100)는 제1 베이스 기판(101)과, 제1 베이스 기판(101) 상에 형성된 제1 소자 영역(105)을 포함한다.
제1 소자 영역(105)은 제1 기판의 제1 면(100a)에 형성될 수 있다. 즉, 제1 기판의 제1 면(100a)은 제1 소자 영역(105)에 의해 정의될 수 있다.
제1 소자 영역(105)은 제1 베이스 기판의 일면(101a) 상에 형성될 수 있다. 제1 베이스 기판의 일면(101a)와 서로 마주보는 제1 베이스 기판(101)의 타면은 제1 기판의 제2 면(100b)일 수 있다.
제2 기판(200)은 서로 마주보는 제1 면(200a)와 제2 면(200b)을 포함한다. 제2 기판(200)는 제2 베이스 기판(201)과, 제2 베이스 기판(201) 상에 형성된 제2 소자 영역(205)을 포함한다.
제2 소자 영역(205)은 제2 기판의 제1 면(200a)에 형성될 수 있다. 즉, 제2 기판의 제1 면(200a)은 제2 소자 영역(205)에 의해 정의될 수 있다.
제2 소자 영역(205)은 제2 베이스 기판의 일면(201a) 상에 형성될 수 있다. 제2 베이스 기판의 일면(201a)와 서로 마주보는 제2 베이스 기판(201)의 타면은 제2 기판의 제2 면(200b)일 수 있다.
각각의 제1 기판(100) 및/또는 제2 기판(200)은 다이싱(dicing) 공정을 통해 로직 칩 또는 메모리 칩이 될 수 있는 다수의 다이 영역을 포함할 수 있다.
제1 기판(100) 및/또는 제2 기판(200)이 로직 칩이 될 다이 영역들을 포함할 경우, 제1 기판(100)에 포함된 제1 소자 영역(105) 및/또는 제2 기판(200)에 포함된 제2 소자 영역(205)은 수행되는 연상 등을 고려하여, 다양하게 설계될 수 있다.
제1 기판(100) 및/또는 제2 기판(200)이 메모리 칩이 될 다이 영역들을 포함할 경우, 제1 기판(100)에 포함된 제1 소자 영역(105) 및/또는 제2 기판(200)에 포함된 제2 소자 영역(205)은 비휘발성 메모리(non-volatile memory) 또는 휘발성 메모리(volatile memory)를 위한 소자 패턴을 포함할 수 있다.
구체적으로, 메모리 칩이 휘발성 메모리 칩일 경우, 메모리 칩은 DRAM(Dynamic Random-Access Memory)를 포함할 수 있다. 메모리 칩이 비휘발성 메모리 칩일 경우, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다.
한편, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 플래쉬 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다.
제1 베이스 기판(101) 및 제2 베이스 기판(201)은 각각 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 제1 베이스 기판(101) 및 제2 베이스 기판(201)은 각각 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 소자 영역(105)은 회로 패턴(106)과, 배선 구조체(109)를 포함할 수 있다. 회로 패턴(106)은 제1 베이스 기판(101) 상에 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 회로 패턴(106)은 제1 베이스 기판(101) 내에 형성될 수도 있다.
배선 구조체(109)는 회로 패턴(106) 상에 형성될 수 있다. 배선 구조체(109)는 제1 층간 절연막(108)과 제1 층간 절연막(108) 내에 형성된 제1 배선(107)을 포함한다. 제1 배선(107)은 회로 패턴(106)과 전기적으로 연결된다.
도시되지 않았지만, 제2 소자 영역(205)도 회로 패턴과 배선 구조체를 포함할 수 있다.
이어서, 제1 기판의 제1 면(100a)과 제2 기판의 제1 면(200a)이 마주보도록, 제1 기판(100)과 제2 기판(200)이 배치된다.
다르게 설명하면, 제1 기판의 제1 면(100a)에 형성된 제1 소자 영역(105)과, 제2 기판의 제1 면(200a)에 형성된 제2 소자 영역(205)이 마주보도록, 제1 기판(100)과 제2 기판(200)이 배치된다.
도 1에서, 제1 소자 영역(105)은 제1 베이스 기판(101)의 베벨(bevel) 부분에 형성되지 않고, 제2 소자 영역(205)은 제2 베이스 기판(201)의 베벨 부분에 형성되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 3 및 도 4를 참고하면, 제1 기판(100)과 제2 기판(200)이 본딩된다. 제2 기판(200)은 제1 기판(100)에 본딩된다.
좀 더 구체적으로, 마주보도록 배치된 제1 기판의 제1 면(100a)과 제2 기판의 제1 면(200a)이 본딩되어, 제1 기판(100) 및 제2 기판(200)이 본딩될 수 있다. 제2 기판의 제1 면(200a)은 제1 기판의 제1 면(100a)에 본딩될 수 있다.
본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법에서, 제1 기판(100) 및 제2 기판(200)은 직접 본딩될 수 있다. 여기에서, "직접 본딩"은 제1 기판(100) 및/또는 제2 기판(200) 상에 형성된 접착층 또는 연결체 없이, 제1 기판(100)과 제2 기판(200)이 직접 연결된다는 것을 의미한다.
제1 기판(100)과 제2 기판(200)이 본딩됨으로써, 제1 기판의 제1 면(100a)에 형성된 제1 소자 영역(105)과 제2 기판의 제1 면(200a)에 형성된 제2 소자 영역(205)은 본딩될 수 있다. 제1 소자 영역(105) 및 제2 소자 영역(205)이 마주보도록, 제1 기판의 제1 면(100a) 및 제2 기판의 제1 면(200a)은 직접 본딩될 수 있다.
제1 기판(100) 및 제2 기판(200)이 직접 본딩됨으로써, 제1 소자 영역(105) 및 제2 소자 영역(205)은 직접 본딩될 수 있다.
도 4에서, 제1 기판(100) 및 제2 기판(200)이 본딩됨으로써, 제1 소자 영역(105) 및 제2 소자 영역(205)은 전기적으로 연결된다. 직접 본딩된 제1 소자 영역(105) 및 제2 소자 영역(205)은 전기적으로 연결된다.
예를 들어, 제1 소자 영역(105)에 포함된 제1 배선(107)과 제2 소자 영역(205)에 포함된 제2 배선(207)이 연결됨으로써, 제1 소자 영역(105) 및 제2 소자 영역(205)은 전기적으로 연결될 수 있다.
제1 소자 영역(105)에 포함된 제1 층간 절연막(108)과 제2 소자 영역(205)에 포함된 제2 층간 절연막(208)이 직접 접촉함으로써, 제1 소자 영역(105) 및 제2 소자 영역(205)은 직접 본딩될 수 있다.
도 4에서, 제1 소자 영역(105)에 포함된 제1 배선(107)과 제2 소자 영역(205)에 포함된 제2 배선(207)는 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
또한, 서로 연결된 제1 배선(107)의 최상층 및 제2 배선(207)의 최상층은 직접 본딩되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 서로 본딩된 제1 배선(107) 및 제2 배선(207) 사이에 제1 배선(107) 및 제2 배선(207)의 접합을 도울 수 있는 얇은 도전성 라이너막이 배치될 수도 있다. 다만, 도전성 라이너막은 제1 기판의 제1 면(100a) 및 제2 기판의 제2 면(200b)이 직접 본딩되는 것을 방해하지 않을 정도의 두께일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 기판(100)은 제2 기판(200)의 가장자리 트리밍을 위한 캐리어 기판의 역할을 할 수 있다.
도 5 및 도 6을 참고하면, 제2 기판(200)의 두께를 감소시키기 위해, 제1 기판(100)에 본딩된 제2 기판(200)의 일부가 제거될 수 있다.
제2 베이스 기판(201)의 일부를 제거함으로써, 제2 기판(200)의 두께는 감소될 수 있다. 제2 기판(200)의 두께가 감소되어, 제2 기판의 제2 면(200b)은 제2 소자 영역(205)에 가까워진다.
두께가 감소된 제2 기판(200)은 중심 영역(200cr)과 중심 영역(200cr)의 둘레를 따라 정의되는 에지(edge) 영역(200er)을 포함한다. 즉, 두께가 감소된 제2 기판의 에지 영역(200er)은 제2 기판(200)의 가장자리 부분일 수 있다.
제2 기판의 에지 영역(200er)은 제2 기판(200)의 중심으로서 멀어짐에 따라 제2 기판(200)의 두께가 감소하는 부분을 포함한다. 다르게 설명하면, 제2 기판의 에지 영역(200er)은 제2 기판(200)의 베벨(bevel) 영역을 포함할 수 있다.
도 7을 참고하면, 제2 기판(200) 내에 제2 소자 영역(205)과 전기적으로 연결되는 제1 관통 전극(210)이 형성될 수 있다.
예를 들어, 제1 관통 전극(210)은 제2 기판의 제2 면(200b)으로부터 제2 소자 영역(205)까지 연장될 수 있다. 제2 베이스 기판(201)을 관통하는 비아 홀을 형성한 후, 제1 관통 전극(210)은 비아 홀을 도전성 물질로 채워줌으로써 형성될 수 있다.
제2 소자 영역(205)을 매개로, 제1 관통 전극(210)은 제1 소자 영역(105)과 전기적으로 연결될 수 있다.
제1 관통 전극(210)은 예를 들어, 구리(Cu), 알루미늄(Al) 또는 텅스텐(W)을 포함할 수 있다. 제1 관통 전극(210)과 제2 베이스 기판(201)인 반도체 물질 사이에는, 라이너와 배리어막을 더 포함할 수 있다. 배리어막은 예를 들어, Ta, TaN, Ti, TiN, Ru, Co, Ni, NiB, WN 등을 포함할 수 있다. 라이너는 예를 들어, 저유전율을 갖는 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물 등을 포함할 수 있다.
상술한 것과 달리, 제2 기판의 에지 영역(200er)을 제거하여 제1 트림 기판(도 8의 200tw)이 형성된 후, 제1 관통 전극(210)은 제1 트림 기판(200tw)내에 형성될 수도 있다.
도 8 내지 도 10을 참고하면, 제1 기판(100)과 본딩된 제2 기판의 에지 영역(200er)을 식각하여, 제1 기판(100)에 본딩된 제1 트림(trimmed) 기판(200tw)이 형성된다. 이를 통해, 제1 기판(100)과 제1 트림 기판(200tw)이 본딩된 제1 기판 구조체(10)가 형성된다.
제1 트림 기판(200tw)은 제2 기판(200)의 가장자리 부분을 제거한 에지 트림(edge-trimmed) 기판일 수 있다. 또는, 두께가 감소된 제2 기판(200)의 베벨 영역을 제거함으로써, 제1 트림 기판(200tw)이 형성될 수 있다.
본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법에서, 제2 기판의 에지 영역(200er)은 건식 식각 공정을 통해 제거될 있다. 예를 들어, 제2 기판의 에지 영역(200er)은 제1 식각 공정(50)을 통해 제거될 수 있다.
제1 식각 공정(50)은 두께가 감소된 제2 기판의 제2 면(200b)이 전체적으로 노출된 상태에서 진행될 수 있다. 즉, 제1 식각 공정(50)은 제2 기판의 제2 면(200b) 상에 제2 기판의 에지 영역(200er)을 제거하기 위한 마스크 패턴을 형성하지 않은 상태에서 진행될 수 있다.
제2 기판의 제2 면(200b)이 전체적으로 노출된 상태에서, 제1 식각 공정(50)을 이용하여 제2 기판의 에지 영역(200er)이 제거될 수 있다. 이를 통해, 제1 트림 기판(200tw)이 형성될 수 있다.
제2 기판의 에지 영역(200er)이 제거되므로, 제1 트림 기판(200tw)의 크기는 제2 기판(200)의 크기보다 작다. 즉, 제1 트림 기판(200tw)의 직경은 제2 기판(200)의 직경보다 작다.
또한, 제1 식각 공정(50)이 진행되는 동안, 제2 기판의 에지 영역(200er) 뿐만 아니라, 제1 소자 영역(105)의 일부 및 제1 베이스 기판(101)의 일부도 식각될 수 있다. 즉, 제1 베이스 기판(101)의 일면에 리세스가 형성될 수 있다.
덧붙여, 건식 식각 공정인 제1 식각 공정(50)을 통해 제2 기판의 에지 영역(200er)이 제거되므로, 제1 트림 기판(200tw)의 측벽은 제1 기판의 제1 면(100a)에 대해 예각인 기울기를 갖는 경사면을 포함할 수 있다. 제1 트림 기판(200tw)의 측벽은 제1 소자 영역(105)의 측벽과 연속적인 프로파일을 가질 수 있다.
도 10을 이용하여, 제1 식각 공정(50)에 대해서 설명한다.
본딩된 제1 기판(100)과 제2 기판(200)을 식각 장비 내에 로딩할 수 있다. 로딩된 후, 제2 기판의 제2 면(200b) 상에 보호 링(protection ring)(30)이 위치할 수 있다. 보호 링(30)은 장비에서 생성된 플라즈마가 보호 링(30) 하부로 유입되는 것을 방지할 수 있다.
제2 기판의 제2 면(200b) 상에 보호 링(30)이 배치된 상태에서, 플라즈마를 발생시킬 수 있다. 발생된 플라즈마에 의해, 제2 기판의 에지 영역(200er)은 식각될 수 있다.
보호 링(30)이 제2 기판의 제2 면(200b) 상에 배치된 상태이므로, 제2 기판의 제2 면(200b)이 전체적으로 노출된 상태에서 건식 식각을 진행하여도, 제2 기판의 에지 영역(200er)만이 제거될 수 있다.
제2 기판(200)의 베벨 가장자리를 기계적 트리밍이 아닌, 식각 공정을 통해 제거함으로써, 얻을 수 있는 효과는 다음과 같다.
먼저, 식각 공정은 팹(fab) 내에서 식각 장비를 이용하여 진행될 수 있으므로, 제1 트림 기판(200tw)을 형성하기 위한 공정의 공정 재현성이 개선될 수 있다. 또한, 기계적 트리밍에 사용되는 커팅 도구(cutting tool)을 사용하지 않으므로, 공정 단가를 낮출 수 있다.
기계적 트리밍에 의한 기계적 응력 및 열 응력이 제2 기판(200) 및 제1 기판(100)에 가해지지 않으므로, 제2 기판(200)과 제1 기판(100)이 분리되거나, 제2 베이스 기판(201)과 제2 소자 영역(205)이 층분리되는 것을 방지할 수 있다. 또한, 기계적 트리밍에 의한 기계적 응력 및 열 응력이 제2 기판(200) 및 제1 기판(100)에 가해지지 않으므로, 두께가 감소된 제2 기판(200)이 칩핑(chipping)되거나 깨지는 것(broken)을 방지할 수 있다.
게다가, 기계적 트리밍에 의해 발생되는 파티클의 수가 감소함으로써, 제1 기판 구조체(10)가 오염되는 것을 경감 또는 방지할 수 있다. 또한, 기계적 트리밍은 청정도가 낮은 영역에서 진행되지만, 건식 식각 공정은 청정도가 높은 fab 내에 진행되므로, 제1 기판 구조체(10)가 오염되는 것을 경감 또는 방지할 수 있다.
덧붙여, 제1 소자 영역(105)을 포함하는 제1 기판(100) 및 제2 소자 영역(205)을 포함하는 제2 기판(200)을 본딩시킨 후, 제2 기판(200)의 베벨 가장자리를 제거할 수 있다. 즉, 다이싱 공정을 통해 제1 기판 구조체(10)를 복수의 칩 다이로 분리할 경우, 별도의 적층 공정 없이, 복수의 적층 반도체 칩 다이가 형성될 수 있다.
도 8 및 도 9를 이용하여, 제1 기판 구조체(10)에 대해서 설명한다.
제1 기판 구조체(10)는 제1 기판(100)과 제1 트림 기판(200tw)을 포함할 수 있다. 제1 기판(100)은 서로 마주보는 제1 면(100a) 및 제2 면(100b)과, 제1 기판의 제1 면(100a)에 형성된 제1 소자 영역(105)을 포함한다. 제1 트림 기판(200tw)은 서로 마주보는 제1 면(200a) 및 제2 면(200b)과, 제1 트림 기판(200tw)의 제1 면(200a)에 형성된 제2 소자 영역(205)을 포함한다. 제1 트림 기판(200tw)의 크기는 제1 기판(100)의 크기보다 작다.
제1 트림 기판(200tw)의 제1 면(200a)과 제1 기판의 제1 면(100a)은 직접 본딩되어 있다. 또한, 제1 소자 영역(105) 및 제2 소자 영역(205)은 전기적으로 연결되어 있다.
제1 트림 기판(200tw)의 측벽은 제1 기판의 제1 면(100a)에 대해서 예각인 기울기를 갖는 경사면을 포함한다.
도 11 및 도 12는 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다. 설명의 편의상, 도 1 내지 도 10을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 11은 도 7 이후에 진행되는 과정일 수 있다.
도 11을 참고하면, 제2 기판(200) 상에 마스크 패턴(60)이 형성될 수 있다. 마스크 패턴(60)은 제2 기판의 제2 면(200b) 상에 형성될 수 있다.
마스크 패턴(60)은 제2 기판의 에지 영역(200er)을 노출시킬 수 있다. 즉, 마스크 패턴(60)은 제2 기판의 에지 영역(200er)에 포함된 제2 기판의 제2 면(200b) 상에 형성되지 않는다.
마스크 패턴(60)은 제2 기판(200)의 중심 영역에 형성되고, 제2 기판(200)의 베벨을 포함하는 가장자리 부분을 노출시킬 수 있다.
도 12를 참고하면, 마스크 패턴(60)을 이용하여, 제2 기판의 에지 영역(200er)은 제거될 수 있다.
제2 기판의 에지 영역(200er)을 제2 식각 공정(55)을 통해 식각하여, 제1 기판(100)에 본딩된 제1 트림 기판(200tw)이 형성될 수 있다. 제2 식각 공정(55)는 예를 들어, 건식 식각 공정일 수 있다.
제2 식각 공정(55)의 식각 가스는 제2 기판의 제2 면(200b) 상에 전체적으로 제공될 수 있다. 하지만, 제2 기판의 제2 면(200b) 상에 마스크 패턴(60)이 형성되어 있으므로, 제2 기판의 에지 영역(200er)은 제거되고, 제2 기판(200)의 나머지 영역은 식각되지 않는다.
이어서, 마스크 패턴(60)을 제거하여, 제1 기판(100)과 제1 트림 기판(200tw)이 본딩된 제1 기판 구조체(10)가 형성된다.
도 13은 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면이다. 설명의 편의상, 도 1 내지 도 10을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 13은 도 1 이후에 진행되는 과정일 수 있다.
도 13을 참고하면, 제1 기판(100)의 제1 소자 영역(105) 및 제2 기판(200)의 제2 소자 영역(205) 사이에, 제1 소자 영역(105) 및 제2 소자 영역(205)을 전기적으로 연결하는 도전성 연결체(70)가 형성될 수 있다.
본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법에서, 제1 소자 영역(105) 및 제2 소자 영역(205)은 도전성 연결체(70)를 매개로 전기적으로 연결될 수 있다.
즉, 제1 소자 영역(105)의 제1 배선(도 4의 107)과 제2 소자 영역(205)의 제2 배선(도 4의 207)은 도전성 연결체(70)에 의해 전기적으로 연결될 수 있다. 다르게 설명하면, 제1 소자 영역(105) 및 제2 소자 영역(205)은 직접적으로 전기적 연결이 되는 것이 아니라, 도전성 연결체(70)를 매개로 간접적으로 전기적 연결이 될 수 있다.
제1 소자 영역(105) 및 제2 소자 영역(205) 사이에 도전성 연결체(70)가 개재되므로, 제1 소자 영역(105) 및 제2 소자 영역(205)은 직접 본딩되지 않는다. 덧붙여, 제1 기판의 제1 면(100a) 및 제2 기판의 제1 면(200a)은 직접 본딩되지 않고, 도전성 연결체(70)에 의해 본딩될 수 있다.
제1 기판의 제1 면(100a)과 제2 기판의 제1 면(200a) 사이에, 도전성 연결체(70)의 주변을 감싸는 봉지 절연막(75)가 형성될 수 있다. 봉지 절연막(75)는 도전성 연결체(70)를 감쌀 뿐만 아니라, 제1 기판의 제1 면(100a)과 제2 기판의 제1 면(200a)을 본딩시키는 역할도 할 수 있다.
도 13에서, 도전성 연결체(70)는 볼(ball)의 형태를 가지고 있는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 도전성 연결체(70)는 필라(pillar) 형태를 가질 수도 있고, 필라 형태의 제1 도전체와 볼 형태의 제2 도전체가 결합된 형태를 가지고 있을 수도 있다.
이어서, 제2 기판(200)의 두께를 감소시키는 공정이 진행될 수 있다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다. 설명의 편의상, 도 1 내지 도 10을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 14를 참고하면, 제2 소자 영역(205)과 전기적으로 연결된 제1 관통 전극(210)을 포함하는 제2 기판(200)이 제공된다.
제1 기판(100)과 본딩되기 전의 제2 기판(200)은 제2 기판(200) 내에 형성된 제1 관통 전극(210)을 포함할 수 있다.
도 14에서, 제1 관통 전극(210)은 제2 소자 영역(205)을 관통하지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
즉, 제1 관통 전극(210)가 FEOL(front end of line) 공전 전에 형성되는지, FEOL(front end of line) 공정과 BEOL(Back end of line) 공정 사이에 형성되는지, 아니면 BEOL(Back end of line) 공정 중 또는 후에 형성되는지에 따라, 제1 관통 전극(210)가 연장되는 모양이 상이할 수 있다.
이어서, 제1 기판(100)과 제2 기판(200)이 본딩된다.
도 15를 참고하면, 제2 기판(200)의 두께를 감소시키기 위해, 제1 기판(100)에 본딩된 제2 기판(200)의 일부가 제거될 수 있다. 제2 기판(200)의 두께를 감소시키는 동안, 제2 기판(200) 내에 형성된 제1 관통 전극(210)은 노출될 수 있다.
즉, 제1 관통 전극(210)을 노출시킬 수 있도록, 제2 베이스 기판(201)의 일부가 제거될 수 있다.
도 16 및 도 17은 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16을 참고하면, 캐리어(40)와 제2 소자 영역(205)을 포함하는 제2 기판(200)이 제공된다.
캐리어(40)는 서로 마주보는 제1 면(40a)와 제2 면(40b)을 포함한다. 예를 들어, 캐리어(40)은 소자 영역을 포함하지 않을 수 있다.
즉, 캐리어(40)는 회로 패턴이 형성되지 않은 베어 웨이퍼(bare wafer)이거나, 제2 기판(200)의 베벨(bevel) 영역을 트리밍하는 동안 제2 기판(200)의 변형을 방지해 줄 수 있는 지지체(supporter)일 수 있다.
도 17을 참고하면, 접착막(45)를 이용하여, 제2 기판(200)과 캐리어(40)는 본딩될 수 있다.
접착막(45)는 캐리어의 제1 면(40a)과 제2 기판의 제1 면(200a) 사이에 배치될 수 있다. 접착막(45)은 캐리어(40)와 제2 기판(200)을 고정하는 역할을 할 수 있다.
이어서, 제2 기판(200)의 두께를 감소 시킬 수 있다. 또한, 두께가 감소된 제2 기판(200)의 베벨 영역은 제1 식각 공정(도 8의 50)에 의해 제거될 수 있다. 이를 통해, 캐리어(40)에 본딩된 제1 트림 기판(도 8의 200tw)이 형성될 수 있다.
도 18 내지 도 22b는 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 18은 도 8 이후에 진행되는 과정일 수 있다.
도 18을 참고하면, 제3 소자 영역(305)을 포함하는 제3 기판(300)이 제공될 수 있다.
제3 기판(300)은 서로 마주보는 제1 면(300a)와 제2 면(300b)을 포함한다. 제3 기판(300)는 제3 베이스 기판(301)과, 제3 베이스 기판(301) 상에 형성된 제3 소자 영역(305)을 포함한다.
제3 소자 영역(305)은 제3 기판의 제1 면(300a)에 형성될 수 있다. 즉, 제3 기판의 제1 면(300a)은 제3 소자 영역(305)에 의해 정의될 수 있다.
제3 소자 영역(305)은 제3 베이스 기판의 일면(301a) 상에 형성될 수 있다. 제3 베이스 기판의 일면(301a)와 서로 마주보는 제3 베이스 기판(301)의 타면은 제3 기판의 제2 면(300b)일 수 있다.
제3 기판(300)은 다이싱(dicing) 공정을 통해 로직 칩 또는 메모리 칩이 될 수 있는 다수의 다이 영역을 포함할 수 있다.
제3 소자 영역(305)은 제1 소자 영역(105)과 같이 회로 패턴과 배선 구조체를 포함할 수 있다.
이어서, 제3 기판의 제1 면(300a)이 제1 트림 기판(200tw)의 제2 면(200b)과 마주보도록, 제1 기판(100)과 본딩된 제1 트림 기판(200tw)과, 제3 기판(300)이 배치된다.
다르게 설명하면, 제3 기판의 제1 면(300a)에 형성된 제3 소자 영역(305)과, 제1 트림 기판(200tw)의 제2 면(200b)이 마주보도록, 제1 트림 기판(200tw)과 제3 기판(300)이 배치된다.
도 19를 참고하면, 제3 기판(300)은 제1 트림 기판(200tw)에 본딩된다.
좀 더 구체적으로, 마주보도록 배치된 제1 트림 기판(200tw)의 제2 면(200b)과 제3 기판의 제1 면(300a)이 본딩되어, 제1 트림 기판(200tw)과 제3 기판(300)은 본딩될 수 있다. 제3 기판의 제1 면(300a)은 제1 트림 기판(200tw)의 제2 면(200b)에 본딩될 수 있다.
이를 통해, 제1 기판(100)과, 제1 트림 기판(200tw)과, 제3 기판(300)은 서로 간에 본딩될 수 있다.
도 19에서, 제1 트림 기판(200tw) 및 제3 기판(300)은 직접 본딩되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 트림 기판(200tw)와 제3 기판(300) 사이에, 도전성 연결체 및 봉지 절연막이 형성될 수 있음은 물론이다.
제1 트림 기판(200tw)과 제3 기판(300)이 본딩됨으로써, 제3 소자 영역(305)은 제1 트림 기판(200tw)의 제2 면(200b)에 본딩될 수 있다. 예를 들어, 제3 소자 영역(305)은 제1 트림 기판(200tw) 내의 제1 관통 전극(210)과 전기적으로 연결될 수 있다.
제3 소자 영역(305)은 제1 관통 전극(210)을 통해 제2 소자 영역(205)과 전기적으로 연결될 수 있다. 덧붙여, 제3 소자 영역(305)은 제1 소자 영역(105)과도 전기적으로 연결될 수 있다.
도 20을 참고하면, 제3 기판(300)의 두께를 감소시키기 위해, 제1 트림 기판(200tw)에 본딩된 제3 기판(300)의 일부가 제거될 수 있다.
제3 베이스 기판(301)의 일부를 제거함으로써, 제3 기판(300)의 두께는 감소될 수 있다. 제3 기판(300)의 두께가 감소되어, 제3 기판의 제2 면(300b)은 제3 소자 영역(305)에 가까워진다.
두께가 감소된 제3 기판(300)은 제3 기판(300)의 베벨(bevel) 영역을 포함하는 에지 영역(도 21의 300er)을 포함한다.
도 21을 참고하면, 제3 기판(300) 내에 제3 소자 영역(305)과 전기적으로 연결되는 제2 관통 전극(310)이 형성될 수 있다.
예를 들어, 제2 관통 전극(310)은 제3 기판의 제2 면(300b)으로부터 제3 소자 영역(305)까지 연장될 수 있다. 제3 베이스 기판(301)을 관통하는 비아 홀을 형성한 후, 제2 관통 전극(310)은 비아 홀을 도전성 물질로 채워줌으로써 형성될 수 있다.
제3 소자 영역(305)을 매개로, 제2 관통 전극(310)은 제1 관통 전극(210)과 전기적으로 연결될 수 있다.
도 21 내지 도 22b에서, 제3 기판의 에지 영역(300er)을 식각하여, 제1 트림 기판(200tw)에 본딩된 제2 트림 기판(300tw)이 형성된다. 이를 통해, 제1 기판(100), 제1 트림 기판(200tw) 및 제2 트림 기판(300tw)이 본딩된 제2 기판 구조체(15)가 형성된다.
두께가 감소된 제3 기판(300)의 베벨 영역을 제거함으로써, 제2 트림 기판(300tw)이 형성될 수 있다.
제3 기판의 에지 영역(300er)은 건식 식각 공정을 통해 제거될 있다. 예를 들어, 제3 기판의 에지 영역(300er)은 제1 식각 공정(50)을 통해 제거될 수 있다.
제3 기판의 제2 면(300b)이 전체적으로 노출된 상태에서, 제1 식각 공정(50)을 이용하여 제3 기판의 에지 영역(300er)이 제거될 수 있다. 이를 통해, 제2 트림 기판(300tw)이 형성될 수 있다.
건식 식각 공정인 제1 식각 공정(50)을 통해 제3 기판의 에지 영역(300er)이 제거되므로, 제2 트림 기판(300tw)의 측벽은 제1 기판의 제1 면(100a)에 대해 예각인 기울기를 갖는 경사면을 포함할 수 있다.
도 22a 및 도 22b를 이용하여, 제2 기판 구조체(15)에 대해서 설명한다. 도 8 및 도 9를 이용하여 설명한 제1 기판 구조체(10)와 다른 점을 중심으로 설명한다.
제2 기판 구조체(15)는 제2 트림 기판(300tw)은 서로 마주보는 제1 면(300a) 및 제2 면(300b)과, 제2 트림 기판(300tw)의 제1 면(300a)에 형성된 제3 소자 영역(305)을 포함한다. 제2 트림 기판(300tw)의 크기는 제1 기판(100)의 크기보다 작다.
제2 트림 기판(300tw)의 제1 면(300a)과 제1 트림 기판(200tw)의 제2 면(200b)은 본딩되어 있다. 또한, 제3 소자 영역(305) 및 제2 소자 영역(205)은 전기적으로 연결되어 있다.
도 22a에서, 제1 트림 기판(200tw)의 제2 면(200b)의 폭은 제2 트림 기판(300tw)의 제1 면(300a)보다 작다. 즉, 제2 트림 기판(300tw)의 제1 면(300a)의 일부는 제1 트림 기판(200tw)의 제2 면(200b)보다 측면으로 돌출되어 있을 수 있다.
다르게 설명하면, 제1 트림 기판(200tw)의 측벽의 프로파일과 제2 트림 기판(300tw)의 측벽의 프로파일은 제1 트림 기판(200tw) 및 제2 트림 기판(300tw) 사이의 경계에서 불연속적일 수 있다.
도 22b에서, 제1 트림 기판(200tw)의 제2 면(200b)의 폭은 제2 트림 기판(300tw)의 제1 면(300a)과 실질적으로 동일할 수 있다.
다르게 설명하면, 다르게 설명하면, 제1 트림 기판(200tw)의 측벽의 프로파일과 제2 트림 기판(300tw)의 측벽의 프로파일은 제1 트림 기판(200tw) 및 제2 트림 기판(300tw) 사이의 경계에서 연속적일 수 있다. 즉, 제1 트림 기판(200tw)의 측벽과 제2 트림 기판(300tw)의 측벽은 연속적인 프로파일을 가질 수 있다.
도 23 및 도 24는 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다. 설명의 편의상, 도 18 내지 도 22b을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 23은 도 21 이후에 진행되는 과정일 수 있다.
도 21 및 도 23을 참고하면, 제3 기판(300) 상에 마스크 패턴(60)이 형성될 수 있다. 마스크 패턴(60)은 제3 기판의 제2 면(300b) 상에 형성될 수 있다.
마스크 패턴(60)은 제3 기판의 에지 영역(300er)을 노출시킬 수 있다. 즉, 마스크 패턴(60)은 제3 기판의 에지 영역(300er)에 포함된 제3 기판의 제2 면(300b) 상에 형성되지 않는다.
마스크 패턴(60)은 제3 기판(300)의 중심 영역에 형성되고, 제3 기판(300)의 베벨을 포함하는 가장자리 부분을 노출시킬 수 있다.
이어서, 마스크 패턴(60)을 이용하여, 제3 기판의 에지 영역(300er)은 제거될 수 있다.
제3 기판의 에지 영역(300er)을 제2 식각 공정(55)을 통해 식각하여, 제1 트림 기판(200tw)에 본딩된 제2 트림 기판(300tw)이 형성될 수 있다.
도 24를 참고하면, 마스크 패턴(60)을 제거하여, 제1 기판(100), 제1 트림 기판(200tw) 및 제2 트림 기판(300tw)이 본딩된 제2 기판 구조체(15)가 형성된다.
제1 트림 기판(200tw)의 제2 면(200b)의 폭은 제2 트림 기판(300tw)의 제1 면(300a)보다 크다. 제1 트림 기판(300tw)의 일부는 제2 트림 기판(300tw)의 제1 면(200b)보다 측면으로 돌출되어 있을 수 있다. 즉, 제1 트림 기판(200tw)의 제2 면(200b)의 일부는 제2 트림 기판(300tw)의 제1 면(200b)에 의해 덮이지 않는다.
다르게 설명하면, 제1 트림 기판(200tw)의 측벽의 프로파일과 제2 트림 기판(300tw)의 측벽의 프로파일은 제1 트림 기판(200tw) 및 제2 트림 기판(300tw) 사이의 경계에서 불연속적일 수 있다.
도 25 내지 도 28은 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 25는 도 8 이후에 진행되는 과정일 수 있다.
도 25를 참고하면, 접착막(45)을 이용하여, 제1 트림 기판(200tw)을 캐리어(40)에 본딩시킬 수 있다.
접착막(45)는 캐리어(40)와 제1 트림 기판(200tw)의 제2 면(200b) 사이에 배치될 수 있다. 접착막(45)은 캐리어(40)와 제1 기판(100) 및 제1 트림 기판(200tw)을 고정하는 역할을 할 수 있다.
도 26을 참고하면, 제1 기판(100)의 두께를 감소시키기 위해, 캐리어(40)에 본딩된 제1 기판(100)의 일부가 제거될 수 있다.
제1 베이스 기판(101)의 일부를 제거함으로써, 제1 기판(100)의 두께는 감소될 수 있다. 제1 기판(300)의 두께가 감소되어, 제1 기판의 제2 면(100b)은 제1 소자 영역(105)에 가까워진다.
두께가 감소된 제1 기판(100)은 제2 기판(200)의 베벨(bevel) 영역을 포함하는 에지 영역을 포함한다.
도 27을 참고하면, 제1 기판(100) 내에 제1 소자 영역(105)과 전기적으로 연결되는 제3 관통 전극(110)이 형성될 수 있다.
예를 들어, 제3 관통 전극(110)은 제1 기판의 제2 면(100b)으로부터 제1 소자 영역(105)까지 연장될 수 있다. 제1 소자 영역(105)을 매개로, 제3 관통 전극(110)은 제2 소자 영역(205)과 전기적으로 연결될 수 있다.
도 28을 참고하면, 제1 기판(100)의 에지 영역을 식각하여, 제1 트림 기판(200tw)에 본딩된 제3 트림 기판(100tw)이 형성된다.
두께가 감소된 제1 기판(100)의 베벨 영역을 제거함으로써, 제3 트림 기판(100tw)이 형성될 수 있다.
제1 기판(100)의 에지 영역은 건식 식각 공정을 통해 제거될 있다.
캐리어(40)를 제거하여, 기판 구조체가 형성될 수 있다.
도 25 내지 도 28에서 설명한 것과 달리, 캐리어(40)와 본딩되기 전의 제1 기판(100)은 제3 관통 전극(110)을 포함할 수 있다. 이와 같은 경우, 도 26에서, 제3 관통 전극(110)이 노출될 때까지 제1 기판(100)의 두께를 감소시킬 수 있다. 이 때, 제3 관통 전극(110)을 형성하는 도 27은 생략된다.
도 29는 본 발명의 몇몇 실시예들에 다른 기판 구조체 제조 방법을 이용하여 제조한 반도체 패키지를 설명하기 위한 예시적인 도면이다.
도 29를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 제1 반도체 칩(400)과, 제2 반도체 칩(500)을 포함한다.
제1 반도체 칩(400)은 서로 대향되는 제1 면(400a)과 제2 면(400b)을 포함할 수 있다. 제1 반도체 칩(100)은 서로 간에 직접 본딩된 제4 상부 소자 영역(405) 및 제4 하부 소자 영역(415)을 포함할 수 있다.
제1 반도체 칩(400)은 제4 상부 소자 영역(405)과 인접하는 제4 상부 베이스 기판(402)와, 제4 하부 소자 영역(415)과 인접하는 제4 하부 베이스 기판(401)을 포함한다. 제1 반도체 칩의 제1 면(400a)은 제4 상부 베이스 기판(402)에 의해 정의되고, 제1 반도체 칩의 제2 면(400b)은 제4 하부 베이스 기판(401)에 의해 정의될 수 있다.
제1 반도체 칩(400)은 제4 관통 전극(410)을 포함할 수 있다. 예를 들어, 제4 관통 전극(410)은 제4 하부 베이스 기판(401) 내에 형성될 수 있지만, 이에 제한되는 것은 아니다. 즉, 제4 관통 전극(410)은 제4 상부 베이스 기판(402) 내에도 형성될 수 있다. 제4 관통 전극(410)은 제4 상부 소자 영역(405) 및 제4 하부 소자 영역(415)과 전기적으로 연결될 수 있다.
도 29에서, 제1 반도체 칩(400)은 도 8의 제1 기판 구조체(10)을 칩 단위로 다이싱한 것과 유사한 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 반도체 칩(400)은 도 1 내지 도 15, 도 18 내지 도 28을 이용하여 설명한 기판 구조체 제조 방법을 통해 형성된 기판 구조체를 다이싱한 것 중 하나일 수 있다.
제2 반도체 칩(500)은 서로 대향되는 제1 면(500a)과 제2 면(500b)을 포함할 수 있다. 제2 반도체 칩(500)은 제5 소자 영역(505)을 포함할 수 있다.
제2 반도체 칩(500)은 제5 베이스 기판(501) 내에 형성된 제5 관통 전극(510)을 포함할 수 있다.
제2 반도체 칩의 제1 면(500a)은 제1 반도체 칩의 제2 면(400b)과 마주할 수 있다.
제1 연결 단자(420)은 제1 반도체 칩(400)과 제2 반도체 칩(500) 사이에 배치된다. 제1 연결 단자(420)은 제2 반도체 칩의 제1 면(500a)과 제1 반도체 칩의 제2 면(400b) 사이에 위치한다.
제1 연결 단자(420)은 제1 반도체 칩(400)과 제2 반도체 칩(500)을 전기적으로 연결한다.
고정막(425)은 제2 반도체 칩의 제1 면(500a)과 제1 반도체 칩의 제2 면(400b) 사이에 형성된다. 고정막(425)은 제1 반도체 칩(400)의 측벽의 일부를 덮을 수 있지만, 이에 제한되는 것은 아니다.
제2 연결 단자(520)은 제2 반도체 칩의 제2 면(500b) 상에 형성된다. 제2 연결 단자(520)은 제5 소자 영역(505)과 전기적으로 연결된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 15: 기판 구조체 50, 55: 식각 공정
100, 200, 300: 기판 101, 201, 301: 베이스 기판
105, 205, 305: 소자 영역 110, 210, 310: 관통 전극
200tw, 300tw: 트림 기판

Claims (20)

  1. 서로 마주보는 제1 면 및 제2 면과, 상기 제1 면에 형성된 제1 소자 영역을 포함하는 제1 기판을 제공하고,
    서로 마주보는 제3 면 및 제4 면과, 상기 제3 면에 형성된 제2 소자 영역을 포함하는 제2 기판을 제공하고,
    상기 제1 기판과 상기 제2 기판을 본딩하여, 상기 제1 소자 영역 및 상기 제2 소자 영역을 전기적으로 연결하고,
    상기 제1 기판과 본딩된 상기 제2 기판의 에지(edge) 영역을 식각하여, 트림(trimmed) 기판을 형성하는 것을 포함하는 기판 구조체 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 기판과 상기 제2 기판을 본딩하는 것은 상기 제1 기판과 상기 제2 기판을 직접 본딩하는 기판 구조체 제조 방법.
  3. 제2 항에 있어서,
    상기 직접 본딩하는 것은
    상기 제1 기판의 제1 면과 상기 제2 기판의 제3 면이 마주보도록 상기 제1 기판과 상기 제2 기판을 배치하고,
    상기 제1 소자 영역 및 상기 제2 소자 영역을 본딩시키는 것을 포함하는 기판 구조체 제조 방법.
  4. 제2 항에 있어서,
    상기 직접 본딩하는 것은
    상기 제1 기판의 제2 면과 상기 제2 기판의 제3 면이 마주보도록 상기 제1 기판과 상기 제2 기판을 배치하고,
    상기 제2 소자 영역을 상기 제1 기판의 제2 면에 본딩시키는 것을 포함하는 기판 구조체 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 소자 영역 및 상기 제2 소자 영역은 상기 제2 기판의 제3 면 상에 형성된 도전성 연결체에 의해 전기적으로 연결되는 기판 구조체 제조 방법.
  6. 제5 항에 있어서,
    상기 제1 기판과 상기 제2 기판을 본딩하는 것은 상기 제1 기판의 제1 면과 상기 제2 기판의 제3 면 사이에 상기 도전성 연결체의 주변을 감싸는 봉지 절연막을 형성하는 것을 포함하는 기판 구조체 제조 방법.
  7. 제1 항에 있어서,
    상기 트림 기판을 형성하는 것은
    상기 제2 기판의 제4 면 상에 상기 제2 기판의 에지 영역을 노출시키는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 이용하여, 상기 제2 기판의 에지 영역을 제거하는 것을 포함하는 기판 구조체 제조 방법.
  8. 제1 항에 있어서,
    상기 트림 기판을 형성하는 것은 상기 제2 기판의 제4 면이 전체적으로 노출된 상태에서 상기 제2 기판의 에지 영역을 제거하는 기판 구조체 제조 방법.
  9. 제1 항에 있어서,
    상기 트림 기판을 형성하는 것은 건식 식각을 이용하여 상기 제2 기판의 에지 영역을 제거하는 기판 구조체 제조 방법.
  10. 제1 항에 있어서,
    상기 제1 소자 영역 및 상기 제2 소자 영역을 전기적으로 연결한 후, 상기 제2 기판 내에 상기 제2 소자 영역과 전기적으로 연결되는 관통 전극을 형성하는 것을 더 포함하는 기판 구조체 제조 방법.
  11. 제1 항에 있어서,
    상기 트림 기판을 형성하기 전에,
    상기 제1 기판과 본딩된 상기 제2 기판의 일부를 제거하여, 상기 제2 기판의 두께를 감소시키는 것을 더 포함하는 기판 구조체 제조 방법.
  12. 제11 항에 있어서,
    상기 제2 기판은 관통 전극을 포함하고,
    상기 제2 기판의 두께를 감소시키는 동안, 상기 관통 전극은 노출되는 기판 구조체 제조 방법.
  13. 서로 마주보는 제1 면 및 제2 면과, 상기 제1 면에 형성된 제1 소자 영역을 포함하는 제1 기판을 제공하고,
    캐리어에 상기 제1 기판의 제1 면을 본딩하고,
    상기 캐리어에 본딩된 상기 제1 기판의 일부를 제거하여, 상기 제1 기판의 두께를 감소시키고,
    두께가 감소된 상기 제1 기판의 제2 면이 전체적으로 노출된 상태에서, 건식 식각을 이용하여 상기 제1 기판의 에지 영역을 제거하는 것을 포함하는 기판 구조체 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 기판의 에지 영역을 제거하기 전, 상기 제1 기판 내에 관통 전극을 형성하는 것을 더 포함하는 기판 구조체 제조 방법.
  15. 제13 항에 있어서,
    상기 캐리어는 제2 소자 영역을 포함하는 제2 기판이고,
    상기 본딩하는 것은 상기 제1 소자 영역과 상기 제2 소자 영역이 마주보도록 상기 제1 기판과 상기 제2 기판을 배치하고,
    상기 제1 소자 영역과 상기 제2 소자 영역을 전기적으로 연결하는 것을 포함하는 기판 구조체 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 소자 영역 및 상기 제2 소자 영역은 직접 본딩되는 기판 구조체 제조 방법.
  17. 제1 면에 형성된 제1 소자 영역을 포함하는 제1 기판을 제공하고,
    제2 면에 형성된 제2 소자 영역을 포함하는 제2 기판을 제공하고,
    상기 제1 소자 영역 및 상기 제2 소자 영역이 마주보도록 상기 제1 기판의 제1 면과 상기 제2 기판의 제2 면을 직접 본딩하고,
    상기 제1 기판과 본딩된 상기 제2 기판의 일부를 제거하여, 상기 제2 기판의 두께를 감소시키고,
    두께가 감소된 상기 제2 기판의 에지 영역을 건식 식각하여, 제1 트림 기판을 형성하는 것을 포함하는 기판 구조체 제조 방법.
  18. 제17 항에 있어서,
    제3 면에 형성된 제3 소자 영역을 포함하는 제3 기판을 제공하고,
    상기 제1 트림 기판과 상기 제3 기판의 제3 면을 직접 본딩하여, 상기 제2 소자 영역과 상기 제3 소자 영역을 전기적으로 연결하고,
    상기 제3 기판의 일부를 제거하여, 상기 제3 기판의 두께를 감소시키고,
    상기 두께가 감소된 상기 제3 기판의 에지 영역을 건식 식각하여, 제2 트림 기판을 형성하는 것을 더 포함하는 기판 구조체 제조 방법.
  19. 제17 항에 있어서,
    상기 직접 본딩하는 것은 상기 제1 소자 영역 및 상기 제2 소자 영역을 직접적으로 본딩하는 기판 구조체 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 소자 영역 및 상기 제2 소자 영역은 전기적으로 연결되는 기판 구조체 제조 방법.
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