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KR20140133360A - 노멀리 오프 타입 트랜지스터 및 그 제조방법 - Google Patents

노멀리 오프 타입 트랜지스터 및 그 제조방법 Download PDF

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KR20140133360A
KR20140133360A KR20130053444A KR20130053444A KR20140133360A KR 20140133360 A KR20140133360 A KR 20140133360A KR 20130053444 A KR20130053444 A KR 20130053444A KR 20130053444 A KR20130053444 A KR 20130053444A KR 20140133360 A KR20140133360 A KR 20140133360A
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South Korea
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semiconductor layer
layer
channel
gan
nitride
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모토노부 타케야
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서울반도체 주식회사
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Abstract

본 발명에 따른 노멀리 오프 타입 질화물 트랜지스터는, 소스 전극 및 드레인 전극; 상기 소스 전극과 드레인 전극 간에 전하가 이동하는 통로가 되는 채널층; 상기 채널층의 전하 이동을 제어하는 게이트 전극을 포함하되, 상기 채널층은, 턴오프 상태에서 상기 소스 전극에서 드레인 전극 사이의 채널층에 일정한 턴오프 차단 전계가 형성되도록 접합된 제1 도전형의 질화물 반도체층 및 진성 질화물 반도체층을 구비할 수 있다. 여기서, 상기 진성 질화물 반도체층은 진성 GaN 반도체층이며, 상기 제1 도전형의 질화물 반도체층은 상기 진성 GaN 반도체층 상면에 적층된 p형 GaN 반도체층일 수 있다.

Description

노멀리 오프 타입 트랜지스터 및 그 제조방법{NITRIDE HIGH ELECTRON MOBILITY TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 노멀리 오프 타입 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는, 질화물계 반도체를 이용하는 노멀리 오프 타입 질화물 트랜지스터 및 그 제조방법에 관한 것이다.
최근, 질화갈륨(GaN) 기반의 전자소자 중 하나인 AlGaN/GaN HEMT(High Electron Mobility Transistor)는 전력밀도가 4~8W/㎜ 수준으로, 단일칩 최대 출력전력은 3㎓에서 90W 정도이다. 또한, GaN 전자소자는 기존 GaAs 전자소자 대비 높은 전력밀도와 효율 특성으로 인하여 모듈 크기를 약 50% 이상 줄임과 동시에 경량화를 이룰 수 있는 장점이 있다.
그러나, GaN 전자소자는 가격이 워낙 고가이며, 25W 이상의 고출력 소자는 대량 생산을 위한 공정 개발이 완료되지 않아 대량 주문 제작이 어려운 실정이다. GaN 전자소자의 가격을 낮추기 위해 고가의 GaN 기판 대신에 사파이어 기판이나 실리콘 기판 등의 저가 기판에 AlGaN/GaN 적층 구조를 형성하는 경우, 쓰레딩 전위(Threading Dislocation) 밀도가 높아 그 신뢰성에 문제가 있다.
또한, GaN 트랜지스터 소자는 스위칭 특성과 관련하여 노멀리 오프(Normally off) 특성이 많이 요구되고 있는데, 종래의 수평형 AlGaN/GaN HEMT에서 노멀리 오프 특성을 구현하는 경우, 문턱 전압 특성이 나빠지거나 공정 제어의 어려움으로 인해 재현성과 신뢰성이 떨어지는 문제가 있다. 문턱 전압이 나빠지는 경우, 고온 동작이나 노이즈 환경에서 전자소자가 오작동하기 쉬운 단점을 갖게 된다.
예를 들어, 리세스 게이트 타입의 수평형 노멀리 오프 GaN HEMT는 통상 리세스 게이트가 설치되는 트렌치 하부의 AlGaN층을 식각 공정에서 수 ㎚(예컨대, 1㎚ ~ 5㎚) 수준으로 제어해야 하는데, 이러한 식각 공정에서의 식각 깊이를 관리하기가 엄격하여 생산성이 떨어지는 단점이 있다.
또 다른 예로써, p-GaN 게이트 타입의 수평형 노멀리 오프 GaN HEMT에서는 p-GaN층을 게이트 전극 하부에 배치함으로써, 게이트 전극 하부의 AlGaN/GaN 이종접합 층들의 계면 부근에 존재하는 가전자대의 포텐셜 웰이 페르미 준위 위쪽으로 이동하도록 작용하고, 그에 의해 2DEG(Two Dimensional Electron Gas) 채널에 이차원전자가스가 생성되지 않는 불연속 영역을 형성함으로써 노멀리 오프 특성을 갖게 된다. 그러나, 이러한 종래의 GaN HEMT는 p-GaN층 자체의 특성으로 인해 문턱 전압이 낮아져 노멀리 오프 특성을 활용하는데 제약이 따르는 단점이 있다.
또한, p-GaN 게이트 형성을 위한 건식 식각 공정에서 플라즈마 손상(Plasma Damage)으로 인하여 AlGaN층의 표면에 양의 전하(Positive Charge)가 집적되고 그에 따라 2DEG 특성이 저하되는 전류붕괴(Current Collapse) 현상이 가속화되는 단점이 있다.
게다가, 전술한 리세스 게이트 타입이나 p-GaN 게이트 타입의 수평형 노멀리 오프 GaN HEMT는 게이트 전극의 에지에서의 전계 집중과 높은 쓰레딩 전위 밀도로 인해 다음과 같은 문제점이 있다.
첫째, AlGaN/GaN 층에 구멍(Pit)이나 크랙(Crack)이 다수 존재하는 경우, AlGaN층에서 기계적인 스트레스가 쉽게 누적된다.
둘째, AlGaN/GaN 이종접합을 형성하는 AlGaN 배리어층에서는 결정의 비대칭성에 의해 생긴 영구 쌍극자를 매개로 하여 전기적 에너지가 기계적 에너지로 변환되는 역 압전 효과(Inverse Piezoelectric Effect)에 의해 AlGaN 배리어층이 단계적으로 손상되는 문제가 있다. 그 경우, 소자에 흐를 수 있는 최대 전류가 작아지고 누설이 증가하는 문제가 있다.
셋째, 노멀리 오프 GaN HEMT에 인가되는 전압의 세기가 커짐에 따라서 혹은 사용 시간의 누적에 따라 전위나 결점이 위치하는 부분이 빠르게 확장하여 소자의 성능이 쉽게 저하되는 단점이 있다. 특히, 쓰레딩 전위 밀도가 108~1010/㎠ 정도로 높으면, 고온 동작에서 온 저항(Ron) 상승률이 높아져 항복 전압이 낮아지고 누설이 증가하는 문제가 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위한 것으로, 본 발명에 따른 노멀리 오프 타입 질화물 트랜지스터 및 그 제조방법은, 게이트 전극의 에지에 전계 집중하는 것을 방지하고 높은 쓰레딩 전위 밀도 영역을 회피하여 항복 전압의 저하를 방지하는 것을 목적으로 한다.
본 발명의 실시예에 따른 노멀리 오프 타입 질화물 트랜지스터 및 그 제조방법은, 최대 전류 저하 및 누설을 방지하고 고온 동작 시에 온 저항 상승률이 높아지는 것을 방지하는 것을 다른 목적으로 한다.
본 발명의 실시예에 따른 노멀리 오프 타입 질화물 트랜지스터 및 그 제조방법은, 채널 영역에 형성되는 턴오프 차단 전위를 일정하게 하여, 누설 전류를 방지하는 것을 다른 목적으로 한다.
상기의 기술적 과제를 해결하기 위한 본 발명에 따른 노멀리 오프 타입 질화물 트랜지스터는, 소스 전극 및 드레인 전극; 상기 소스 전극과 드레인 전극 간에 전하가 이동하는 통로가 되는 채널층; 상기 채널층의 전하 이동을 제어하는 게이트 전극을 포함하되, 상기 채널층은, 턴오프 상태에서 상기 소스 전극에서 드레인 전극 사이의 채널층에 일정한 턴오프 차단 전계가 형성되도록 접합된 제1 도전형의 질화물 반도체층 및 진성 질화물 반도체층을 구비할 수 있다.
여기서, 상기 진성 질화물 반도체층은 진성 GaN 반도체층이며, 상기 제1 도전형의 질화물 반도체층은 상기 진성 GaN 반도체층 상면에 적층된 p형 GaN 반도체층일 수 있다.
여기서, 상기 소스 전극 및 드레인 전극 하부 영역에 TD의 집중을 유발하기 위한 핵 생성층이 형성될 수 있다.
상기의 기술적 과제를 해결하기 위하여 본 발명의 다른 측면에 따른 노멀리 오프 타입 질화물 트랜지스터는, 채널에 일정한 턴오프 차단 전계가 형성되도록 접합된 제1 도전형의 질화물 반도체층 및 진성 질화물 반도체층을 구비하는 채널 형성 적층체; 상기 채널 형성 적층체 상부의 일부 영역에 형성된 스위치 반도체층; 상기 스위치 반도체층 상부의 일부 영역에 형성된 게이트 절연막 및 게이트 전극; 상기 스위치 반도체층 상부의 다른 일부 영역에 형성된 소스 전극; 및 상기 채널 형성 적층체 상부의 다른 일부 영역에 형성된 드레인 전극을 포함할 수 있다.
여기서, 상기 채널 형성 적층체 하부에, TD의 집중을 유발하기 위한 핵 생성층; 및 고 저항 질화물계 반도체 버퍼층을 더 포함할 수 있다.
여기서, 상기 스위치 반도체층은, 상기 채널 형성 적층체 상에 형성된 제1 도전형의 제1 반도체층; 상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층; 상기 제2 반도체층 상에 제1 도전형의 제3 반도체층을 포함하고, 상기 제3 반도체층에서 상기 제1 반도체층에 이르는 경사면을 형성할 수 있다.
여기서, 상기 게이트 전극의 상기 경사면의 낮은 쪽 측면 영역에 형성된 수직 도전층을 더 포함할 수 있다.
여기서, 상기 스위치 반도체층은, 상기 채널 형성 적층체 상에 형성된 제1 도전형의 질화물 반도체층; 상기 제1 도전형의 질화물 반도체층 상에 형성된 진성 질화물 반도체층; 상기 진성 질화물 반도체층 상에 형성된 알루미늄 질화물 반도체층을 포함하고, 상기 제1 도전형의 질화물 반도체층 및 진성 질화물 반도체층에 리세스 구조를 형성할 수 있다.
여기서, 상기 스위치 반도체층 영역 또는 상기 스위치 반도체층이 없는 상기 채널 형성 적층체 영역에 형성된 액티베이션 홀을 더 포함할 수 있다.
여기서, 상기 진성 질화물 반도체층은 진성 GaN 반도체층이며, 상기 제1 도전형의 질화물 반도체층은 상기 진성 GaN 반도체층 상면에 적층된 p형 GaN 반도체층일 수 있다.
여기서, 상기 채널 형성 적층체는, 상기 진성 GaN 반도체층 및 그 위에 적층된 p형 GaN 반도체층의 구조를 2개 이상 포함할 수 있다.
여기서, 상기 채널 형성 적층체는, 2DEG 채널이 형성하는 구조로서, i-GaN 반도체층; 및 상기 i-GaN 반도체층 상에 적층된 AlGaN 반도체층을 포함할 수 있다.
여기서, 상기 채널 형성 적층체는, 상기 i-GaN 반도체층 및 그 위에 적층된 AlGaN 반도체층의 구조를 2개 이상 포함할 수 있다.
상기의 기술적 과제를 해결하기 위하여 본 발명의 다른 측면에 따른 노멀리 오프 타입 질화물 트랜지스터는, 기판 상에 고 저항 질화물계 반도체 버퍼층을 성장시키고, 상기 버퍼층 상에, 일정한 턴오프 차단 전계가 형성되도록 접합된 제1 도전형의 질화물 반도체층 및 진성 질화물 반도체층을 구비하는 채널 형성 적층체를 성장시키고, 상기 채널 형성 적층체 상에 스위치 반도체층을 형성하고, 상기 스위치 반도체층 상에 게이트 전극을 형성하고, 소스 전극 및 드레인 전극을 형성할 수 있다.
여기서, 상기 스위치 반도체층을 형성하는 것은, 상기 채널 형성 적층체 상에 제1 도전형의 제1 반도체층을 형성하고, 상기 제1 반도체층 상에 제2 도전형의 제2 반도체층을 형성하고, 상기 제2 반도체층 상에 제1 도전형의 제3 반도체층을 형성하고, 상기 제3 반도체층에서 상기 제1 반도체층에 이르는 경사면을 형성하는 것을 포함하며, 상기 게이트 전극을 형성하는 것은, 상기 경사면 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하는 것을 포함할 수 있다.
여기서, 상기 스위치 반도체층을 형성하는 것은, 상기 채널 형성 적층체 상에 제1 도전형의 질화물 반도체층을 형성하고, 상기 제1 도전형의 질화물 반도체층 상에 진성 질화물 반도체층을 형성하고, 상기 진성 질화물 반도체층 상에 알루미늄 질화물 반도체층을 형성하고, 상기 제1 도전형의 질화물 반도체층 및 진성 질화물 반도체층에 리세스 구조를 형성하는 것을 포함하며, 상기 게이트 전극을 형성하는 것은, 상기 리세스 구조 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하는 것을 포함할 수 있다.
여기서, 상기 소스 전극은 상기 스위치 반도체층 상에 형성하고, 상기 드레인 전극은 상기 스위치 반도체층이 없는 상기 채널 형성 적층체 상에 형성할 수 있다.
여기서, 상기 스위치 반도체층 영역 또는 상기 스위치 반도체층이 없는 상기 채널 형성 적층체 영역에 액티베이션 홀을 형성하는 것을 더 포함할 수 있다.
여기서, 상기 채널 형성 적층체를 성장시키는 것은, 진성 -GaN 반도체층을 적층하고, 상기 진성 GaN 반도체층 상면에 p형 GaN 반도체층을 적층하는 것을 포함할 수 있다.
여기서, 상기 채널 형성 적층체를 성장시키는 것은, 상기 진성 GaN 반도체층을 적층하고 그 위에 p형 GaN 반도체층을 적층하는 것을 2회 이상 반복할 수 있다.
여기서, 상기 채널 형성 적층체를 성장시키는 것은, 2DEG 채널이 형성되도록 i-GaN 반도체층을 적층하고, 상기 i-GaN 반도체층 상에 AlGaN 반도체층을 적층하는 것을 포함할 수 있다.
여기서, 상기 채널 형성 적층체를 성장시키는 것은, 상기 i-GaN 반도체층을 적층하고 그 위에 AlGaN 반도체층을 적층하는 것을 2회 이상 반복할 수 있다.
여기서, 상기 스위치 반도체층을 형성하기 전에, 상기 2DEG 채널이 형성된 층 상부에 버퍼층을 형성할 수 있다.
여기서, 상기 채널 형성 적층체를 성장시키는 것은, 상기 성장 기판 상의 상기 소스 전극 및 상기 드레인 전극의 아래 영역에 핵 생성층을 형성할 수 있다.
여기서, 상기 게이트 전극의 상기 경사면의 낮은 쪽 측면 영역에 수직 도전층을 형성할 수 있다.
상기의 구성에 의하면 본 발명에 따른 노멀리 오프 타입 질화물 트랜지스터 및 그 제조방법은, 게이트 전극의 에지에 전계 집중하는 것을 방지하고 높은 쓰레딩 전위 밀도 영역을 회피하여 항복 전압의 저하를 방지함으로써 신뢰성을 확보하는 효과를 제공한다.
본 발명의 실시예에 따른 노멀리 오프 타입 질화물 트랜지스터 및 그 제조방법은, 최대 전류 저하 및 누설을 방지하고 고온 동작 시에 온 저항 상승률이 높아지는 것을 방지함으로써 기존 대비 신뢰성을 향상시키는 효과를 제공한다.
본 발명의 다른 실시예에 따른 노멀리 오프 타입 질화물 트랜지스터 및 그 제조방법은, 전술한 효과에 더하여 채널 영역에 형성되는 턴오프 차단 전위를 일정하게 하여, 누설 전류를 방지하는 효과를 제공한다.
또한, 본 발명의 다른 실시예에 대한 효과는 각각의 실시예에 대한 상세 설명에서 개별적으로 언급된다.
도 1은 본 발명의 일 실시예에 따른 노멀리 오프 타입 질화물 트랜지스터(이하, 질화물 트랜지스터)의 단면도.
도 2는 본 발명의 다른 실시예에 따른 질화물 트랜지스터의 단면도.
도 3은 본 발명의 다른 실시예에 따른 질화물 트랜지스터의 단면도.
도 4는 본 발명의 다른 실시예에 따른 질화물 트랜지스터의 단면도.
도 5는 본 발명의 다른 실시예에 따른 질화물 트랜지스터의 단면도.
도 6a 내지 도 6k는 도 5의 질화물 트랜지스터의 제조방법에 대한 공정 순서도.
도 7은 질화물 고 전자 이동도 트랜지스터를 평면 측에서 본 구조.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다.
또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 하여 내려져야 할 것이다.
예를 들어, 본 명세서에서 어느 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우, 그것은 다른 층 또는 기판상에 직접 형성되거나, 또는 이들 사이에 제3의 층이 개재될 수 있음을 나타낸다. 또한, 본 명세서에서 위, 위쪽, 상부, 상측면 등의 표현은 소자를 뒤집었을 때 아래, 아래쪽, 하부, 하측면 등의 의미로 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며, 절대적인 방향을 의미하는 것처럼 한정적으로 이해되어서는 안 된다.
아울러, 아래의 실시예는 본 발명의 권리범위를 한정하는 것이 아니라 본 발명의 청구범위에 제시된 구성요소의 예시적인 사항에 불과하며, 본 발명의 명세서 전반에 걸친 기술사상에 포함되고 특허청구범위의 구성요소에서 균등물로서 치환 가능한 구성요소를 포함하는 실시예는 본 발명의 권리범위에 포함될 수 있다.
도 1은 본 발명의 일 실시예에 따른 질화물 트랜지스터의 단면도이다.
도 1을 참조하면, 질화물 트랜지스터(Nitride based Transistor)는, 기판(11), 핵생성층(12a), 고 저항 GaN 버퍼층(12), 채널 형성 적층체(13a, 13b, 13c, 13d), 제1 스위치 영역 반도체층(이하, 제1 반도체층)(16a), 제2 스위칭 영역 반도체층(이하, 제2 반도체층)(16b), 제3 스위칭 영역 반도체층(이하, 제3 반도체층)(16c), 게이트 절연막(18), 소스 전극(19a, 19b), 수직도전층(20), 드레인 전극(21a, 21b) 및 게이트 전극(22)을 구비한다.
기판(11)은, 사파이어 기판, AlN 기판, GaN 기판, SiC 기판, Si 기판 등과 같은 성장 기판일 수 있으며, 질화물계 반도체를 성장시킬 수 있는 기판이면 특별히 한정되지 않는다. 이하의 설명에서는 설명의 편의상 기판(11)이 c-평면(0001) 사파이어 기판인 것으로 가정한다.
기판(11)은 상부측 표면에 볼록한 스트라이프 형태의 패턴부(11a)를 구비한다. 패턴부(11a)의 단면은 메사 구조를 구비할 수 있다. 이러한 기판(11)에 의하여 기판상의 에피택셜 성장 막들의 적층 구조 내에는 원하는 부분, 즉 패턴부(11a) 상부측 부분에 쓰레딩 전위(Threading Dislocation, TD)가 집중되어 있다.
핵생성층(12a)은, 기판(11)의 패턴부(11a)를 중심으로 기판(11) 상에 에피 성장된 저온 GaN 층이다.
고 저항 GaN 버퍼층(12)은, 기판(11) 상부의 에피택셜 성장 막들의 평탄화를 위한 층 및 상부측의 멀티 2DEG 채널층(드리프트 층)으로부터 전자가 빠져나오는 것을 저지하기 위한 층이다. 고 저항 GaN 버퍼층(12)은, 철(Fe), 탄소(C) 등의 전자트랩 불순물(Electron-Trapping Impurity)을 도핑 농도 약 5×1017/㎤ 내지 약 1×1019/㎤로 함유하고, 두께 약 0.01㎛ 이상, 약 2㎛ 이하를 구비한다.
고 저항 GaN 버퍼층(12)은 핵생성층(12a)에서 에피텍셜 측면 과성장(Epitaxial Lateral Overgrowth)에 의해 생성한다. 이러한 성장 방법에 따르면 핵생성층(12a)이 위치한 부분에서는 수직방향으로 고 저항 GaN 버퍼층(12)이 형성되어 쓰레딩 전위가 수직방향으로 전사되지만, 핵생성층(12a)이 위치하지 않은 부분에서는 수평방향으로 고 저항 GaN 버퍼층(12)이 형성되어 쓰레딩 전위가 수직방향으로 전사되지 않아 해당 부분의 쓰레딩 전위 밀도는 상대적으로 적어지게 된다.
채널 형성 적층체(13a, 13b, 13c, 13d)는, 제1 i-GaN 반도체층(13a), AlGaN 반도체층(13b), 제2 i-GaN 반도체층(13c) 및 p형 GaN 반도체층(13d)로 이루어지고, 소스 전극(19a, 19b)과 드레인 전극(21a, 21b) 간의 전압 차이에 따라 전자를 드리프트하는 드리프트 층(채널층)으로서 동작한다.
제1 i-GaN 반도체층(13a)는 진성(Intrinsic) GaN 반도체로 이루어지고, 두께 약 0.01㎛ 이상, 약 1.0㎛ 이하를 구비한다. 제2 i-GaN 반도체층(13c)는 c면 성장 진성(Intrinsic) GaN 반도체로 이루어지고, 두께 약 0.01㎛ 이상, 약 1.0㎛ 이하를 구비할 수 있다.
AlGaN 층(13b)은 알루미늄(Al) 조성비 10% 내지 100%를 갖고 두께 약 10㎚ 이상, 약 50㎚ 이하로 형성될 수 있다.
p형 GaN 반도체층(13d)은, Mg나 Zn을 도핑하여 p형으로 형성될 수 있으며, 두께는 제2 i-GaN 반도체층(13c) 보다 두꺼운 두께로, 약 0.02㎛ 이상, 약 2.0㎛ 이하를 구비할 수 있다.
제1/제2 i-GaN 반도체층(13a, 13c)을 이용하면, 상부 및 하부의 층 재료로부터 간편하게 연속 성장할 수 있으면서 불순물 도핑 농도 등의 공정 제어가 필요하지 않으므로 제조 공정을 단순화할 수 있는 이점이 있다. 이러한 이점을 축소하거나 고려하지 않는다면, 제1/제2 i-GaN 반도체층(13a, 13c)은 GaN 반도체 외에 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN 등과 같은 4성분계 질화물 반도체로 형성될 수 있다.
제1 반도체층(16a), 제2 반도체층(16b) 및 제3 반도체층(16c)은 트랜지스터의 스위치 영역을 형성하기 위한 npn 적층 구조이다. 여기서, 제1 반도체층(16a) 및 제3 반도체층(16c)은 n형 GaN 층 등의 제1 도전형의 반도체층으로 이루어지고, 제2 반도체층(16b)은 p형 GaN 층 등의 제2 도전형의 반도체층으로 이루어진다.
본 실시예에서, npn 적층 구조는 소스 전극(19a, 19b)이 형성될 소스 영역과 게이트 전극이 형성될 게이트 영역에 배치되고, 게이트 영역에서 npn 적층 구조의 일측면으로 형성되는 경사면을 구비한다. 이러한 경사면 구조에 의하면, 트랜지스터 구조에서 수평 방향에서의 게이트 길이를 감소시켜 장치를 소형화할 수 있다. 또한 수직형성된 npn 적층구조가 모두 경사면에서 노출되기 때문에 게이트 전극(22) 형성을 위한 별도의 트렌치 형성공정이 불필요한 효과를 제공한다.
또한, npn 적층 구조는, 쓰레딩 전위 밀도(Threading Dislocation Density, TDD)가 높은 제1 영역에 배치된다. 본 실시예에서, 제1 영역의 TDD는 평균적으로 약 1×108/㎠ 내지 약 1×109/㎠이며, 제1 영역들 사이에 위치하고 제1 영역의 TDD보다 낮은 TDD를 갖는 제2 영역의 쓰레딩 전위 밀도는 평균적으로 약 1×106/㎠이다. 높은 TDD의 제 1 영역은 npn 적층 구조 하부에 위치하기 때문에 게이트 전극(22)과 드레인 전극(21) 사이의 채널은 낮은 TDD 분포를 가지게 되고 이로 인해 누설전류를 저감하고 내압특성을 강화할 수 있는 효과를 제공한다. 한편 높은 TDD의 제 1 영역에서 누설전류가 발생하더라도 고 저항 GaN 버퍼층(12)의 높은 저항에 의해 누설전류가 차단될 수 있다.
게이트 절연막(18)은, npn 적층구조, npn 적층구조의 경사면 상에 배치된다. 게이트 절연막(18)은 Al2O3 절연막, Al2O3/HfO2 적층절연막, 실리콘 산화막, 실리콘 질화막 등의 절연 재료로 이루어지고, 두께 약 1.3㎚ 이상을 구비한다.
소스 전극(19a, 19b)은 일부 영역(19b)이 p형 GaN 반도체층(13d)까지 확장 매입된 형태나 곧은 막대 형상을 구비할 수 있으며, 드레인 전극(21a, 21b)은 곧은 막대 형상을 구비할 수 있다.
소스 전극(19a, 19b)과 드레인 전극(21a, 21b) 사이의 소자 표면에는 제1 반도체층(16a), 제2 반도체층(16b) 및 제3 반도체층(16c)의 npn 적층 구조에 대한 경사면이 구비되고, 경사면과 드레인 전극(21a, 21b) 사이에는 채널 형성 적층체(13a, 13b, 13c, 13d)으로 이루어진 드리프트 층이 배치된다.
소스 전극(19a, 19b)은, 제3 반도체층(16)에 오믹 접합하는 니켈(Ni), 알루미늄(Al), 타이타늄(Ti), 백금(Au) 또는 이들의 조합으로 이루어진 재료로 형성된다. 드레인 전극(21)은, i-GaN 반도체층(13)에 오믹 접합하는 니켈(Ni), 알루미늄(Al), 타이타늄(Ti), 백금(Au) 또는 이들의 조합으로 이루어진 재료로 형성된 드레인 전극체(21b)와 n형 GaN으로 형성된 드레인 전극 코어(21a)로 이루어진다.
도 1에 도시된 드레인 전극 코어(21a)는 채널 형성 적층체(13a, 13b, 13c, 13d)의 두께 이상의 두께로 형성되어 고 저항 GaN 버퍼층(12)에 연결되도록 도시되었지만 반드시 이에 제한되는 것은 아니고, 채널 형성 적층체(13a, 13b, 13c, 13d) 상에 형성되거나, 채널 형성 적층체(13a, 13b, 13c, 13d) 두께 이하의 두께를 가지도록 형성할 수 있다.
도 1에 따르면 드레인 전극(21)의 하부도 높은 TDD 분포를 갖을 수 있다. 드레인 전극(21) 하부에 형성되는 높은 TDD는 채널에 영향을 주지 않으며 드레인 전극(21)에 연결되는 배선은 고 저항 GaN 버퍼층(12) 보다 매우 낮은 저항을 갖기 때문에 드레인 전극(21) 하부로의 누설전류에 의한 소자특성 열화는 거의 발생하지 않는다.
게이트 전극(22)은 npn 적층 구조의 일측면에 구비된 경사면 상에 형성된다. 즉, 게이트 전극(22)은 게이트 절연막(18)을 게재하고 제1, 제2 및 제3 반도체층들(16a, 16b, 16c)의 적층 구조의 경사면 상에 형성된다. 게이트 전극(22)은 타이타늄(Ti), 금(Au) 등의 재료로 형성된다.
수직도전층(20)은, 드레인 전극(21)과 게이트 전극(22) 사이에서 소자의 두께 방향 또는 수직 방향에서 채널 형성 적층체(13a, 13b, 13c, 13d)를 관통하도록 수직 방향으로 세워진 판 형태로 배치될 수 있다. 이 경우, 수직도전층(20)은 채널 형성 적층체(13a, 13b, 13c, 13d)를 사이에 두고 드레인 전극(21)과 면대면 형태로 마주하도록 배치된다. 한편, 수직도전층(20)은 두 개의 핵성장층(12a)의 중앙에 위치하는 것이 바람직하다. 도면에 도시된 바와 같이 두 개의 핵성장층(12a)에서 에피텍셜 수평 과성장한 고 저항 GaN 버퍼층(12)은 중앙에서 만나서 서로 합쳐지는데, 이 영역에서 쓰레딩 전위가 발생할 수 있다. 따라서 수직도전층(20)을 병합영역(coalescence)에 위치시키는 경우 병합영역에서 발생하는 쓰레딩 전위에 의한 누설전류를 감소시키는 효과를 제공한다. 수직도전층(20)은 GaN 반도체와 저저항 오믹 접합하는 금(Au) 등의 단일 금속 재료나 Al/Ti, Ni/Au 등의 다중 금속 재료로 형성될 수 있다.
본 실시예에 의하면, TDD가 높은 소스 영역 측의 npn 적층 구조상에 소스 전극을 배치하고, TDD가 높은 드레인 영역 측의 채널 형성 적층체(13a, 13b, 13c, 13d) 상에 드레인 전극을 배치함으로써, 트랜지스터의 소형화뿐만 아니라 게이트 에지에서 전계가 집중되는 것이 방지되고, 드리프트 층에서의 TDD를 감소하여 누설이 적고 온 저항이 향상된 질화물 트랜지스터를 제공할 수 있다. 한편 도 1은 소스 영역 층 npn 적층 구조 하부 및 드레인 전극(21) 하부에 높은 TDD가 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니고, 핵성장층(12a) 간격을 넓게 형성할 수 있는 경우 npn 적측 구조 하부 또는 드레인 전극(21) 하부 중 어느 한 영역에만 높은 TDD를 배치할 수 있다.
본 실시예에 따른 질화물 트랜지스터의 동작을 설명한다.
게이트 전극(22)에 순방향 문턱전압 이상의 전압이 인가되지 않으면, 즉 게이트 전극의 개방 시에, npn 적층구조에서 게이트 전극(22)과 마주하는 제2 반도체층(16b)의 경사진 경계면에 반전층이 형성되지 않고, 그에 따라 제3 반도체층(16c)과 제1 반도체층(16a) 사이에 채널이 형성되지 않아 트랜지스터는 전류가 흐르지 않는 비활성 또는 턴오프 상태가 된다. 이때, 게이트 부분과 채널 부분이 비교적 두꺼운 pGaN 반도체층(13d)으로 분리되어 있어 표면 쪽 소드 - 드레인 간 누설전류를 줄일 수 있으며, C면 성장된 제2 i-GaN 반도체층(13c)와 p형 GaN 반도체층(13d)의 경계상에 형성되는 비교적 넓은 공핍 영역은, 소스 - 드레인간 턴오프 차단 전위(EF)를 안정적으로 유지시킨다. 상기 턴오프 차단 전계는, 노멀리 오프 상태 또는 역바이어스 상태에서 누설 전류를 효과적으로 방지하고 높은 항복 전압(Breakdown Voltage)를 달성할 수 있다.
한편, 게이트 전극(22)에 순방향 문턱전압 이상의 전압이 인가되면, npn 적층구조의 제2 반도체층(16b)의 경사진 경계면에 반전층이 형성되고, 그에 따라 제3 반도체층(16c)과 제1 반도체층(16a) 사이에 채널이 형성되어 트랜지스터는 전류가 흐르는 활성 또는 턴온 상태가 된다.
트랜지스터의 턴온 상태에서 소스 전극(19a,b)에서 npn 적층구조의 제3 반도체층(16c)에 공급되는 전자는, 소스 전극(19a,b)과 드레인 전극(21a, 21b) 간의 전압차에 따라 제2 반도체층(16b)의 경사진 경계면 부근의 채널을 통해 제1 반도체층(16a)으로 이동하고, 제1 반도체층(16a)에서 채널 형성 적층체(13a, 13b, 13c, 13d)에 형성된 채널을 통해 드레인 전극(21a, 21b)으로 이동한다. 이러한 전자의 이동에 의해 드레인 전극(21a, 21b)에는 드레인 전류가 흐르게 된다. 이때, 제1 i-GaN 반도체층(13a) 및 AlGaN 반도체층(13b)에 의해 형성된 2DEG 채널은 고 전자 이동을 가능하게 한다. 한편 전자의 이동 경로는 TDD가 낮기 때문에 누설전류로 인한 소자특성의 열화가 발생하지 않는다.
도 2는 본 발명에 다른 실시예에 따른 질화물 트랜지스터의 단면도이다.
도 2을 참조하면, 질화물 트랜지스터(Nitride based Transistor)는, 기판(11), 고 저항 GaN 버퍼층(12), 채널 형성 적층체(13a, 13b, 13c, 13d), 제1 스위치 영역 반도체층으로서 p형 GaN 반도체층(34), 제2 스위칭 영역 반도체층으로서i-GaN 반도체층(35), 제3 스위칭 영역 반도체층으로서 AlGaN 반도체층(36), 게이트 절연막(38), 소스 전극(19), 드레인 전극(21a, 21b) 및 게이트 전극(32)을 구비한다.
p형 GaN 반도체층(34)은 Mg나 Zn을 도핑하여 p형으로 형성될 수 있으며, 두께는 약 1.0㎛ 이상, 약 2.0㎛ 이하를 구비한다. 다른 구현의 경우 p형 GaN 반도체층(34) 대신에 동일한 위치에 진성 GaN 버퍼 반도체층을 위치시킬 수 있다.
i-GaN 반도체층(35)는 진성(Intrinsic) GaN 반도체로 이루어지고, 두께 약 0.01㎛ 이상, 약 0.2㎛ 이하를 구비한다.
AlGaN 층(36)은 알루미늄(Al) 조성비 10% 내지 100%를 갖고 두께 약 10㎚ 이상, 약 50㎚ 이하로 형성된다.
게이트 절연막(38)은, AlGaN 반도체층(36) 및 i-GaN 반도체층(35)을 움푹 패인 형태로 절개한 리세스면에 배치된다. 게이트 절연막(38)은 Al2O3 절연막, Al2O3/HfO2 적층절연막, 실리콘 산화막, 실리콘 질화막 등의 절연 재료로 이루어지고, 두께 약 1.3㎚ 이상을 구비한다.
게이트 전극(32)은 게이트 절연막(18)을 게재하고 상기 리세스면 상에 형성된다. 게이트 전극(32)은 타이타늄(Ti), 금(Au) 등의 재료로 형성된다. 소스 전극(19)은 일반적으로 사용되는 금속 재료나 도전성 반도체 재료로 형성될 수 있다.
게이트 전극(32)에 순방향 문턱전압 이상의 전압이 인가되면, i-GaN 반도체층(35) 부근에 채널이 형성되어 트랜지스터는 전류가 흐르는 활성 또는 턴온 상태가 된다.
본 실시예의 질화물 트랜지스터는, 스위칭 영역 반도체층이 리세스 구조를 가진다는 점 외에는 도 1의 질화물 트랜지스터와 유사하므로, 중복되는 설명은 부분적으로 생략하겠다.
도 3은 본 발명의 다른 실시예에 따른 질화물 트랜지스터의 단면도이다.
도 3을 참조하면, 질화물 트랜지스터(Nitride based Transistor)는, 기판(111), 핵생성층(112a), 제1 고 저항 GaN 버퍼층(112), 채널 형성 적층체(113, 113a, 113b, 113c, 113d, 113e, 113f), 제2 고 저항 GaN 버퍼층(115), 제1 반도체층(116a), 제2 반도체층(116b), 제3 반도체층(116c), 액티베이션 홀(117), 게이트 절연막(118), 소스 전극(119a, 119b), 드레인 전극(121a, 121b) 및 게이트 전극(122)을 구비한다.
본 실시예의 질화물 트랜지스터는, 채널 형성 적층체(113, 113a, 113b, 113c, 113d, 113e, 113f) 구조를 가진다는 점 외에는 도 1의 질화물 트랜지스터와 유사하므로, 중복되는 설명은 부분적으로 생략하겠다.
기판(111)은, 사파이어 기판, AlN 기판, GaN 기판, SiC 기판, Si 기판 등과 같은 성장 기판일 수 있으며, 질화물계 반도체를 성장시킬 수 있는 기판이면 특별히 한정되지 않는다. 이하의 설명에서는 설명의 편의상 기판(111)이 c-평면(0001) 사파이어 기판인 것으로 가정한다.
기판(111)은 상부측 표면에 볼록한 스트라이프 형태의 패턴부(111a)를 구비한다. 패턴부(111a)의 단면은 메사 구조를 구비할 수 있다. 이러한 기판(111)에 의하여 기판상의 에피택셜 성장 막들의 적층 구조 내에는 원하는 부분, 즉 패턴부(111a) 상부측 부분에 쓰레딩 전위(Threading Dislocation, TD)가 집중되어 있다.
핵생성층(112a)은, 기판(111)의 패턴부(111a)를 중심으로 기판(111) 상에 에피 성장된 저온 GaN 층이다.
제2 고 저항 GaN 버퍼층(115)은, 기판(111) 상부의 에피택셜 성장 막들의 평탄화를 위한 층 및 상부측의 멀티 2DEG 채널층(드리프트 층)으로부터 전자가 빠져나오는 것을 저지하기 위한 층이다. 제1/제2 고 저항 GaN 버퍼층(112, 115)은, 철(Fe), 탄소(C) 등의 전자트랩 불순물(Electron-Trapping Impurity)을 도핑 농도 약 5×1017/㎤ 내지 약 1×1019/㎤로 함유하고, 두께 약 0.01㎛ 이상, 약 2㎛ 이하를 구비한다.
채널 형성 적층체(113, 113a, 113b, 113c, 113d, 113e, 113f)는, 기저 p형 GaN 반도체층(113), 제1 i-GaN 반도체층(113a), 제1 p형 GaN 반도체층(113b), 제2 i-GaN 반도체층(113c), 제2 p형 GaN 반도체층(113d), 제3 i-GaN 반도체층(113e), 제3 p형 GaN 반도체층(113f)으로 이루어지고, 소스 전극(119a, 119b)과 드레인 전극(121a, 121b) 간의 전압 차이에 따라 전자를 드리프트하는 드리프트 층(채널층)으로서 동작한다.
i-GaN 반도체층(113a, 113c, 113e)는 c면 성장 진성(Intrinsic) GaN 반도체로 이루어지고, 두께 약 0.01㎛ 이상, 약 1.0㎛ 이하를 구비한다.
p형 GaN 반도체층(113, 113b, 113d, 113f)은, Mg나 Zn을 도핑하여 p형으로 형성될 수 있으며, 두께는 i-GaN 반도체층(113a, 113c, 113e) 보다 두꺼운 두께로, 약 0.02㎛ 이상, 약 2.0㎛ 이하를 구비한다.
i-GaN 반도체층(113a, 113c, 113e)을 이용하면, 상부 및 하부의 층 재료로부터 간편하게 연속 성장할 수 있으면서 불순물 도핑 농도 등의 공정 제어가 필요하지 않으므로 제조 공정을 단순화할 수 있는 이점이 있다. 이러한 이점을 축소하거나 고려하지 않는다면, i-GaN 반도체층(113a, 113c, 113e)은 GaN 반도체 외에 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN 등과 같은 4성분계 질화물 반도체로 형성될 수 있다.
제1 반도체층(116a), 제2 반도체층(116b) 및 제3 반도체층(116c)은 트랜지스터의 스위치 영역을 형성하기 위한 npn 적층 구조이다. 여기서, 제1 반도체층(116a) 및 제3 반도체층(116c)은 n형 GaN 층 등의 제1 도전형의 반도체층으로 이루어지고, 제2 반도체층(116b)은 p형 GaN 층 등의 제2 도전형의 반도체층으로 이루어진다.
본 실시예에서, npn 적층 구조는 소스 전극(119a, 119b)이 형성될 소스 영역과 게이트 전극이 형성될 게이트 영역에 배치되고, 게이트 영역에서 npn 적층 구조의 일측면으로 형성되는 경사면을 구비한다. 이러한 경사면 구조에 의하면, 트랜지스터 구조에서 수평 방향에서의 게이트 길이를 감소시켜 장치를 소형화할 수 있다.
또한, npn 적층 구조는, 쓰레딩 전위 밀도(Threading Dislocation Density, TDD)가 높은 제1 영역에 배치된다. 본 실시예에서, 제1 영역의 TDD는 평균적으로 약 1×108/㎠ 내지 약 1×109/㎠이며, 제1 영역들 사이에 위치하고 제1 영역의 TDD보다 낮은 TDD를 갖는 제2 영역의 쓰레딩 전위 밀도는 평균적으로 약 1×106/㎠이다.
액티베이션 홀(117)은, 열처리 공정 시에 npn 적층 구조의 제2 반도체층(116b)에 포함된 마그네슘을 활성화하기 위한 것으로, 제3 반도체층(116c)을 관통하여 제2 반도체층(116b)의 중간 높이까지 제거된 캐비티(Cavity) 형태 혹은 캐비티 내에 소정의 절연 재료(게이트 절연막 재료 등)가 충진된 형태를 구비할 수 있다.
게이트 절연막(118)은, npn 적층구조, npn 적층구조의 경사면 상에 배치된다. 게이트 절연막(118)은 Al2O3 절연막, Al2O3/HfO2 적층절연막, 실리콘 산화막, 실리콘 질화막 등의 절연 재료로 이루어지고, 두께 약 1.3㎚ 이상을 구비한다.
소스 전극(119a, 119b)은 상대적으로 높은 TDD를 가진 npn 적층 구조상에 배치된다. 그리고, 드레인 전극은 드레인 전극 코어(121a) 및 드레인 전극체(121b)로 이루어지며, 드레인 전극 코어(121a)는 상대적으로 높은 TDD를 가진 채널 형성 적층체(113, 113a, 113b, 113c, 113d, 113e, 113f) 상에 배치된다. 소스 전극(119a, 119b)은 일부 영역이 제2 고 저항 GaN 버퍼층(115)까지 확장 매입된 소스 전극 코어(119a)와 이와 연결된 소스 전극체(119b)의 형상을 구비할 수 있으며, 드레인 전극 코어(121a)은 곧은 막대 형상을 구비할 수 있다.
소스 전극(119)과 드레인 전극(121a, 121b) 사이의 소자 표면에는 제1 반도체층(116a), 제2 반도체층(116b) 및 제3 반도체층(116c)의 npn 적층 구조에 대한 경사면이 구비되고, 경사면과 드레인 전극(121a, 121b) 사이에는 채널 형성 적층체(113, 113a, 113b, 113c, 113d, 113e, 113f)로 이루어진 드리프트 층이 배치된다.
소스 전극(119)은, 제3 반도체층(16c)에 오믹 접합하는 니켈(Ni), 알루미늄(Al), 타이타늄(Ti), 백금(Au) 또는 이들의 조합으로 이루어진 재료로 형성된다. 드레인 전극체(121b)은, i-GaN 반도체층(13)에 오믹 접합하는 니켈(Ni), 알루미늄(Al), 타이타늄(Ti), 백금(Au) 또는 이들의 조합으로 이루어진 재료로 형성된다.
게이트 전극(122)은 npn 적층 구조의 일측면에 구비된 경사면 상에 형성된다. 즉, 게이트 전극(122)은 게이트 절연막(118)을 게재하고 제1, 제2 및 제3 반도체층들(116a, 116b, 116c)의 적층 구조의 경사면 상에 형성된다. 게이트 전극(122)은 타이타늄(Ti), 금(Au) 등의 재료로 형성된다.
본 실시예에 의하면, TDD가 높은 소스 영역 측의 npn 적층 구조상에 소스 전극을 배치하고, TDD가 높은 드레인 영역 측의 채널 형성 적층체(113, 113a, 113b, 113c, 113d, 113e, 113f) 상에 드레인 전극을 배치함으로써, 트랜지스터의 소형화뿐만 아니라 게이트 에지에서 전계가 집중되는 것이 방지되고, 드리프트 층에서의 TDD를 감소하여 누설이 적고 온 저항이 향상된 질화물 트랜지스터를 제공할 수 있다.
본 실시예에 따른 질화물 트랜지스터의 동작을 설명한다.
게이트 전극(122)에 순방향 문턱전압 이상의 전압이 인가되지 않으면, 즉 게이트 전극의 개방 시에, npn 적층구조에서 게이트 전극(122)과 마주하는 제2 반도체층(115)의 경사진 경계면에 반전층이 형성되지 않고, 그에 따라 제3 반도체층(116c)과 제1 반도체층(116a) 사이에 채널이 형성되지 않아 트랜지스터는 전류가 흐르지 않는 비활성 또는 턴오프 상태가 된다. 이때, 게이트 부분과 채널 부분이 다층의 두꺼운 제2 고 저항 GaN 버퍼층(115)으로 분리되어 있어 표면 쪽 소스 - 드레인 간 누설전류를 줄일 수 있으며, C면 성장된 제1/제2/제3 i-GaN 반도체층(113a, 113c, 113e)과 제1/제2/제3 p형 GaN 반도체층(113b, 113d, 113f)의 경계상에 형성되는 비교적 넓은 공핍 영역은, 소스 - 드레인간 턴오프 차단 전위를 안정적으로 유지시킨다.
한편, 게이트 전극(122)에 순방향 문턱전압 이상의 전압이 인가되면, npn 적층구조의 제2 반도체층(116b)의 경사진 경계면에 반전층이 형성되고, 그에 따라 제3 반도체층(116c)과 제1 반도체층(116a) 사이에 채널이 형성되어 트랜지스터는 전류가 흐르는 활성 또는 턴온 상태가 된다.
트랜지스터의 턴온 상태에서 소스 전극(119a, 119b)에서 npn 적층구조의 제3 반도체층(116c)에 공급되는 전자는, 소스 전극(119a, 119b)과 드레인 전극(21a, 21b) 간의 전압차에 따라 제2 반도체층(116b)의 경사진 경계면 부근의 채널을 통해 제1 반도체층(116a)으로 이동하고, 제1 반도체층(116a)에서 채널 형성 적층체(113, 113a, 113b, 113c, 113d, 113e, 113f)에 형성된 채널을 통해 드레인 전극(121a, 121b)으로 이동한다. 이러한 전자의 이동에 의해 드레인 전극(121a, 121b)에는 드레인 전류가 흐르게 된다.
도 4는 본 발명의 다른 실시예에 따른 질화물 트랜지스터의 단면도이다.
도 4를 참조하면, 질화물 트랜지스터(Nitride based Transistor)는, 기판(111), 제1 고 저항 GaN 버퍼층(112), 채널 형성 적층체(113, 113a, 113b, 113c, 113d, 113e, 113f), 제2 고 저항 GaN 버퍼층(115), 제1 반도체층(116a), 제2 반도체층(116b), 제3 반도체층(116c), 액티베이션 홀(117), 게이트 절연막(118), 소스 전극(119a, 119b), 드레인 전극(121a, 121b) 및 게이트 전극(122)을 구비한다.
도 4의 질화물 트랜지스터는 TDD 집중 유발을 위한 핵생성층을 구비하지 않음에 도 3의 질화물 트랜지스터와 차이가 있을 뿐, 다른 구성요소들은 거의 동일하므로 중복되는 설명을 생략하겠다.
도 4의 질화물 트랜지스터는 TDD 집중 유발에 따른 효과를 달성할 수 없지만, 도 3의 경우와 비교하여 제조 공정이 단순해지는 이점이 있다.
도 5는 본 발명의 다른 실시예에 따른 질화물 트랜지스터의 단면도이다.
도 5를 참조하면, 질화물 트랜지스터(Nitride based Transistor)는, 기판(111), 핵생성층(112a), 제1 고 저항 GaN 버퍼층(112), 기저 p형 GaN 반도체층(132), 채널 형성 적층체(133a ~ 133l), 제2 고 저항 GaN 버퍼층(115), 제1 반도체층(116a), 제2 반도체층(116b), 제3 반도체층(116c), 액티베이션 홀(117), 게이트 절연막(118), 소스 전극(119a, 119b), 드레인 전극(121a, 121b) 및 게이트 전극(122)을 구비한다.
본 실시예의 질화물 트랜지스터는, 채널 형성 적층체(133a ~ 133l) 구조를 가진다는 점 외에는 도 1 및/또는 도 3의 질화물 트랜지스터와 유사하므로, 중복되는 설명은 부분적으로 생략하겠다.
기판(111)은, 사파이어 기판, AlN 기판, GaN 기판, SiC 기판, Si 기판 등과 같은 성장 기판일 수 있으며, 질화물계 반도체를 성장시킬 수 있는 기판이면 특별히 한정되지 않는다. 이하의 설명에서는 설명의 편의상 기판(111)이 c-평면(0001) 사파이어 기판인 것으로 가정한다.
기판(111)은 상부측 표면에 볼록한 스트라이프 형태의 패턴부(111a)를 구비한다. 패턴부(111a)의 단면은 메사 구조를 구비할 수 있다. 이러한 기판(111)에 의하여 기판상의 에피택셜 성장 막들의 적층 구조 내에는 원하는 부분, 즉 패턴부(111a) 상부측 부분에 쓰레딩 전위(Threading Dislocation, TD)가 집중되어 있다.
핵생성층(112a)은, 기판(111)의 패턴부(111a)를 중심으로 기판(111) 상에 에피 성장된 저온 GaN 층이다.
제2 고 저항 GaN 버퍼층(115)은, 기판(111) 상부의 에피택셜 성장 막들의 평탄화를 위한 층 및 상부측의 멀티 2DEG 채널층(드리프트 층)으로부터 전자가 빠져나오는 것을 저지하기 위한 층이다. 제1/제2 고 저항 GaN 버퍼층(112, 115)은, 철(Fe), 탄소(C) 등의 전자트랩 불순물(Electron-Trapping Impurity)을 도핑 농도 약 5×1017/㎤ 내지 약 1×1019/㎤로 함유하고, 두께 약 0.01㎛ 이상, 약 2㎛ 이하를 구비한다.
상기 채널 형성 적층체(133a ~ 133l)는, 제1 i-GaN 반도체층(133a), 제1 AlGaN 반도체층(133b), 제2 i-GaN 반도체층(133c), 제1 p형 GaN 반도체층(133d), 제3 i-GaN 반도체층(133e), 제2 AlGaN 반도체층(133f), 제4 i-GaN 반도체층(133g),제2 p형 GaN 반도체층(133h), 제5 i-GaN 반도체층(133i), 제3 AlGaN 반도체층(133j), 제6 i-GaN 반도체층(133k), 제3 p형 GaN 반도체층(133l)로 이루어진다. 상기 채널 형성 적층체(133a ~ 133l)는 소스 전극(119a, 119b)과 드레인 전극(121a, 121b) 간의 전압 차이에 따라 전자를 드리프트하는 드리프트 층(채널층)으로서 동작한다.
AlGaN 층(133b, 133f, 133j)은 알루미늄(Al) 조성비 10% 내지 100%를 갖고 두께 약 10㎚ 이상, 약 50㎚ 이하로 형성된다.
i-GaN 반도체층(133a, 133c, 133e, 133g, 133i, 113k)는 c면 성장 진성(Intrinsic) GaN 반도체로 이루어지고, 두께 약 0.01㎛ 이상, 약 1.0㎛ 이하를 구비한다.
p형 GaN 반도체층(133, 133d, 133h, 133l)은, Mg나 Zn을 도핑하여 p형으로 형성될 수 있으며, 두께는 i-GaN 반도체층(133a, 133c, 133e, 133g, 133i, 113k) 보다 두꺼운 두께로, 약 0.02㎛ 이상, 약 2.0㎛ 이하를 구비한다.
i-GaN 반도체층(133a, 133c, 133e, 133g, 133i, 113k)을 이용하면, 상부 및 하부의 층 재료로부터 간편하게 연속 성장할 수 있으면서 불순물 도핑 농도 등의 공정 제어가 필요하지 않으므로 제조 공정을 단순화할 수 있는 이점이 있다. 이러한 이점을 축소하거나 고려하지 않는다면, i-GaN 반도체층(133a, 133c, 133e, 133g, 133i, 113k)은 GaN 반도체 외에 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN 등과 같은 4성분계 질화물 반도체로 형성될 수 있다.
제1 반도체층(116a), 제2 반도체층(116b) 및 제3 반도체층(116c)은 트랜지스터의 스위치 영역을 형성하기 위한 npn 적층 구조로서, 도 3 및 도 4의 적층 구조와 동일하므로, 중복되는 설명을 생략하겠다.
본 실시예에 의하면, TDD가 높은 소스 영역 측의 npn 적층 구조상에 소스 전극을 배치하고, TDD가 높은 드레인 영역 측의 채널 형성 적층체(133a ~ 133l) 상에 드레인 전극을 배치함으로써, 트랜지스터의 소형화뿐만 아니라 게이트 에지에서 전계가 집중되는 것이 방지되고, 드리프트 층에서의 TDD를 감소하여 누설이 적고 온 저항이 향상된 질화물 트랜지스터를 제공할 수 있다.
본 실시예에 따른 질화물 트랜지스터의 동작을 설명한다.
게이트 전극(122)에 순방향 문턱전압 이상의 전압이 인가되지 않으면, 즉 게이트 전극의 개방 시에, npn 적층구조에서 게이트 전극(122)과 마주하는 제2 반도체층(115)의 경사진 경계면에 반전층이 형성되지 않고, 그에 따라 제3 반도체층(116c)과 제1 반도체층(116a) 사이에 채널이 형성되지 않아 트랜지스터는 전류가 흐르지 않는 비활성 또는 턴오프 상태가 된다. 이때, 게이트 부분과 채널 부분이 다층의 두꺼운 제2 고 저항 GaN 버퍼층(115)으로 분리되어 있어 표면 쪽 소스 - 드레인 간 누설전류를 줄일 수 있으며, C면 성장된 제2/제4/제6 i-GaN 반도체층(133c, 133g, 133k)과 제1/제2/제3 p형 GaN 반도체층(133d, 133h, 133l)의 경계상에 형성되는 비교적 넓은 공핍 영역은, 소스 - 드레인간 턴오프 차단 전위를 안정적으로 유지시킨다.
한편, 게이트 전극(122)에 순방향 문턱전압 이상의 전압이 인가되면, npn 적층구조의 제2 반도체층(116b)의 경사진 경계면에 반전층이 형성되고, 그에 따라 제3 반도체층(116c)과 제1 반도체층(116a) 사이에 채널이 형성되어 트랜지스터는 전류가 흐르는 활성 또는 턴온 상태가 된다.
트랜지스터의 턴온 상태에서 소스 전극(119a, 119b)에서 npn 적층구조의 제3 반도체층(116c)에 공급되는 전자는, 소스 전극(119a, 119b)과 드레인 전극(21a, 21b) 간의 전압차에 따라 제2 반도체층(116b)의 경사진 경계면 부근의 채널을 통해 제1 반도체층(116a)으로 이동하고, 제1 반도체층(116a)에서 채널 형성 적층체(133a ~ 133l)에 형성된 채널을 통해 드레인 전극(121a, 121b)으로 이동한다. 이러한 전자의 이동에 의해 드레인 전극(121a, 121b)에는 드레인 전류가 흐르게 된다. 이때, 제1/제3/제5 i-GaN 반도체층(133a, 133e, 133i) 및 제1/제2/제3 AlGaN 반도체층(133b, 133f, 133j)에 의해 형성된 2DEG 채널은 고 전자 이동을 가능하게 한다.
도 6a 내지 도 6k는 도 5의 질화물 트랜지스터의 제조방법에 대한 공정 순서도이다.
본 실시예에서는 설명의 편의를 위하여 서로 면 대칭 형태로 배치되는 2 개의 단위 전자소자(질화물 트랜지스터)의 경우를 예를 들어 설명한다.
먼저, 도 6a에 도시한 바와 같이, 기판(111) 상에 핵생성층(112a), 제1 고 저항 GaN 버퍼층(112), 기저 p형 GaN 반도체층(132), 채널 형성 적층체(133a ~ 133l), 제2 고 저항 GaN 버퍼층(115), 제1 n형 GaN 층(116a0), p형 GaN 층(116b0) 및 제2 n형 GaN 층(116c0)을 순차적으로 형성한다.
상기 채널 형성 적층체(133a ~ 133l)는, 제1 i-GaN 반도체층(133a), 제1 AlGaN 반도체층(133b), 제2 i-GaN 반도체층(133c), 제1 p형 GaN 반도체층(133d), 제3 i-GaN 반도체층(133e), 제2 AlGaN 반도체층(133f), 제4 i-GaN 반도체층(133g),제2 p형 GaN 반도체층(133h), 제5 i-GaN 반도체층(133i), 제3 AlGaN 반도체층(133j), 제6 i-GaN 반도체층(133k), 제3 p형 GaN 반도체층(133l)로 이루어진다. 여기서, 2개의 i-GaN 반도체층 및 1개의 AlGaN 반도체층, 1개의 p형 GaN 반도체층으로 이루어진 각 세트들(133a ~ 133d, 133e ~ 133h, 133i ~ 133l)은, 각각 2DEG 채널층 및 광폭 공핍층을 유발할 수 있다.
상기 채널 형성 적층체(133a ~ 133l)는 소스 전극(119a, 119b)과 드레인 전극(121a, 121b) 간의 전압 차이에 따라 전자를 드리프트하는 드리프트 층(채널층)으로서 동작한다.
기판(111)은 c-평면(0001) 사파이어 기판일 수 있다. 기판(111)의 일면(상부측 표면)에는 볼록한 스트라이프 형태의 패턴부(111a)가 형성된다. 패턴부(111a)의 단면은 메사 구조를 구비할 수 있다. 패턴부(111a)가 막대 형상의 복수의 볼록부들을 구비한다고 할 때, 서로 인접한 볼록부들 간의 간격(W1)은 2개의 단위 전자소자의 일측 단면의 길이의 합에 대응된다. 이러한 기판(111)을 이용하면 기판상의 에피택셜 성장 막들의 적층 구조 내에서 원하는 부분(패턴부 상부측 부분)에 쓰레딩 전위(Threading Dislocation, TD)가 생성되고, 다른 부분의 TD 생성을 억제할 수 있다.
핵생성층(112a)은, 기판(111)의 패턴부(111a) 상에 메사 구조의 단면을 갖도록 형성된다. 핵생성층(112a)은 저온 GaN 층으로 형성될 수 있다.
제1 고 저항 GaN 버퍼층(112)은, 기판(111) 상부를 평탄화하며 상부측의 멀티 2DEG 채널층(드리프트 층)으로부터 전자가 빠져나오는 것을 저지하기 위한 층이다.
제1 고 저항 GaN 버퍼층(112)은, MOCVD(Metal Organic Chemical Vapor Deposition) 장치를 이용한 에피택셜 성장(Epitaxial Growth) 공정을 통해 형성될 수 있다. 제1 고 저항 GaN 버퍼층(12)은, 철(Fe), 탄소(C) 등의 전자트랩 불순물(Electron-Trapping Impurity)이 5×1017/㎤ 내지 1×1019/㎤의 농도로 도핑되고, 약 0.01㎛ 이상, 약 2㎛ 이하의 두께로 형성될 수 있다.
제1 고 저항 GaN 버퍼층(112)은, 구현에 따라서, 핵생성층(112a)에서 에피택셜 측면 과성장(Epitaxial Lateral Overgrowth, ELO)을 포함한 에피 성막 공정과 유사한 성막 결과를 얻을 수 있는 펜데오 에피택시(Pendeo Epitaxy) 공정을 통해 형성될 수도 있다.
상기 채널 형성 적층체(133a ~ 133l)는, 복수의 i-GaN/AlGaN/i-GaN/p-GaN 적층 구조를 구비한다. 본 실시예에서 채널 형성 적층체(133a ~ 133l)는, 제1 고 저항 GaN 버퍼층(112) 상에 MOCVD에 의하여 순차적으로 성장되는 제1 i-GaN 반도체층(133a), 제1 AlGaN 반도체층(133b), 제2 i-GaN 반도체층(133c), 제1 p형 GaN 반도체층(133d), 제3 i-GaN 반도체층(133e), 제2 AlGaN 반도체층(133f), 제4 i-GaN 반도체층(133g), 제2 p형 GaN 반도체층(133h), 제5 i-GaN 반도체층(133i), 제3 AlGaN 반도체층(133j), 제6 i-GaN 반도체층(133k), 제3 p형 GaN 반도체층(133l)을 구비한다.
각 i-GaN 층(133a, 133c, 133e, 133g, 133i, 133k)은 진성 GaN(Intrinsic GaN) 층으로 두께 약 0.01㎛ 이상, 약 0.2㎛ 이하로 형성된다. 그리고, 각 AlGaN 층(133b, 133f, 133j)은 알루미늄(Al) 조성비 10% 내지 100%를 갖고 두께 약 10㎚ 이상, 약 50㎚ 이하로 형성된다. 그리고, 각 p형 GaN 반도체층(133, 133d, 133h, 133l)은, Mg나 Zn을 도핑하여 p형으로 형성될 수 있으며, 두께는 i-GaN 반도체층 보다 두꺼운 두께로, 약 0.02㎛ 이상, 약 2.0㎛ 이하로 형성된다.
상기 채널 형성 적층체(133a ~ 133l)의 전체 두께는 약 0.01㎛ 내지 약 1㎛ 정도인 것이 바람직하나, 이에 한정되지 않고 약 3.0㎛ 또는 그 이상이 될 수 있다.
제2 고 저항 GaN 버퍼층(115)은, 상부측의 전자 이동 채널에서 전자가 빠져나오는 것을 저지하기 위한 층으로서, 철(Fe), 탄소(C) 등의 전자트랩 불순물이 5×1017/㎤ 내지 1×1019/㎤의 농도로 도핑된다. 제2 고 저항 GaN 버퍼층(115)은, MOCVD에 의하여 제3 p형 GaN 반도체층(133l) 상에 약 0.01㎛ 이상, 약 2㎛ 이하의 두께로 에피 성장될 수 있다.
제1 n형 GaN 층(116a0), p형 GaN 층(116b0) 및 제2 n형 GaN 층(116c0)은, NPN 트랜지스터 구조로서 제2 고 저항 GaN 버퍼층(115) 상에 에피 성장된다. 예컨대, 제1 n형 GaN 층(116a0)은 제2 고 저항 GaN 버퍼층(115) 상에 약 0.01㎛ 이상, 약 0.5㎛ 이하의 높이로 형성되고, p형 GaN 층(116b0)은 제1 n형 GaN 층(116a0) 상에 약 0.01㎛ 이상, 약 1.0㎛ 이하의 높이로 형성되며, 그리고 제2 n형 GaN 층(116c0)은 p형 GaN 층(116b0) 상에 약 0.01㎛ 이상, 약 0.5㎛ 이하의 높이로 형성된다.
예컨대, 제1 n형 GaN 층(116a)의 불순물 농도(Si 농도)는 1×1019/㎤ 정도이고, p형 GaN 층(116b)의 불순물 농도(Mg 농도)는 1.3×1017/㎤ 내지 5×1019/㎤ 정도이고, 제2 n형 GaN 층(116c)의 불순물 농도(Si 농도)는 1×1019/㎤ 정도일 수 있다.
전술한 제1 고 저항 GaN 버퍼층(112), 기저 p형 GaN 반도체층(132), 채널 형성 적층체(133a ~ 133l), 제2 고 저항 GaN 버퍼층(115), 제1 n형 GaN 층(116a0), p형 GaN 층(116b0) 및 제2 n형 GaN 층(116c0)의 적층 구조 내에는 기판(111)의 표면 가공에 의해 형성된 패턴부(111a)의 상부에 쓰레딩 전위(TD)가 생성되고, 다른 영역의 TD 발생이 완화된다.
다음으로, 도 6b에 도시한 바와 같이, 제1 n형 GaN 층(116a0), p형 GaN 층(116b0) 및 제2 n형 GaN 층(116c0)의 적층 구조를 패터닝하여 제1 도전형의 제1 반도체층(116a), 제2 도전형의 제2 반도체층(116b) 및 제1 도전형의 제3 반도체층(116c)을 형성한다. 여기서, 제1 도전형은 n형 반도체로, 제2 도전형은 p형 반도체로 각각 이루어진다.
패터닝은 반응성 이온 식각(Reactive Ion Etching, RIE) 등의 건식 식각 공정을 통해 수행될 수 있다. 패터닝 공정에 의하면, 소스 영역(S1, S2)에는 제1, 제2 및 제3 반도체층들(116a, 116b, 116c)이 순차적으로 쌓인 적층 구조가 남겨지고, 드레인 영역(D1, D2)에는 제1 내지 제3 반도체층들(116a, 116b, 116c)이 제거되어 제2 고 저항 GaN 버퍼층(115)이 노출된다. 그리고, 게이트 영역(G1, G2)에는 소스 영역(S1, S2)에서 연장되는 제3 반도체층(116c) 및 제2 반도체층(116b)과 제1 반도체층(116a)의 일부가 경사면(IP)을 형성하도록 제거되고 제1 반도체층(116a)이 노출된다. 즉, 게이트 영역(G1, G2)에 위치하는 제1 내지 제3 반도체층들(116a, 116b, 116c)의 적층 구조의 일 측면은 경사면(IP)으로 형성된다.
본 공정에서 서로 면 대칭 형태로 배열되는 두 개의 질화물 트랜지스터의 두 소스 영역들과 두 게이트 영역을 포함하는 메사 분지 구조(M)의 제2 폭(W2)은 기판(111)의 패턴부(111a)의 인접한 두 볼록부들 사이의 제1 폭(W1)보다 작다. 제1 폭(W1)은 약 10㎛ 내지 약 20㎛ 정도의 간격으로 형성된다.
여기서, 메사 분지 구조(M)는 중간부에 일 방향으로 연장하는 트렌치를 구비하고 일 방향과 직교하는 단면이 메사 구조를 갖는 형태를 지칭한다. 이러한 메사 분지 구조는 운하 단면 형태, M자 형태 등에 대응할 수 있다.
소스 영역과 게이트 영역을 포함하는 메사 분지 구조(M)는 쓰레딩 전위(TD) 밀도가 높은 영역 사이의 쓰레딩 전위 밀도가 상대적으로 낮은 영역 또는 쓰레딩 전위가 거의 없는 영역에 위치하게 된다. 따라서, 본 실시예에 의하면, 수평형 HEMT에서 쓰레딩 전위 밀도가 높음에 따라서 최대 허용 전류가 낮아지고 누설이 증가하는 것을 미연에 방지하고 고온 동작 시에 온 저항이 빠르게 증가하는 것을 방지할 수 있다.
다음으로, 도 6c에 도시한 바와 같이, 메사 분지 구조의 트렌치 영역 상에 게이트 절연막(118)을 증착한다. 게이트 절연막(118)은 경사면(IP)을 포함하는 두 게이트 영역들(G1, G2)과 이들 사이의 수직도전층(120)이 형성될 영역을 덮도록 형성된다. 게이트 절연막(118)은 MIS(Metal Insulator Semiconductor) HEMT 구조의 형성을 위한 것으로, Al2O3 절연막, Al2O3/HfO2 적층절연막, 실리콘 산화막, 실리콘 질화막 등을 사용하여 두께 약 50㎚로 형성될 수 있다.
다음으로, 도 6d에 도시한 바와 같이, 드레인 영역에 드레인 전극 형성을 위한 제1 콘택홀(23a)과 수직도전층 형성을 위한 제2 콘택홀(23b)을 형성한다.
제1 콘택홀(23a)은 기판(111)의 패턴부(111a) 상의 상대적으로 높은 쓰레딩 전위 밀도 영역에 위치하도록 배열된다. 제2 콘택홀(23b)은 기판(111)의 패턴부(111a) 사이의 오목부 상의 상대적으로 낮은 혹은 실질적으로 제로인 쓰레딩 전위 밀도 영역에 위치하도록 배열된다.
제1 콘택홀(23a) 및 제2 콘택홀(23b)의 깊이는 제1 고 저항 GaN 버퍼층(112) 바로 위에 성장된 AlGaN/GaN 이종접합 구조 내에 위치하도록 설정된다.
다음으로, 도 6e에 도시한 바와 같이, Si로 도핑된 n형 GaN 재성장(regrowth)을 통해 수직도전층(120), 드레인 전극 코어(121a)를 형성한다. 드레인 전극 코어(121a)는 적어도 제1 콘택홀(123a)의 바닥면과 내표면 상에 증착된다. 드레인 전극 코어(121a)는 제1 콘택홀(123a)을 메우고 제1 콘택홀(123a) 상에 메사 형태로 돌출되도록 형성될 수 있다.
다음, 도 6f에 도시한 바와 같이, 전술한 패터닝 공정에 의해, 주로 소스 영역(S1, S2)에서 제3 반도체층(116c)을 관통하여 제2 반도체층(116b)의 중간 높이까지 제거된 복수의 제1 액티베이션 홀(127)이 형성된다. 제1 액티베이션 홀(127)은 c축 방향으로 에피택셜 성장되고 p형 GaN 층으로 이루어진 제2 반도체층(116b)을 소정 온도(약 925℃ 등)로 열처리하여 제2 반도체층(116b) 내의 마그네슘(Mg)을 활성화하기 위한 것으로, 열처리 공정 시 제 2 반도체층(15)에서 수소기체가 배출되는 통로로 기능한다.
다음, 도 6f에 도시한 바와 같이, 전술한 패터닝 공정에 의해, 주로 수직도전층(120)과 드레인 전극(121a, 121b) 사이 채널층 영역에, 기저 p형 GaN 반도체층(132), 채널 형성 적층체(133a ~ 133l), 제2 고 저항 GaN 버퍼층(115)을 관통하여 제1 고 저항 GaN 버퍼층(112)까지 도달하는 복수의 제2 액티베이션 홀(128)이 형성된다. 제2 액티베이션 홀(127)은 c축 방향으로 에피택셜 성장되고 p형 GaN 층으로 이루어진 p형 GaN 반도체층(132, 133d, 133h, 133l)을 소정 온도(약 925℃ 등)로 열처리하여 p형 GaN 반도체층(132, 133d, 133h, 133l) 내의 마그네슘(Mg)을 활성화하기 위한 것이다. 또한, 후속 공정에서 소스 전극 코어(도 5의 119a)가 되는 공간을 확보하기 위해 코어 홀(129)을 함께 또는 순차적으로 형성할 수 있다.
다음, 도 6g에 도시한 바와 같이, 제1/제2 액티베이션 홀(127, 128)을 체우기 위하여 절연막(SiO2)(1180)을 증착한다.
다음, 도 6h에 도시한 바와 같이, 코어 홀(129)을 체우기 위하여 금속 증착을 수행한다. 금속 증착은 복수회의 사진 및 식각 공정을 포함할 수 있으며, 오믹 접합하는 니켈(Ni), 알루미늄(Al), 타이타늄(Ti), 백금(Au) 또는 이들의 조합으로 이루어진 재료를 증착함으로써 형성된다. 예컨대, 저저항 오믹 접촉하는 Al/Ti, Au, Ni/Au 등의 재료로 형성된다. 금속으로 체워진 코어 홀(129)은 소스 전극 코어(119a)가 된다.
다음, 도 6i에 도시한 바와 같이, 소스 전극체(도 5의 119b) 및 게이트 전극(도 5의 122)이 형성되는 부분에 남아있는 금속 증착 물질 및 절연막을 제거한다.
다음, 도 6j에 도시한 바와 같이, 게이트 전극(122) 아래의 게이트 절연막(118)을 형성한다.
다음, 도 6k에 도시한 바와 같이, 금속을 증착하여 소스 전극체(119b) 및 게이트 전극(122), 드레인 전극체(121b)를 형성한다. 게이트 전극(122)은 게이트 절연막(118)을 게재하고 제1, 제2 및 제3 반도체층들(116a, 116b, 116c)의 적층 구조의 경사면 상에 형성된다. 금속 증착은 복수회의 사진 및 식각 공정을 포함할 수 있으며, 오믹 접합하는 니켈(Ni), 알루미늄(Al), 타이타늄(Ti), 백금(Au) 또는 이들의 조합으로 이루어진 재료를 증착함으로써 형성된다. 예컨대, 저저항 오믹 접촉하는 Al/Ti, Au, Ni/Au 등의 재료로 형성된다.
전술한 공정을 통해 제조된 질화물 고 전자 이동도 트랜지스터를 평면 측에서 본 구조가 도 7에 도시되어 있다. 도 7에 도시한 바와 같이, 질화물 고 전자 이동도 트랜지스터를 평면 측에서 볼 때, 소스 전극(119)은 몸체부(190)와 이 몸체부(190)에서 제1 방향으로 연장하는 제1 내지 제4 핑거부들(191, 192, 193, 194)을 가진 제1 빗 형태를 구비하고, 드레인 전극(121)은 몸체부(210)와 이 몸체부(210)에서 제1 방향과 마주하는 제2 방향으로 연장하는 제1 내지 제3 핑거부들(211, 212, 213)을 가지고 소스 전극(19)과 맞물려 형태로 배치되는 제2 빗 형태를 구비한다.
여기서, 드레인 전극(121)의 제1 핑거부(211) 및 제2 핑거부(212) 사이에는 소스 전극(119)의 제1 핑거부(191) 및 제2 핑거부(192)가 배치되고, 드레인 전극(121)의 제2 핑거부(212) 및 제3 핑거부(213) 사이에는 소스 전극(119)의 제3 핑거부(193) 및 제4 핑거부(194)가 배치된다.
또한, 도 7에 도시한 바와 같이, 수직도전층(120)은 소스 전극(119)의 제1 핑거부(191)와 제2 핑거부(192) 사이에서 제1 방향으로 연장하는 막대 형태를 구비한다. 그리고, 게이트 전극(122)은 평면상에서 볼 때 소스 전극(119)의 제1 핑거부(191)와 제2 핑거부(192) 사이에서 수직도전층(120)을 게재하고 수직도전층(120)의 주위를 둘러싸도록 배치된다.
본 실시예에 의해 제조된 질화물 고 전자 이동도 트랜지스터의 동작을 설명한다.
게이트 전극(122)에 순방향 문턱전압 이상의 전압이 인가되지 않으면, 즉 게이트 개방시에는, npn 적층구조의 제2 반도체층(116b)에 있어서 게이트 전극(122)과 마주하는 제2 반도체층(116b)의 경사진 경계면에 반전층이 형성되지 않고, 그에 따라서 제3 반도체층(116c)과 제1 반도체층(116a) 사이에 채널이 형성되지 않아 트랜지스터는 전류가 흐르지 않는 비활성 또는 턴오프 상태가 된다.
한편, 게이트 전극(122)에 순방향 문턱전압 이상의 전압이 인가되면, npn 적층구조의 제2 반도체층(116b)의 경사진 경계면에 반전층이 형성되고, 그에 따라서 제3 반도체층(116c)과 제1 반도체층(116a) 사이에 채널이 형성되어 트랜지스터는 전류가 흐르는 활성 또는 턴온 상태가 된다.
트랜지스터의 턴온 상태에서 소스 전극(119)에서 npn 적층구조의 제3 반도체층(116c)에 공급되는 전자는, 소스 전극(119)과 드레인 전극(121) 간의 전압 차이에 의하여 제2 반도체층(116b)의 경사진 경계면 부근의 채널을 통해 제1 반도체층(116a)으로 이동하고, 제1 반도체층(116a)에 저저항 오믹 접합되어 있는 수직도전층(120)을 통해 멀티 채널층으로 이동한 후, 쓰레딩 전위 밀도가 매우 낮거나 실질적으로 제로인 멀티 채널층의 복수의 2DEG 채널을 통해 드레인 전극(121)으로 이동한다. 이러한 전자의 이동에 의해 드레인 전극(121)에는 드레인 전류가 흐르게 된다.
이와 같이, 본 실시예에 따른 고 전자 이동도 트랜지스터의 제조방법에 의하면, 쓰레딩 전위 밀도가 매우 낮거나 없는 영역에 멀티 채널층을 형성하고 스위치 영역과 드리프트 영역을 연결하는 수직도전층을 사용함으로써 온 저항이 작고 소자의 면적 또는 크기가 작은 노멀리 오프 타입 질화물 트랜지스터를 제공할 수 있다.
특히, 본 실시예에 따른 고 전자 이동도 트랜지스터의 제조방법에 의하면, 멀티 채널층을 사용하여 2DEG 채널에 흐르는 전류를 분산함으로써 고전류 밀도 동작 시에 AlGaN/GaN 이종접합 구조의 AlGaN층이 받는 부담(Stress)을 완화할 수 있고, 멀티 채널층을 사용하여 AlGaN층 위에 GaN층을 배치함으로써 AlGaN/GaN 이종접합 구조에서의 계면 준위를 작게 함으로써, 즉 계면에 존재하는 허용 에너지 준위가 반도체의 금지대 내에 있음으로써 에너지 장벽이 생기는 것을 감소시킴으로써 고신뢰성의 노멀리 오프 타입 질화물 트랜지스터를 제공할 수 있다.
또한, 본 실시예에 따른 고 전자 이동도 트랜지스터의 제조방법에 의하면, 진성 반도체인 i-GaN 반도체층과, 그 위에 적층되며 보다 두꺼운 두께를 가지는 p형 GaN 반도체층의 접합에 의해, 턴오프 상태에서 소스 - 드레인간의 채널에 일정한 턴오프 차단 전계가 형성되도록 하여, 누설 전류를 효과적으로 방지하고 높은 항복 전압(Breakdown Voltage)를 달성할 수 있다.
한편, 전술한 실시예들에서는, 트랜지스터의 스위치 영역을 npn 적층 구조로 형성하는 것을 중심으로 설명하였지만, 본 발명은 그러한 구성으로 한정되지 않고, pnp 적층 구조로 형성하는 구성을 포함할 수 있다. 그 경우, 전술한 실시예들의 질화물 트랜지스터는 소스 전극과 드레인 전극의 역할을 바꾸어 드레인 전극과 소스 전극으로 사용하기만 하면 된다. 물론, 트랜지스터의 동작 제어를 위해 게이트 전극에 인가되는 전압은 다를 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 사상을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경, 치환, 수정이 가능할 것이며, 이러한 변경, 치환, 수정 등은 본 발명의 특허청구범위에 속하는 것으로 보아야 할 것이다.
11, 111 : 기판
11a, 111a : 패턴부
12a, 112a : 핵생성층
12, 112, 115 : 고 저항 GaN 버퍼층
13a, 13c : i-GaN 반도체층(13a)
13b : AlGaN 반도체층
13d : p형 GaN 반도체층
16a, 116a : 제1 반도체층
16b, 116b : 제2 반도체층
16c, 116c : 제3 반도체층
17, 117, 127, 128 : 액티베이션 홀
18, 118 : 게이트 절연막
19, 119 : 소스 전극
20, 120 : 수직 도전층
21, 121 : 드레인 전극
22, 122 : 게이트 전극
32, 132 : GaN 버퍼층

Claims (25)

  1. 소스 전극 및 드레인 전극;
    상기 소스 전극과 드레인 전극 간에 전하가 이동하는 통로가 되는 채널층;
    상기 채널층의 전하 이동을 제어하는 게이트 전극을 포함하되,
    상기 채널층은, 턴오프 상태에서 상기 소스 전극에서 드레인 전극 사이의 채널층에 일정한 턴오프 차단 전계가 형성되도록 접합된 제1 도전형의 질화물 반도체층 및 진성 질화물 반도체층을 구비하는 노멀리 오프 타입 질화물 트랜지스터.
  2. 제 1 항에 있어서,
    상기 진성 질화물 반도체층은 진성 GaN 반도체층이며,
    상기 제1 도전형의 질화물 반도체층은 상기 진성 GaN 반도체층 상면에 적층된 p형 GaN 반도체층인 노멀리 오프 타입 질화물 트랜지스터.
  3. 제 1 항에 있어서,
    상기 소스 전극 및 드레인 전극 하부 영역에 에피텍셜 측면 과성장을 위한핵 생성층(seed층)이 형성된 노멀리 오프 타입 질화물 트랜지스터.
  4. 채널에 일정한 턴오프 차단 전계가 형성되도록 접합된 제1 도전형의 질화물 반도체층 및 진성 질화물 반도체층을 구비하는 채널 형성 적층체;
    상기 채널 형성 적층체 상부의 일부 영역에 형성된 스위치 반도체층;
    상기 스위치 반도체층 상부의 일부 영역에 형성된 게이트 절연막 및 게이트 전극;
    상기 스위치 반도체층 상부의 다른 일부 영역에 형성된 소스 전극; 및
    상기 채널 형성 적층체 상부의 다른 일부 영역에 형성된 드레인 전극
    을 포함하는 노멀리 오프 타입 질화물 트랜지스터.
  5. 제 4 항에 있어서,
    상기 채널 형성 적층체 하부에,
    핵 생성층; 및
    상기 핵 생성층 상에서 에피텍셜 측면 과성장으로 성장하는 고 저항 질화물계 반도체 버퍼층을 더 포함하며,
    상기 에피텍셜 측면 과성장된 버퍼층 중 상기 핵 생성층이 없는 영역의 TD 밀도가 낮은 것을 특징으로 하는 노멀리 오프 타입 질화물 트랜지스터.
  6. 제 4 항에 있어서,
    상기 스위치 반도체층은,
    상기 채널 형성 적층체 상에 형성된 제1 도전형의 제1 반도체층;
    상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층;
    상기 제2 반도체층 상에 제1 도전형의 제3 반도체층을 포함하고,
    상기 제3 반도체층에서 상기 제1 반도체층에 이르는 경사면을 형성한 것을 특징으로 하는 노멀리 오프 타입 질화물 트랜지스터.
  7. 제 6 항에 있어서,
    상기 게이트 전극의 상기 경사면의 낮은 쪽 측면 영역에 형성된 수직 도전층을 더 포함하는 노멀리 오프 타입 질화물 트랜지스터.
  8. 제 4 항에 있어서,
    상기 스위치 반도체층은,
    상기 채널 형성 적층체 상에 형성된 제1 도전형의 질화물 반도체층;
    상기 제1 도전형의 질화물 반도체층 상에 형성된 진성 질화물 반도체층;
    상기 진성 질화물 반도체층 상에 형성된 알루미늄 질화물 반도체층을 포함하고,
    상기 제1 도전형의 질화물 반도체층 및 진성 질화물 반도체층에 리세스 구조를 형성한 것을 특징으로 하는 노멀리 오프 타입 질화물 트랜지스터.
  9. 제 4 항에 있어서,
    상기 스위치 반도체층 영역 또는 상기 스위치 반도체층이 없는 상기 채널 형성 적층체 영역에 형성된 액티베이션 홀
    을 더 포함하는 노멀리 오프 타입 질화물 트랜지스터.
  10. 제 4 항에 있어서,
    상기 진성 질화물 반도체층은 진성 GaN 반도체층이며,
    상기 제1 도전형의 질화물 반도체층은 상기 진성 GaN 반도체층 상면에 적층된 p형 GaN 반도체층인 것을 특징으로 하는 노멀리 오프 타입 질화물 트랜지스터.
  11. 제 10 항에 있어서,
    상기 채널 형성 적층체는,
    상기 진성 GaN 반도체층 및 그 위에 적층된 p형 GaN 반도체층의 구조를 2개 이상 포함하는 노멀리 오프 타입 질화물 트랜지스터.
  12. 제 4 항에 있어서,
    상기 채널 형성 적층체는, 2DEG 채널을 형성하는 구조로서,
    i-GaN 반도체층; 및
    상기 i-GaN 반도체층 상에 적층된 AlGaN 반도체층
    을 포함하는 노멀리 오프 타입 질화물 트랜지스터.
  13. 제 12 항에 있어서,
    상기 채널 형성 적층체는,
    상기 i-GaN 반도체층 및 그 위에 적층된 AlGaN 반도체층의 구조를 2개 이상 포함하는 노멀리 오프 타입 질화물 트랜지스터.
  14. 기판 상에 고 저항 질화물계 반도체 버퍼층을 성장시키고,
    상기 버퍼층 상에, 일정한 턴오프 차단 전계가 형성되도록 접합된 제1 도전형의 질화물 반도체층 및 진성 질화물 반도체층을 구비하는 채널 형성 적층체를 성장시키고,
    상기 채널 형성 적층체 상에 스위치 반도체층을 형성하고,
    상기 스위치 반도체층 상에 게이트 전극을 형성하고,
    소스 전극 및 드레인 전극을 형성하는 노멀리 오프 타입 질화물 트랜지스터의 제조 방법.
  15. 제 14 항에 있어서,
    상기 스위치 반도체층을 형성하는 것은,
    상기 채널 형성 적층체 상에 제1 도전형의 제1 반도체층을 형성하고,
    상기 제1 반도체층 상에 제2 도전형의 제2 반도체층을 형성하고,
    상기 제2 반도체층 상에 제1 도전형의 제3 반도체층을 형성하고,
    상기 제3 반도체층에서 상기 제1 반도체층에 이르는 경사면을 형성하는 것을 포함하며,
    상기 게이트 전극을 형성하는 것은,
    상기 경사면 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 전극을 형성하는 것
    을 포함하는 노멀리 오프 타입 질화물 트랜지스터의 제조 방법.
  16. 제 14 항에 있어서,
    상기 스위치 반도체층을 형성하는 것은,
    상기 채널 형성 적층체 상에 제1 도전형의 질화물 반도체층을 형성하고,
    상기 제1 도전형의 질화물 반도체층 상에 진성 질화물 반도체층을 형성하고,
    상기 진성 질화물 반도체층 상에 알루미늄 질화물 반도체층을 형성하고,
    상기 제1 도전형의 질화물 반도체층 및 진성 질화물 반도체층에 리세스 구조를 형성하는 것을 포함하며,
    상기 게이트 전극을 형성하는 것은,
    상기 리세스 구조 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 전극을 형성하는 것
    을 포함하는 노멀리 오프 타입 질화물 트랜지스터의 제조 방법.
  17. 제 14 항에 있어서,
    상기 소스 전극은 상기 스위치 반도체층 상에 형성하고,
    상기 드레인 전극은 상기 스위치 반도체층이 없는 상기 채널 형성 적층체 상에 형성하는 노멀리 오프 타입 질화물 트랜지스터의 제조 방법.
  18. 제 14 항에 있어서,
    상기 스위치 반도체층 영역 또는 상기 스위치 반도체층이 없는 상기 채널 형성 적층체 영역에 액티베이션 홀을 형성하는 것을 더 포함하는 노멀리 오프 타입 질화물 트랜지스터의 제조 방법.
  19. 제 14 항에 있어서,
    상기 채널 형성 적층체를 성장시키는 것은,
    진성 -GaN 반도체층을 적층하고,
    상기 진성 GaN 반도체층 상면에 p형 GaN 반도체층을 적층하는 것
    을 포함하는 노멀리 오프 타입 질화물 트랜지스터의 제조 방법.
  20. 제 19 항에 있어서,
    상기 채널 형성 적층체를 성장시키는 것은,
    상기 진성 GaN 반도체층을 적층하고 그 위에 p형 GaN 반도체층을 적층하는 것을 2회 이상 반복하는 노멀리 오프 타입 질화물 트랜지스터의 제조 방법.
  21. 제 14 항에 있어서,
    상기 채널 형성 적층체를 성장시키는 것은,
    2DEG 채널이 형성되도록 i-GaN 반도체층을 적층하고,
    상기 i-GaN 반도체층 상에 AlGaN 반도체층을 적층하는 것을 포함하는 노멀리 오프 타입 질화물 트랜지스터의 제조 방법.
  22. 제 21 항에 있어서,
    상기 채널 형성 적층체를 성장시키는 것은,
    상기 i-GaN 반도체층을 적층하고 그 위에 AlGaN 반도체층을 적층하는 것을 2회 이상 반복하는 노멀리 오프 타입 질화물 트랜지스터의 제조 방법.
  23. 제 21 항에 있어서,
    상기 스위치 반도체층을 형성하기 전에, 상기 2DEG 채널이 형성된 층 상부에 버퍼층을 형성하는 노멀리 오프 타입 질화물 트랜지스터의 제조 방법.
  24. 제 14 항에 있어서,
    상기 채널 형성 적층체를 성장시키는 것은,
    상기 성장 기판 상의 상기 소스 전극 및 상기 드레인 전극의 아래 영역에 핵 생성층을 형성하는 것을 포함하는 노멀리 오프 타입 질화물 트랜지스터의 제조 방법.
  25. 제 15 항에 있어서,
    상기 게이트 전극의 상기 경사면의 낮은 쪽 측면 영역에 수직 도전층을 형성하는 것을 더 포함하는 노멀리 오프 타입 질화물 트랜지스터의 제조 방법.
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