JP2008112774A - ワイドバンドギャップ半導体を用いた絶縁ゲート型半導体装置およびその製造方法 - Google Patents

Abstract

【課題】炭化珪素半導体を主構成材料とする絶縁ゲート型半導体装置であっても、チャネル移動度を向上させること。
【解決手段】他導電型半導体基板１表面にそれぞれ選択的に設けられる一導電型の高濃度ソース領域２の表面と一導電型の高濃度ドレイン領域３の表面とが、前記他導電型半導体基板１の露出表面を挟持する配置を有すると共にそれぞれＳｉＣ半導体を主要材料として用い、前記各領域表面上には、共通に接するＧａＮ半導体チャネル層４と、該チャネル層４の表面を覆うゲート絶縁膜５を介して前記チャネル層４の表面を覆うゲート電極６とを備えるワイドバンドギャップ半導体の絶縁ゲート型半導体装置とする。
【選択図】 図１

Description

この発明は、ＭＯＳＦＥＴ、ＩＧＢＴなどの絶縁ゲート型半導体装置、特にはインバータ等の電力変換装置や種々の産業用機械等の電源装置や自動車のイグナイタなどに用いられるパワーデバイスとしての絶縁ゲート型半導体装置およびその製造方法に係る。さらに詳しくは、シリコンカーバイド（以下ＳｉＣと記す）や窒化ガリウム（以下ＧａＮと記す）などのように、バンドギャップが１．０８ｅＶのシリコン半導体より大きい３ｅＶ程度のワイドバンドギャップ半導体を主たる半導体材料とする絶縁ゲート型半導体装置に関する。

従来、大きな電力を扱う、いわゆるパワーデバイスは、主としてシリコン半導体を用いて製造されてきている。パワーデバイスは大きい電流容量を可能にするため、チップの両主面間の縦方向（厚さ方向）へ電流を流す構造にされることが多い。図５、６は、そのような従来のパワーデバイスとしての絶縁ゲート型半導体装置のうち、代表的な縦型ＭＯＳＦＥＴの断面図である。図５に示す縦型ＭＯＳＦＥＴはプレーナゲート構造と呼ばれ、ゲート電極２３およびその直下のゲート絶縁膜２４が主面に平行に形成される構造を有している。この縦型ＭＯＳＦＥＴはゲート電極２３に閾値電圧以上のオン信号が入力されてオン状態になると、ゲート絶縁膜２４直下のｐウエル領域２５表面に形成される図示しないｎチャネルを通って、ドレイン側のｎ^＋半導体基板２０、ドリフト層２２からソース領域２８へ主電流が流れる。また、このＭＯＳＦＥＴはゲート電極への入力信号をオフすることにより主電流が遮断され、ｎ⁻型のドリフト層２２とｐウエル領域２５間のｐｎ接合によってオフ電圧が維持される構造を有するので、スイッチングに利用することができる。なお、ｎ型高不純物濃度バッファ層２１は、オフの高電圧印加時にｐｎ接合からの空乏層の延びを抑えて高抵抗領域であるｎ⁻型のドリフト層２２の厚さを減じることができるようにしてオン電圧を小さくする作用効果を有する。符号２０は高不純物濃度半導体基板であり、この半導体基板２０の裏面にはドレイン電極２９がオーミック接触により形成されている。表面側には、前記ゲート電極２３との絶縁性を確保するための層間絶縁膜３０を介して覆われ、且つ、ｎ^＋ソース領域２８表面とは直接に、ｐウエル領域２５表面とは高不純物濃度ｐ^＋領域２６を介して、共通に接触するソース電極２７が形成される。以上説明した縦型ＭＯＳＦＥＴに形成されているプレーナゲート構造は平面構造であることから、製造しやすいという利点がある。

一方、図６の断面図に示すＭＯＳＦＥＴでは、凹部状のトレンチ３５内部にゲートが形成される、所謂トレンチゲート構造を備えるので、トレンチ型ＭＯＳＦＥＴと呼ばれている。このトレンチゲート構造は前記プレーナゲート構造に比べると複雑であり、その分、工程数が増加する。しかし、トレンチゲート構造は、基板表面の活性部に形成されるデバイスユニットのパターンを微細化することにより、集積密度を大幅に高めることができるため、オン抵抗の小さい優れたデバイス特性が得られ易く、近年多く採用されるようになってきた。このＭＯＳＦＥＴのトレンチゲート構造以外の、以下に記載した構成要素については、前記図５のプレーナゲート構造の縦型ＭＯＳＦＥＴのそれと、それぞれ同様の機能を有するので、ここでは、これ以上の説明を省く。すなわち、高不純物濃度ｎ型半導体基板２０、ｎ型高不純物濃度バッファ層２１、ｎ⁻型のドレイン領域２２、ｐウエル領域２５、ｎ^＋ソース領域２８、高不純物濃度ｐ^＋領域２６、層間絶縁膜３０、ゲート電極２３、ソース電極２７、ドレイン電極２９などの構成要素については詳細な説明を省く。

しかしながら、シリコンデバイスでは、基板表面のデバイスユニットパターンが、トレンチ型ＭＯＳＦＥＴなどの場合でも、ＬＳＩの微細加工技術などを駆使することにより極限近くまで微細化されるようになった結果、デバイス特性の向上もほぼ材料限界に近づきつつある。そこでＳｉＣやＧａＮなどのようにシリコンよりバンドギャップの広い半導体材料によってこの材料限界をブレークスルーしようという試みがなされている。これらの半導体材料は最大破壊電界がシリコンと比較して一桁近く大きいことから、パワーデバイスにこれを利用すると、素子の抵抗が１００分の１以下になることが期待される。シリコンよりバンドギャップの広い半導体材料を用いて、シリコンと同様の工程により、図５のプレーナゲート構造や図６のトレンチゲート構造のＭＯＳＦＥＴを試作することが行われている。

公知文献などでは、シリコンよりバンドギャップの広い半導体材料を用いたデバイスとして、たとえば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の製造のため、シリコン半導体基板上に、窒化ガリウム系化合物半導体のｐ型およびｎ型半導体層が順に積層され、このｎ型半導体層上に、ｎ型半導体層よりも広いバンドギャップを有する窒化ガリウム系化合物半導体からなるｐ型不純物拡散領域およびｎ型不純物拡散領域が選択的に形成された構成のものが知られている。そして、ゲート電極を、前記窒化ガリウム系化合物半導体のｎ型半導体層の露出面からｐ型不純物拡散領域の露出面にかけて絶縁層を介して形成し、エミッタ電極およびコレクタ電極を、それぞれｎ型不純物拡散領域の上面およびｐ型半導体層の下面に形成する構成が発表されている（特許文献１）。

またさらに、シリコンよりバンドギャップの広い半導体材料であるＧａＮ半導体を用いたＭＯＳＦＥＴの場合、そのｎチャネル中の電子の移動度がＳｉＣ−ＭＯＳＦＥＴよりは相対的に大きい、１００ｃｍ^２／Ｖｓを超えたという報告例もある（非特許文献１）。
特開平１１−３５４７８６号公報 Ｋ．Ｍａｔｏｃｈａ， Ｔ．Ｐ．Ｃｈｏｗ， Ｒ．Ｊ．Ｇｕｔｍａｎｎ， ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｔｏｎ Ｄｅｖｉｃｅｓ， ＶＯＬ．５２， Ｎｏ．１， ２００５， ｐｐ．６−１０

しかしながら、前記特許文献１に開示された窒化ガリウム系化合物半導体を用いたＩＧＢＴでは、チャネル領域の抵抗成分が通常のシリコンデバイスよりも大幅に大きくなるとされている。その理由は、通常のシリコンを用いたＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造において得られる反転層（チャネル層）の電子移動度が数百ｃｍ^２／Ｖｓ程度（５００ｃｍ^２／Ｖｓ程度との報告もある）であるのに対して、窒化ガリウム系化合物半導体を用いた場合の反転層の電子移動度は数十ｃｍ^２／Ｖｓ程度と低く、それに対応してチャネル領域の抵抗成分が大きくなるからである。これに対して、半導体材料として炭化ケイ素（ＳｉＣ）を用いた場合の反転層はＧａＮ半導体よりもさらに小さい移動度レベルにすぎず、さらに問題である。

また、シリコン半導体と比較すると、半導体材料としてＳｉＣやＧａＮはデバイス製造上の制約が極めて大きい。ＳｉＣにおいては、ＭＯＳ界面の特性がシリコンやＧａＮに比べても良くない。そのためにデバイス全体の優れた特性がなかなか得にくいという大きい問題がある。
製造プロセス上では、通常、シリコンデバイスではイオン注入によって、ドナー、アクセプタの不純物を導入し、その後、１０００℃程度の熱処理によって活性化、およびその後につづく熱処理によって適当な深さの拡散層を形成することが可能で、デバイス構造におけるほとんどのｐｎ接合の形成などはこの方法による。

ところが、ＳｉＣやＧａＮではイオン注入によってドナーやアクセプタを半導体基板に導入しても、それに引き続く熱処理で電気的に活性化させることに難点がある。ＧａＮではいくつかの試みはあるが、イオン注入ではｎ型もｐ型も極めて導入が難しく、成功例はほとんど知られていないことなどから、量産性に乏しいことが問題である。一方の、ＳｉＣでは１５００℃前後の高温での活性化熱処理が必要ではあるものの、イオン注入後の活性化は可能である。

しかしながら、ＳｉＣでは、前述のように、ＭＯＳ界面に界面準位が非常に多く発生し、それによりチャネル中の電子の移動度が非常に低くなるため、基板結晶の優れた特性を充分に引き出せるだけのデバイスを製造することが簡単ではない。この点に関してはＧａＮはすでに報告（非特許文献１）がいくつか出ているように、ＭＯＳＦＥＴのチャネル中の電子移動度は１００ｃｍ^２／Ｖｓを超えており、ＭＯＳ界面に関してはＳｉＣよりも優れた特性が得られやすい。以上説明したように、ＳｉＣもＧａＮもそれぞれ、デバイスを製造する上での問題点を抱えており、これを克服することが非常に困難である。

また、窒化ガリウム系化合物半導体基板においては、シリコン半導体基板と比較して、熱膨張係数が５０％ほど違い、また格子不整合が１５％程度と、シリコン基板に比べて多いために、窒化ガリウム層をシリコン基板上に積層すると反ってしまうという問題もある。そのために、ウエハのハンドリングが困難であり、チップの場合でも、反りのためにハンダ付けが困難と言われている。また、窒化ガリウム半導体ではｐ型のドーパントにＭｇなどを用いているが、ｐ型ドーパントの活性化率が非常に低いために、不純物濃度を正確に制御することが困難であり、公知のＳｉＣ半導体のような耐圧構造を設計することが困難という問題もある。

本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、炭化珪素半導体を主構成材料とする絶縁ゲート型半導体装置であっても、ＭＯＳ界面特性を改善して、チャネル移動度を向上させることができるワイドバンドギャップ半導体を用いた絶縁ゲート型半導体装置およびその製造方法を提供することである。

特許請求の範囲の請求項１の発明によれば、炭化珪素半導体基板の一面に、一導電型ソース領域の表面と一導電型ドレイン領域の表面とに挟まれる他導電型領域の表面とが配置され、該他導電型領域表面を覆い、前記一導電型のソース領域表面から一導電型ドレイン領域表面にかけて共通に接する他導電型ＧａＮ半導体チャネル層と、該他導電型ＧａＮ半導体チャネル層を覆うゲート酸化膜と、該ゲート酸化膜を介して前記他導電型ＧａＮ半導体チャネル層を覆うゲート電極とを備えるワイドバンドギャップ半導体の絶縁ゲート型半導体装置とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２の発明によれば、前記一導電型ソース領域と一導電型ドレイン領域とが、それぞれ、前記炭化珪素半導体基板の一面に、オーミック性接触を示す不純物濃度以上の高不純物濃度にされた領域を備え、該高不純物濃度領域表面をそれぞれ被覆するソース電極またはドレイン電極を備える特許請求の範囲の請求項１記載のワイドバンドギャップ半導体の絶縁ゲート型半導体装置とするが好ましい。

特許請求の範囲の請求項３の発明によれば、前記炭化珪素半導体基板が一導電型高不純物濃度基板と該基板上に形成される一導電型低不純物濃度層と該一導電型低不純物濃度層表面に選択的に形成される他導電型ウエル領域と該他導電型ウエル領域表面に形成される一導電型高不純物濃度ソース領域とを備え、前記炭化珪素半導体基板の一面には、前記一導電型高不純物濃度ソース領域の表面と前記一導電型低不純物濃度層の表面とに前記他導電型ウエル領域の表面とが挟まれるように配置され、前記一導電型高不純物濃度ソース領域の表面にはソース電極が被覆され、前記他面側の一導電型高不純物濃度基板の表面にはドレイン電極が被覆される特許請求の範囲の請求項１記載のワイドバンドギャップ半導体の絶縁ゲート型半導体装置とするがより好ましい。

特許請求の範囲の請求項４の発明によれば、前記炭化珪素半導体基板が一導電型高不純物濃度基板と該基板上に形成される一導電型低不純物濃度ドリフト層と該ドリフト層表面に選択的に形成される他導電型ウエル領域と該ウエル領域表面に形成される一導電型高不純物濃度ソース領域とを備え、前記炭化珪素半導体基板の一面側の一導電型高不純物濃度ソース領域表面から前記他導電型ウエル領域を貫通して前記一導電型低不純物濃度ドリフト層に達するトレンチと該トレンチの側壁に露出する前記他導電型ウエル領域表面を覆って前記一導電型高不純物濃度ソース領域の側壁表面からトレンチ底部に達する他導電型ＧａＮ半導体チャネル層と、該他導電型ＧａＮ半導体チャネル層を覆うようにトレンチ内に形成されるゲート絶縁膜を介して前記トレンチ内に埋め込まれるゲート電極とを含むトレンチゲート構造を有し、前記炭化珪素半導体基板の一面側には、前記一導電型高不純物濃度ソース領域表面と他導電型ウエル領域表面に共通に接触するソース電極を有し、前記炭化珪素半導体基板の他面側の一導電型高不純物濃度基板表面にはドレイン電極を備える特許請求の範囲の請求項１記載のワイドバンドギャップ半導体の絶縁ゲート型半導体装置とするがいっそう好ましい。

特許請求の範囲の請求項５の発明によれば、一導電型高不純物濃度炭化珪素基板の一面上に一導電型低不純物濃度ドリフト層と他導電型ウエル層と一導電型高不純物濃度ソース層からなる炭化珪素半導体基板をこの順に形成する第一工程、前記一導電型高不純物濃度ソース層表面から一導電型低不純物濃度ドリフト層に達するトレンチを形成する第二工程、該トレンチを含む炭化珪素半導体基板表面に他導電型ＧａＮ半導体チャネル層を堆積する第三工程、異方性エッチングにより、前記トレンチ側壁面の他導電型ＧａＮ半導体チャネル層を残して他の他導電型ＧａＮ半導体チャネル層を除去し、次に前記トレンチ内にゲート絶縁膜を介してゲート電極を形成する第四工程、前記一導電型高不純物濃度ソース層と前記他導電型ウエル層とに接するソース電極を形成する第五工程、前記一導電型高不純物濃度炭化珪素基板の他面上にドレイン電極を形成する第六工程を備えるワイドバンドギャップ半導体の絶縁ゲート型半導体装置の製造方法とすることにより、前記本発明の目的を達成することができる。

特許請求の範囲の請求項６の発明によれば、前記一導電型高不純物濃度ソース層または前記他導電型ウエル層の形成方法がＳｉＣエピタキシャル成長である特許請求の範囲の請求項４記載のワイドバンドギャップ半導体の絶縁ゲート型半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項７の発明によれば、前記一導電型高不純物濃度ソース層または前記他導電型ウエル層の形成方法がイオン注入法である特許請求の範囲の請求項４記載のワイドバンドギャップ半導体の絶縁ゲート型半導体装置の製造方法とすることもより好ましい。

特許請求の範囲の請求項８の発明によれば、前記他導電型ＧａＮ半導体チャネル層の形成方法がヘテロエピタキシャル成長である特許請求の範囲の請求項５記載のワイドバンドギャップ半導体の絶縁ゲート型半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項９の発明によれば、前記他導電型ＧａＮ半導体チャネル層の形成方法がイオン注入法である特許請求の範囲の請求項５記載のワイドバンドギャップ半導体の絶縁ゲート型半導体装置の製造方法とすることがより望ましい。

本発明によれば、炭化珪素半導体を主構成材料とする絶縁ゲート型半導体装置であっても、ＭＯＳ界面特性を改善して、チャネル移動度を向上させることができるワイドバンドギャップ半導体を用いた絶縁ゲート型半導体装置を提供することができる。

以下に添付図面を参照して、この発明にかかるワイドバンドギャップ半導体を用いた絶縁ゲート型半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。ｎ^＋、ｎ⁻などの＋と−の記号は、それらの記号の無いｎ型の不純物濃度との比較で、相対的により高不純物濃度、より低不純物濃度をそれぞれ表す。一導電型をｎ型、他導電型をｐ型として記す。また、本発明は、以下説明する実施例の記載にのみ限定されるものではない。

図１は、本発明にかかる最も原理的なＭＯＳＦＥＴの断面図である。図２は、本発明にかかる図１のＭＯＳＦＥＴにおけるソース側のＳｉＣ／ＧａＮのヘテロ接合での電子の移動を説明するためのエネルギーバンド図である。図３は、本発明にかかる縦型ＭＯＳＦＥＴの要部断面図である。図４−１乃至図４−３は、本発明にかかるトレンチ型ＭＯＳＦＥＴの製造方法を示す製造工程毎のＭＯＳＦＥＴの要部断面図である。

図１の断面図は、本発明にかかる原理的なＭＯＳＦＥＴの構造を示したものである。ｐ型のＳｉＣ半導体基板１と、該ｐ−ＳｉＣ半導体基板１表面に選択的にそれぞれ形成される高不純物濃度ｎ型ＳｉＣの、ソース領域２およびドレイン領域３を備える。前記ｐ−ＳｉＣ基板１の露出表面領域と、この露出表面領域を挟むように配設される前記ｎ^＋型ＳｉＣソース領域２およびｎ^＋型ＳｉＣドレイン領域３の各領域表面上に共通に接するように、ｐ型のＧａＮ半導体チャネル層４がヘテロエピタキシャル成長により形成される。ＳｉＣ半導体は格子定数がＧａＮ半導体とほとんど同じなので、ヘテロエピタキシャル成長がし易いという特徴がある。さらにそのｐ型のＧａＮ半導体チャネル層４表面上を覆うゲート絶縁膜５を介して、ゲート電極６を前記ｐ型のＧａＮチャネル層４を覆うように積層することにより、ゲート電極６への閾値電圧の印加の際に、ｐ型のＧａＮ半導体チャネル層４表面にｎ型の反転層が形成されてドレインーソース間に電流が流れるＭＯＳＦＥＴ構成となる。

このＭＯＳＦＥＴの特徴は、ｐ−ＳｉＣ半導体基板１表面に堆積形成されるｐ−ＧａＮ半導体チャネル層４表面にＭＯＳ構造が形成され、該層４の表面に形成されることになる反転層により、このｐ−ＧａＮ半導体チャネル層４の両端にオーバラップするように接するｎ^＋型ＳｉＣのソース領域２とｎ^＋型ドレイン領域３とが電気的に繋がるので、界面特性の良くないＳｉＣに起因するＳｉＣチャネル領域の使用を回避できることである。ＧａＮ半導体とＳｉＣ半導体との格子定数はほとんど同じであることから、良好なヘテロ接合を形成することができることも特徴である。ｐ−ＧａＮ半導体チャネル層４の不純物濃度は５×１０^１６〜５×１０^１７ｃｍ^−３であり、厚さは０．２〜１μｍ程度である。ＭＯＳ構造がこのような配置構成とされることにより、主電流の流れる経路は、ドレインのＳｉＣ領域３から、ｐ−ＧａＮ半導体チャネル層４とゲート絶縁膜５の界面に形成されるＭＯＳ反転層へ運ばれ、さらにソース側のＳｉＣ領域２へと向かう、低抵抗な電流経路となる。

このとき、ＳｉＣ／ＧａＮのヘテロ接合がソース２側とドレイン３側とで２箇所存在することになる。このときの様子を図２によって説明する。図２はソース２側のＧａＮ／ＳｉＣヘテロ接合部分を想定して描かれているが、ドレイン３側もバイアス条件が異なるだけで、基本構造は同じである。ＧａＮ／ＳｉＣのヘテロ接合では図２に（ａ）に示されるように異種材料の接合によってエネルギー障壁ΔｃとΔｖがそれぞれ伝導帯側と荷電子帯側に生じる。ＧａＮ／４Ｈ−ＳｉＣの場合には
Δｃ＝０．４ｅＶ、Δｖ＝０．２５ｅＶ
程度である。ドレイン３側がプラスバイアス状態のとき、ドレイン３側のＧａＮ／ＳｉＣのヘテロ接合では、電子からみると障壁は無い。一方で、ソース２側のＧａＮ／ＳｉＣ接合では０．４ｅＶの障壁が存在するため、このままでは電流が流れない。そこで、ゲート電極６に正の電圧を印加していくと、（ｂ）のようにゲート絶縁膜５側のＧａＮの表面ポテンシャルが低下し、ｐ−ＧａＮ半導体チャネル層４中が空乏化していく。さらに大きなゲート電圧を印加すると（ｃ）のように障壁は非常に薄くなり、ソース２側に多量にある多数キャリアの電子１０は障壁をトンネル効果によりＧａＮ半導体チャネル層４へと流れ出し、ゲート絶縁膜５との界面にある電子蓄積層へ供給されることになる。この電子は蓄積層にそってドレイン側へ流れていき、結果としてソース、ドレイン間で電流が流れることになる。

このようにして、ＭＯＳゲート構造の界面特性の良くないＳｉＣ―ＭＯＳＦＥＴにおいて、ＧａＮの表面の優れた界面特性をＭＯＳゲート構造として利用することで、ＧａＮとＳｉＣのそれぞれの優れた特性を引き出すことが可能となる。
図３は本発明を縦型ＭＯＳＦＥＴへ応用した場合の実施例を示す。前述のようにＳｉＣ半導体やＧａＮ半導体はＳｉ半導体よりもバンドギャップが広いので、パワーデバイスとしてＳｉ半導体より優れた特性が期待できる。図３は前記図５の従来のプレーナゲート構造のＭＯＳＦＥＴに本発明を適用したものである。半導体基板のほとんどはＳｉＣであり、特に４Ｈ−ＳｉＣが電子移動度が大きく望ましい。基本構造は図５と同じであるが、ＳｉＣ−ｎ^＋半導体基板１２にＳｉＣエピタキシャル形成される高抵抗のｎ⁻ドリフト層１３とこのｎ⁻ドリフト層１３の表面に形成されているｐウエル領域１４およびｎ^＋ソース領域１５を備えるＳｉＣ半導体基板の表面に、ｐ−ＧａＮ半導体チャネル層１６が前記ＳｉＣのｎ^＋ソース領域１５とＳｉＣのｐウエル領域１４とＳｉＣ半導体基板の表面とに共通に接するようにヘテロエピタキシャル成長によって形成される。このｐ−ＧａＮ半導体チャネル層１６の表面を覆うようにゲート酸化膜１７とゲート電極１８が形成され、前記ＳｉＣｎ^＋ソース領域１５にはソース電極１９が、ＳｉＣ−ｎ^＋半導体基板１２の裏面にはドレイン電極１１がそれぞれ形成されることにより、縦型ＭＯＳＦＥＴが構成される。基本動作原理は先に図２の説明と同様であり、この基本動作原理によって低抵抗のＧａＮ−ＭＯＳ構造を通して縦方向に大きな電流を、ＳｉＣ−ＭＯＳ構造よりは低抵抗で流すことが可能となる。この図３に示す縦型ＭＯＳＦＥＴでも、前記図１で説明したＭＯＳＦＥＴの場合と同様に、ｐ−ＧａＮ半導体チャネル層１６の表面にゲート酸化膜１７を介して形成されるゲート電極１８は、ゲート電極１８への信号により形成される反転層が前記ＳｉＣ−ｎ^＋ソース領域１５とｎ⁻ドリフト層１３の間を電気的に低抵抗に接続するように、ｐ−ＧａＮ半導体チャネル層１６の表面を覆うように形成することが必要である。図３におけるＳｉＣｐウエル領域１４にはチャネルが形成されず、オフ電圧を維持する機能を有することになる。

図４−１乃至図４−３は本発明をトレンチゲート構造のパワーＭＯＳＦＥＴへ適用した場合の製造方法を、製造工程毎に示すＭＯＳＦＥＴの要部断面図である。最終の製造工程でのＭＯＳＦＥＴのデバイス構造を図４−３（ｇ）の断面図に示す。この図４−３（ｇ）の断面図によれば、トレンチ５０側壁面にｐ−ＧａＮ半導体チャネル層４５が設けられており、このｐ−ＧａＮ半導体チャネル層４５にＭＯＳ反転層が形成される。図４−１乃至図４−３では（ｇ）に示す最終工程のＭＯＳＦＥＴまでの製造工程を（ａ）〜（ｇ）により示す。

まず図４−１（ａ）において、高不純物濃度ｎ^＋型ＳｉＣ基板４１上に、それぞれＳｉＣ半導体からなるｎ⁻ドリフト層４２、ｐウエル層４３、およびｎ^＋ソース層４４が形成される。このとき、ｐウエル層４３やｎ^＋ソース層４４は、それぞれ対応する不純物元素を含むＳｉＣエピタキシャル成長層によるか、もしくは不純物元素を含まないＳｉＣ半導体エピタキシャル成長層にイオン注入とその後のアニールによって形成することも可能である。このＳｉＣ積層基板のｎ^＋ソース層４４表面からｎ⁻ドリフト層４２に達するトレンチ５０を形成する（図４−１（ｂ））。さらにそのトレンチ５０を含む側のＳｉＣ積層基板表面に不純物濃度は５×１０^１６〜５×１０^１７ｃｍ^−３で、厚さ０．２μｍ〜１μｍのｐ−ＧａＮ半導体チャネル層４５をエピタキシャル成長する（図４−２（ｃ））。ｐ−ＧａＮ半導体チャネル層４５についても、対応する不純物元素を含むＳｉＣエピタキシャル成長層によるか、もしくは不純物元素を含まないＳｉＣ半導体エピタキシャル成長層にイオン注入とその後のアニールによって形成することも可能である。その後、ｐ−ＧａＮ半導体チャネル層４５の異方性エッチングを行うと、前記積層基板の主面に平行な部分のｐ−ＧａＮ半導体チャネル層４５のみが除去され、トレンチ５０側壁のｐ−ＧａＮ半導体チャネル層４５を残すことができる（図４−２（ｄ））。次に前記トレンチ側壁面のｐ−ＧａＮ半導体チャネル層４５表面にゲート絶縁膜４６を形成するために全面に絶縁膜を形成する（図４−３（ｅ））。この絶縁膜を介して前記トレンチ５０内に、導電性のポリシリコンなどからなるゲート電極４７を埋め込むように形成する。前記ポリシリコン膜をパターニングしてゲート電極４７とする（図４−３（ｆ））。次に前記積層基板の表面側に前記ｐウエル層４３と前記ｎ^＋ソース層４４とに共通に接触するソース電極４９、裏面にドレイン電極４８を形成すると、本発明にかかるトレンチ型縦型ＭＯＳＦＥＴができる（図４−３（ｇ））。

この場合にも、図３と同様に表面側のＭＯＳゲート構造における主電流が流れる反転層部分はＳｉＣ層ではなく、ｐ−ＧａＮ半導体チャネル層４５に形成されているので、ＳｉＣ半導体層に生起される反転層に比べて、ＧａＮによる良好な電子移動度を利用することができ、低抵抗の電流通路とすることができ、低オン抵抗のＭＯＳＦＥＴが得られる。
また、この本発明にかかるトレンチＭＯＳＦＥＴでは、図６の従来のトレンチＭＯＳＦＥＴと比較すると、トレンチ側壁のｐ−ＧａＮ半導体チャネル層４５がトレンチ５０底部まで達していることから、従来、トレンチ５０底面コーナー部で問題となり易いゲート絶縁膜への電界集中による耐圧劣化を防止する効果もある。

本発明にかかるワイドバンドギャップ半導体ＭＯＳＦＥＴの基本構造を示す断面図である。 本発明にかかる動作を説明するためのエネルギーバンド図である。 本発明にかかるプレーナ型縦型ＭＯＳＦＥＴの断面構造図である。 本発明にかかるトレンチ型縦型ＭＯＳＦＥＴの構造とその製造方法を示す製造工程毎の断面図である（その１）。 本発明にかかるトレンチ型縦型ＭＯＳＦＥＴの構造とその製造方法を示す製造工程毎の断面図である（その２）。 本発明にかかるトレンチ型縦型ＭＯＳＦＥＴの構造とその製造方法を示す製造工程毎の断面図である（その３）。 従来のプレーナゲート縦型ＭＯＳＦＥＴの要部断面図である。 従来のトレンチ縦型ＭＯＳＦＥＴの要部断面図である。

符号の説明

１ ｐ−ＳｉＣ基板
２、１５、４４ ｎ^＋ソース領域
３ ｎ^＋ドレイン領域
４、１６、４５ ｐ−ＧａＮ半導体チャネル層
５、１７、４６ ゲート絶縁膜
６、１８、４７ ゲート電極
７、１９、４９ ソース電極
８、１１、４８ ドレイン電極
１２、４１ 高不純物濃度ｎ^＋ＳｉＣ半導体基板
１３、４２ ｎ⁻ドリフト層
１４、４３ ｐウエル層
５０ トレンチ。

Claims (9)

1. 炭化珪素半導体基板の一面に、一導電型ソース領域の表面と一導電型ドレイン領域の表面とに挟まれる他導電型領域の表面とが配置され、該他導電型領域表面を覆い、前記一導電型のソース領域表面から一導電型ドレイン領域表面にかけて共通に接する他導電型ＧａＮ半導体チャネル層と、該他導電型ＧａＮ半導体チャネル層を覆うゲート酸化膜と、該ゲート酸化膜を介して前記他導電型ＧａＮ半導体チャネル層を覆うゲート電極とを備えることを特徴とするワイドバンドギャップ半導体の絶縁ゲート型半導体装置。
2. 前記一導電型ソース領域と一導電型ドレイン領域とが、それぞれ、前記炭化珪素半導体基板の一面に、オーミック性接触を示す不純物濃度以上の高不純物濃度にされた領域を備え、該高不純物濃度領域表面をそれぞれ被覆するソース電極またはドレイン電極を備えることを特徴とする請求項１記載のワイドバンドギャップ半導体の絶縁ゲート型半導体装置。
3. 前記炭化珪素半導体基板が一導電型高不純物濃度基板と該基板上に形成される一導電型低不純物濃度層と該一導電型低不純物濃度層表面に選択的に形成される他導電型ウエル領域と該他導電型ウエル領域表面に形成される一導電型高不純物濃度ソース領域とを備え、前記炭化珪素半導体基板の一面には、前記一導電型高不純物濃度ソース領域の表面と前記一導電型低不純物濃度層の表面とに前記他導電型ウエル領域の表面とが挟まれるように配置され、前記一導電型高不純物濃度ソース領域の表面にはソース電極が被覆され、前記他面側の一導電型高不純物濃度基板の表面にはドレイン電極が被覆されることを特徴とする請求項１記載のワイドバンドギャップ半導体の絶縁ゲート型半導体装置。
4. 前記炭化珪素半導体基板が一導電型高不純物濃度基板と該基板上に形成される一導電型低不純物濃度ドリフト層と該ドリフト層表面に選択的に形成される他導電型ウエル領域と該ウエル領域表面に形成される一導電型高不純物濃度ソース領域とを備え、前記炭化珪素半導体基板の一面側の一導電型高不純物濃度ソース領域表面から前記他導電型ウエル領域を貫通して前記一導電型低不純物濃度ドリフト層に達するトレンチと該トレンチの側壁に露出する前記他導電型ウエル領域表面を覆って前記一導電型高不純物濃度ソース領域の側壁表面からトレンチ底部に達する他導電型ＧａＮ半導体チャネル層と、該他導電型ＧａＮ半導体チャネル層を覆うようにトレンチ内に形成されるゲート絶縁膜を介して前記トレンチ内に埋め込まれるゲート電極とを含むトレンチゲート構造を有し、前記炭化珪素半導体基板の一面側には、前記一導電型高不純物濃度ソース領域表面と他導電型ウエル領域表面に共通に接触するソース電極を有し、前記炭化珪素半導体基板の他面側の一導電型高不純物濃度基板表面にはドレイン電極を備えることを特徴とする請求項１記載のワイドバンドギャップ半導体の絶縁ゲート型半導体装置。
5. 一導電型高不純物濃度炭化珪素基板の一面上に一導電型低不純物濃度ドリフト層と他導電型ウエル層と一導電型高不純物濃度ソース層からなる炭化珪素半導体基板をこの順に形成する第一工程、前記一導電型高不純物濃度ソース層表面から一導電型低不純物濃度ドリフト層に達するトレンチを形成する第二工程、該トレンチを含む炭化珪素半導体基板表面に他導電型ＧａＮ半導体チャネル層を堆積する第三工程、異方性エッチングにより、前記トレンチ側壁面の他導電型ＧａＮ半導体チャネル層を残して他の他導電型ＧａＮ半導体チャネル層を除去し、次に前記トレンチ内にゲート絶縁膜を介してゲート電極を形成する第四工程、前記一導電型高不純物濃度ソース層と前記他導電型ウエル層とに接するソース電極を形成する第五工程、前記一導電型高不純物濃度炭化珪素基板の他面上にドレイン電極を形成する第六工程を備えることを特徴とするワイドバンドギャップ半導体の絶縁ゲート型半導体装置の製造方法。
6. 前記一導電型高不純物濃度ソース層または前記他導電型ウエル層の形成方法がＳｉＣエピタキシャル成長であることを特徴とする請求項５記載のワイドバンドギャップ半導体の絶縁ゲート型半導体装置の製造方法。
7. 前記一導電型高不純物濃度ソース層または前記他導電型ウエル層の形成方法がイオン注入法であることを特徴とする請求項５記載のワイドバンドギャップ半導体の絶縁ゲート型半導体装置の製造方法。
8. 前記他導電型ＧａＮ半導体チャネル層の形成方法がヘテロエピタキシャル成長であることを特徴とする請求項５記載のワイドバンドギャップ半導体の絶縁ゲート型半導体装置の製造方法。
9. 前記他導電型ＧａＮ半導体チャネル層の形成方法がイオン注入法であることを特徴とする請求項５記載のワイドバンドギャップ半導体の絶縁ゲート型半導体装置の製造方法。

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