KR20140082846A - 듀얼 모드 전력 증폭기 제어 인터페이스 - Google Patents
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- 230000009977 dual effect Effects 0.000 title abstract description 20
- 239000000872 buffer Substances 0.000 claims description 82
- 238000000034 method Methods 0.000 claims description 72
- 230000006870 function Effects 0.000 claims description 27
- 230000003111 delayed effect Effects 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims 1
- 230000008569 process Effects 0.000 description 27
- 238000013461 design Methods 0.000 description 10
- 230000008859 change Effects 0.000 description 9
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
- H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
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- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
- H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
- H03F1/0211—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the supply voltage or current
- H03F1/0216—Continuous control
- H03F1/0222—Continuous control by using a signal derived from the input signal
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/213—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only in integrated circuits
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
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- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3036—Automatic control in amplifiers having semiconductor devices in high-frequency amplifiers or in frequency-changers
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L5/00—Automatic control of voltage, current, or power
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- H04B—TRANSMISSION
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- H03F2200/00—Indexing scheme relating to amplifiers
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
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- H03F2203/21106—An input signal being distributed in parallel over the inputs of a plurality of power amplifiers
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- H03F—AMPLIFIERS
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- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
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- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
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- Engineering & Computer Science (AREA)
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Abstract
일부 실시예에 따르면, 본 발명은 단일 디지털 제어 인터페이스 다이 내에 무선 주파수 프론트 엔드(RFFE) 직렬 인터페이스 및 범용 입/출력(GPIO) 인터페이스 둘 다를 제공하는데 사용될 수 있는 듀얼 모드 제어 인터페이스와 관련된다. 특정 실시예에서, 상기 듀얼 모드 제어 인터페이스, 또는 디지털 제어 인터페이스는 전력 증폭기와 통신할 수 있다. 또한, 상기 듀얼 모드 제어 인터페이스는 상기 전력 증폭기의 모드를 설정하는데 사용될 수 있다.
Description
관련 출원
본 발명은 2011년 10월 24일 "DUAL MODE POWER AMPLIFIER CONTROL INTERFACE"라는 명칭으로 출원된 미국 가출원 제61/550,856호, 및 2012년 1월 23일 "DUAL MODE POWER AMPLIFIER CONTROL INTERFACE"라는 명칭으로 출원된 미국 가출원 제61/589,753호의 우선권을 주장하며, 그 개시 내용은 그 전체가 본 명세서에서 명백히 참조 문헌으로 인용된다. 또한, 본 발명은 2012년 10월 23일 "DUAL MODE POWER AMPLIFIER CONTROL INTERFACE WITH A TWO-MODE GENERAL PURPOSE INPUT/OUTPUT INTERFACE"라는 명칭으로 출원된 미국 출원 제13/658,488호, 및 2012년 10월 23일 "DUAL MODE POWER AMPLIFIER CONTROL INTERFACE WITH A THREE-MODE GENERAL PURPOSE INPUT/OUTPUT INTERFACE"라는 명칭으로 출원된 미국 출원 제13/658,522호와 관련되며, 그 개시 내용은 그 전체가 본 명세서에서 명백히 참조 문헌으로 인용된다.
본 발명은 일반적으로 전력 증폭기에 관한 것이다. 더욱 상세하게는, 본 발명은 전력 증폭기용 듀얼 모드 디지털 제어 인터페이스에 관한 것이다.
무선 장치를 포함하여 많은 전자 장치는 프론트 엔드(front-end) 컴포넌트에 의해 제어되거나 설정되는 하나 이상의 컴포넌트를 구비할 수 있다. 예를 들어, 전력 증폭기는 전력 증폭기 제어기에 의해 설정되거나 구성될 수 있다. 어떤 경우에, 전력 증폭기 제어기는 장치의 상태에 따라 자체적으로 제어되거나 다른 인터페이스 컴포넌트에 의해 구성될 수 있다.
종종, 다른 조직들에 의해 장치 내에 다양한 컴포넌트들이 생성될 것이다. 다른 조직들에 의해 설계될 수 있는 컴포넌트들 간의 상호운용성(interoperability)을 용이하게 하기 위해, 종종 다양한 형태의 장치 및 컴포넌트에 표준이 채택된다. 기술이 발전함에 따라, 표준이 변경되거나 새로운 표준이 채택될 수 있다. 어떤 경우에, 새로운 표준은 오래된 표준과 호환되지 않는다.
일부 실시예에 따르면, 본 발명은 단일 디지털 제어 인터페이스 다이 내에 무선 주파수 프론트 엔드(RFFE) 직렬 인터페이스 및 범용 입/출력(GPIO) 인터페이스 둘 다를 제공하는데 사용될 수 있는 듀얼 모드 제어 인터페이스와 관련된다. 특정 실시예에서, 상기 듀얼 모드 제어 인터페이스, 또는 디지털 제어 인터페이스는 전력 증폭기와 통신할 수 있다. 또한, 상기 듀얼 모드 제어 인터페이스는 상기 전력 증폭기의 모드를 설정하는데 사용될 수 있다.
특정 실시예에 따르면, 상기 듀얼 모드 제어 인터페이스는 RFFE 직렬 인터페이스를 제공하도록 구성된 RFFE 코어를 포함한다. 또한, 상기 듀얼 모드 제어 인터페이스는 전압 입/출력(VIO) 신호를 수신하도록 구성된 VIO 핀을 포함한다. 이러한 VIO 신호는 상기 RFFE 코어의 동작 모드가 액티브 상태 및 인액티브(inactive) 상태 중 하나로 설정되는지를 판단한다. 상기 RFFE 코어가 인액티브 상태로 설정된 경우, 상기 듀얼 모드 제어 인터페이스는 범용 입/출력(GPIO) 인터페이스를 제공하도록 구성된다. 추가로, 상기 듀얼 모드 제어 인터페이스는 인에이블 신호 및 모드 신호를 각각 인에이블 레벨 시프터(shifter) 및 모드 레벨 시프터로 제공하도록 구성된 조합 논리(combinational logic) 블록을 포함한다. 또한, 상기 듀얼 모드 제어 인터페이스는 상기 VIO 신호에 기초하여 상기 인에이블 레벨 시프터 및 상기 모드 레벨 시프터로 각각 제공할 상기 인에이블 신호 및 상기 모드 신호를 선택하도록 구성된 전원 온 리셋(power on reset)을 포함한다.
일부 구현을 위해, 상기 듀얼 모드 인터페이스는 상기 RFFE 코어가 액티브 상태로 설정된 경우 클럭 신호를 상기 RFFE 코어로 제공하고 그리고 상기 RFFE 코어가 인액티브 상태로 설정된 경우 모드 신호를 상기 조합 논리 블록으로 제공하도록 구성된 클럭/모드 핀을 포함한다. 추가로, 상기 듀얼 모드 인터페이스는 상기 RFFE 코어가 액티브 상태로 설정된 경우 데이터 신호를 상기 RFFE 코어로 제공하고 상기 RFFE 코어가 인액티브 상태로 설정된 경우 인에이블 신호를 상기 조합 논리 블록으로 제공하도록 구성된 데이터/인에이블 핀을 포함한다.
일부 변형에서, 상기 데이터/인에이블 핀은 상기 RFFE 코어의 레지스터와 관련된 어드레스 신호를 상기 RFFE 코어로 제공하도록 더 구성된다.
일부 실시예에서, 상기 듀얼 모드 인터페이스는 복수의 레벨 시프터를 포함한다. 상기 복수의 레벨 시프터의 각 레벨 시프터는 상기 RFFE 코어로부터의 레지스터 신호를 수신하도록 구성될 수 있다. 상기 레지스터 신호는 상기 RFFE 코어와 관련된 복수의 레지스터 중 하나에 저장된 값과 관련될 수 있다.
도면 전체에 걸쳐, 참조 부호들은 참조된 구성 요소들 간의 대응 관계를 나타내기 위해 재사용된다. 도면은 본 명세서에 설명된 본 발명의 주제의 실시예를 예시하려고 제공된 것이며 그 범주를 제한하려는 것은 아니다.
도 1은 본 발명의 양태에 따른 무선 장치의 일 실시예를 예시한다.
도 2는 본 발명의 양태에 따른 디지털 제어 인터페이스의 일 실시예를 예시한다.
도 3은 본 발명의 양태에 따른 레벨 시프터의 일 실시예를 예시한다.
도 4는 본 발명의 양태에 따른 디지털 제어 인터페이스의 동작 프로세스의 흐름도를 예시한다.
도 5는 본 발명의 양태에 따른 무선 장치의 일 실시예를 예시한다.
도 6은 본 발명의 양태에 따른 디지털 제어 인터페이스의 일 실시예를 예시한다.
도 7은 본 발명의 양태에 따른 조합 논리 블록의 일 실시예를 예시한다.
도 8은 본 발명의 양태에 따른 디지털 제어 인터페이스의 일 실시예를 예시한다.
도 9는 본 발명의 양태에 따른 조합 논리 블록의 일 실시예를 예시한다.
도 1은 본 발명의 양태에 따른 무선 장치의 일 실시예를 예시한다.
도 2는 본 발명의 양태에 따른 디지털 제어 인터페이스의 일 실시예를 예시한다.
도 3은 본 발명의 양태에 따른 레벨 시프터의 일 실시예를 예시한다.
도 4는 본 발명의 양태에 따른 디지털 제어 인터페이스의 동작 프로세스의 흐름도를 예시한다.
도 5는 본 발명의 양태에 따른 무선 장치의 일 실시예를 예시한다.
도 6은 본 발명의 양태에 따른 디지털 제어 인터페이스의 일 실시예를 예시한다.
도 7은 본 발명의 양태에 따른 조합 논리 블록의 일 실시예를 예시한다.
도 8은 본 발명의 양태에 따른 디지털 제어 인터페이스의 일 실시예를 예시한다.
도 9는 본 발명의 양태에 따른 조합 논리 블록의 일 실시예를 예시한다.
소개
새로운 표준이 도입되거나, 기존의 표준이 변경되면, 새롭거나 업데이트된 표준을 이용하기 위해 종종 새로운 컴포넌트를 도입하거나 기존의 컴포넌트를 변경하는 것이 필요하다. 예를 들어, 전력 증폭기 모듈과 같은 모듈 내에 다수의 구성 모드를 지원하는 MIPI® RF 프론트 엔드(RFFE) 표준 직렬 인터페이스를 채택하는 것은 새로운 표준을 지원하고자 하는 장치 제조자들이 RFFE 표준을 지원하는 새로운 프론트 엔드 컴포넌트를 이용할 필요가 있을 수 있음을 의미할 수 있다. RFFE 표준을 이용하는 소비자와 범용 입/출력(GPIO) 인터페이스와 같은 다른 표준을 이용하는 소비자를 갖는 프론트 엔드 컴포넌트의 제조자들은 두 가지 개별 컴포넌트를 제조해야 한다. 이는 두 가지 형태의 프론트 엔드 장치를 생산하기 위해, 예를 들어, 더 많은 시간과 인적 자원이 확대되어야 하기 때문에 비용이 많이 들 수 있다.
또한, 두 가지 표준을 지원하고자 하는 장치 제조자들은 종종 두 가지 이상의 컴포넌트를 그 표준들에 맞도록 자신들의 제품을 재설계해야 할 필요가 있을 수 있다. 이는 더 많은 물리적 공간을 필요로 할 수 있을 뿐만 아니라, 예를 들어, 다수의 인터페이스 컴포넌트가 각각 전력을 소비할 수 있기 때문에 전력 소모를 더 크게 할 수 있다.
유리하게, 본 발명의 실시예는 다이(die)의 크기나, 프론트 엔드 인터페이스를 지원하는데 필요한 핀(pins)의 개수를 증가시키지 않고 단일 다이에 다수의 표준을 구현하는 시스템 및 방법을 제공한다. 또한, 일부 실시예에서, 단일 인터페이스 표준을 구현하는 컴포넌트를 이용하는 장치와 비교하여 전력 소모가 증가되지 않는다. 또한, 본 발명의 실시예는 기존 장치의 어떤 변경 없이도 RFFE 직렬 인터페이스, GPIO 인터페이스, 또는 두 인터페이스를 지원하는 단일 인터페이스 컴포넌트, 또는 다이를 제공한다. 특정 구현에서, 단일 컴포넌트의 크기 및 핀 수는 단지 RFFE 인터페이스 및 GPIO 인터페이스 중 하나만을 구현하는 다이와 동일하게 유지될 수 있다.
특정 실시예에서, 인터페이스 컴포넌트, 또는 디지털 제어 인터페이스는 MIPI® RFFE 직렬 인터페이스의 기능성을 구현하는 RFFE 코어를 포함한다. 이러한 RFFE 코어는 전압 입/출력(VIO) 핀에서 전력을 수신하도록 구성될 수 있다. 많은 구현에서, RFFE 코어는 사용중이 아닐 때에는 전력의 수신을 중단할 수 있다. RFFE 코어에 전력이 공급되지 않으면, 디지털 제어 인터페이스는 GPIO 인터페이스로서 신호를 RFFE 코어로 제공하는 핀을 이용하도록 구성될 수 있다. 조합 논리(combinational logic)를 이용함으로써, 디지털 제어 인터페이스는 RFFE 직렬 인터페이스 또는 GPIO 인터페이스의 사용과 관련된 신호를, 예를 들어, 전력 증폭기로 제공할지 여부를 제어할 수 있다. 유리하게, 특정 실시예에서, 단일 다이 상에 RFFE 직렬 인터페이스와 GPIO 인터페이스를 합병함으로써, GPIO 인터페이스를 여전히 이용하는 모든 제조자들을 배제하지 않고 RFFE 직렬 표준의 원활한 채택이 가능하다. RFFE 직렬 표준과 GPIO 인터페이스의 결합에 관한 더 상세한 사항이 본 명세서에 기술된다.
예시적인 전자 장치
도 1은 본 발명의 양태에 따른 무선 장치(100)의 일 실시예를 예시한다. 본 발명의 응용은 무선 장치로 한정되지 않고 전력 증폭기가 있거나 없는 어떤 형태의 전자 장치에도 적용될 수 있다. 예를 들어, 실시예는 유선 장치, 날씨 감지 장치, 레이더(RADAR), 소나(SONAR), 전자레인지, 및 전력 증폭기를 포함할 수 있는 어떤 다른 장치에도 적용될 수 있다. 또한, 본 발명의 실시예는 프론트 엔드 인터페이스를 통해 제어되는 하나 이상의 컴포넌트를 포함할 수 있는 장치에 적용될 수 있다. 예를 들어, 본 발명의 실시예는 몇 가지만 열거하면 전력 증폭기 공급 조정용으로 사용될 수 있는 스위치 모드 전력 공급(SMPS) 장치, 안테나 스위치 모듈(ASM), 및 안테나 로드 조정 모듈에 적용될 수 있다. 비록 본 발명이 무선 장치로나 전력 증폭기를 제어하는 것으로 한정되는 것은 아니지만, 간략한 설명을 위해 무선 장치(100) 및 전력 증폭기 모듈(102)과 관련하여 많은 실시예가 기술될 것이다.
무선 장치(100)는 전력 증폭기 모듈(102)을 포함할 수 있다. 전력 증폭기 모듈(102)은 일반적으로 전력 증폭기(104) 및 전력 증폭기(104)를 제어하는 전력 증폭기 제어기(106)를 포함하는 어떤 컴포넌트 또는 장치라도 포함할 수 있다. 그와 같이 한정되는 것은 아니지만, 전력 증폭기(104)를 제어하는 것은 일반적으로 전력 증폭기(104)에 의해 제공되는 전력 증폭의 양을 설정하거나, 변경하거나, 조정하는 것을 말한다. 일부 구현에서, 전력 증폭기(104)는 전력 증폭기 제어기(106)를 포함할 수 있다. 또한, 전력 증폭기 모듈(102)은 전력 증폭기 제어기(106) 및 전력 증폭기(104)의 기능을 포함하는 단일 컴포넌트일 수 있다. 다른 구현에서, 무선 장치(100)는 전력 증폭기(104) 및 전력 증폭기 제어기(106)를 별개의 다른 컴포넌트로 포함할 수 있다.
또한, 무선 장치(100)는 디지털 제어 인터페이스(108)를 포함할 수 있다. 일부 실시예에서, 전력 증폭기 모듈(102)은 디지털 제어 인터페이스(108)를 포함한다. 일반적으로, 디지털 제어 인터페이스(108)는 여러 형태의 프론트 엔드 인터페이스를 지원할 수 있는 어떤 형태의 제어 인터페이스라도 포함할 수 있다. 예를 들어, 예시된 디지털 제어 인터페이스(108)는 MIPI® 무선 주파수(RF) 프론트 엔드(RFFE) 직렬 인터페이스(110) 및 범용 입/출력(GPIO) 인터페이스(112) 둘 다를 지원할 수 있다. 많은 실시예에서, 디지털 제어 인터페이스(108)는 여러 형태의 프론트 엔드 인터페이스를 지원하여 그 인터페이스들이 회로 설계 변경 또는 결합(bonding) 변경을 필요로 하지 않고 동일한 컴포넌트 다이 상에 공존할 수 있도록 한다. 또한, 일부 실시예에서, 디지털 제어 인터페이스(108)는 무선 장치(100)에 의해 사용하도록 노출된 인터페이스 핀 또는 접속 포인트들의 개수를 증가시키지 않고 다수의 프론트 엔드 인터페이스를 지원할 수 있다. 유리하게, 많은 실시예에서, 디지털 제어 인터페이스(108)는 디지털 제어 인터페이스(108)를 변경하지 않고 다양한 인터페이스 표준을 지원하는 장치들과 함께 사용될 수 있다. 예를 들어, 도 1의 예시된 디지털 제어 인터페이스(108)는 디지털 제어 인터페이스(108)를 변경하지 않고 MIPI® RFFE, GPIO, 또는 이 둘의 조합을 지원하는 장치들과 함께 사용될 수 있다.
특정 구현에서, 디지털 제어 인터페이스(108)는 전력 증폭기 모듈(102)과 전력 증폭기 모듈(102), 전력 증폭기 제어기(106), 전력 증폭기(104), 또는 디지털 제어 인터페이스(108)에 의해 제어될 수 있는 어떤 다른 컴포넌트의 동작 모드를 결정하거나 설정하는 신호 소스 사이의 중재자 또는 관리자로 기능할 수 있다. 신호 소스는 디지털 제어 인터페이스(108)가, 예를 들어, 전력 증폭기 모듈(102)의 동작 모드를 결정하거나 설정하게 할 수 있는 신호를 디지털 제어 인터페이스(108)로 제공하도록 구성된 어떤 컴포넌트라도 포함할 수 있다. 예를 들어, 도 1에 예시된 바와 같이, 신호 소스는 송수신기(114)일 수 있다. 대안으로, 또는 추가로, 신호 소스는 기저대역(baseband) 칩(116), 디지털 신호 프로세서(DSP)(118), 또는 디지털 제어 인터페이스(108)가 전력 증폭기 모듈(102) 또는 전력 증폭기(104)의 동작 모드를 설정하게 하는 하나 이상의 신호를 디지털 제어 인터페이스(108)로 제공할 수 있는 어떤 다른 컴포넌트를 포함할 수 있다.
전력 증폭기(104)의 모드를 설정하는 시나리오의 일례에서, 송수신기는, 예를 들어, 안테나(120) 또는 DSP(118)에서 신호를 수신한다. 신호를 수신함에 따라, 송수신기(114)는 전력 증폭기(104)의 동작 모드를 설정하는 것과 관련된 하나 이상의 신호를 디지털 제어 인터페이스(108)로 제공할 수 있다. 디지털 제어 인터페이스(108)는 송수신기(114)에서 수신된 신호에 기초하여 수신된 신호가 RFFE 직렬 인터페이스(110)와 관련되는지 GPIO 인터페이스(112)와 관련되는지를 판단할 수 있다. 다음에, 디지털 제어 인터페이스(108)는 식별된 인터페이스(예를 들어, RFFE 직렬 인터페이스(110), GPIO 인터페이스(112), 또는 디지털 신호 인터페이스(108)가 포함할 수 있는 어떤 다른 인터페이스)를 이용하여 수신된 신호를 처리할 수 있다. 다음에, 수신된 신호의 처리 결과에 따라, 디지털 제어 인터페이스(108)는 모드 설정 신호를 전력 증폭기 제어기(106)로 제공할 수 있고, 이는 모드 설정 신호에 기초하여 전력 증폭기(104)의 모드를 설정할 수 있다.
일반적으로, 전력 증폭기(104)의 모드 설정은 신호의 전력 증폭의 비율 또는 양에 해당하고, 이는 이어서 장치(예를 들어, 무선 장치(100))의 컴포넌트로 제공된다. 이러한 신호는 무선 장치(100)의 컴포넌트에 전력을 공급하거나 그 컴포넌트에 의해 처리하기 위해 제공될 수 있다. 전력 증폭기 모듈은 전력 공급장치(122)에서 전력을 수신할 수 있다. 다음에, 전력 증폭기 모듈(102)은 그 전력을 전력 분배 버스(124)에 의해 예시된 바와 같이 무선 장치(100)에 포함된 다수의 컴포넌트에 분배할 수 있다.
무선 장치(100)는 다수의 추가 컴포넌트를 포함할 수 있다. 이러한 추가 컴포넌트들 중 적어도 일부는 전력 분배 버스(124)를 통해 전력을 수신할 수 있다. 또한, 추가 컴포넌트들 중 적어도 일부는 디지털 제어 인터페이스(108)와 통신할 수 있고 디지털 제어 인터페이스(108)가 전력 증폭기 모듈(102)의 설정을 변경하게 할 수 있다. 예를 들어, 무선 장치(100)는 디지털-아날로그 변환기(DAC)(126), 디스플레이 프로세서(128), 중앙 프로세서(130), 사용자 인터페이스 프로세서(132), 아날로그-디지털 변환기(134), 및 메모리(136)를 포함할 수 있다.
또한, 도 1에 예시된 무선 장치(100)의 컴포넌트들은 예로서 제공된다. 무선 장치(100)는 다른 컴포넌트를 포함할 수 있다. 예를 들어, 무선 장치(100)는 오디오 프로세서, 자이로스코프, 또는 가속도계를 포함할 수 있다. 또한, 예시된 다양한 컴포넌트는 더 적은 컴포넌트로 결합되거나, 추가 컴포넌트로 분리될 수 있다. 예를 들어, DAC(126) 및 ADC(134)는 단일 컴포넌트로 결합되고, 기저대역 칩(116)은 송수신기(114)와 결합될 수 있다. 다른 예로, 송수신기(114)는 별개의 수신기 및 송신기로 분리될 수 있다.
디지털 제어 인터페이스의 예
도 2는 본 발명의 양태에 따른 디지털 제어 인터페이스(200)의 일 실시예를 예시한다. 디지털 제어 인터페이스(200)는 RFFE 직렬 인터페이스 및 GPIO 인터페이스 둘 다를 포함한다. 유리하게, 특정 실시예에서, 디지털 제어 인터페이스(200)는 RFFE 직렬 인터페이스 및 GPIO 인터페이스 중 하나를 포함하는 제어 인터페이스와 동일한 개수의 핀을 갖는 동일한 크기의 패키지에 구현될 수 있다. 칩의 크기를 확장하지 않고 단일 칩 내에 다수의 인터페이스 형태를 결합하는 능력은 3mm x 3mm 모듈을 필요로 할 수 있는 응용과 같은 소형 패키지를 이용하거나 필요로 하는 응용에 특히 유리하다.
디지털 제어 인터페이스(200)는 MIPI® RFFE 직렬 인터페이스의 기능을 제공하도록 구성된 RFFE 코어(202)를 포함한다. 또한, 디지털 제어 인터페이스(200)는 다수의 입력 핀, 즉 VIO 핀(204), 클럭/모드 핀(206) 및 데이터/인에이블 핀(208)을 포함한다.
VIO 핀(204)은 디지털 제어 인터페이스(200)가 RFFE 직렬 인터페이스로 동작해야 하는지, GPIO 인터페이스로 동작해야 하는지를 나타내는 신호를 수신하도록 구성된다. 예시된 실시예에서, 디지털 제어 인터페이스(200)는 VIO 핀(204)이 논리 하이 신호를 수신할 때 RFFE 직렬 인터페이스로 동작하고 VIO 핀(204)이 논리 로우 신호를 수신할 때 GPIO 인터페이스로 동작한다. 그러나, 일부 구현에서, 디지털 제어 인터페이스(200)는 VIO 핀(204)이 논리 로우 신호를 수신할 때 RFFE 직렬 인터페이스로 동작하고 VIO 핀(204)이 논리 하이 신호를 수신할 때 GPIO 신호로 동작하도록 구성될 수 있다. 논리 로우 신호는 0볼트, -5볼트, 또는 그 밖의 다른 것과 같이 로우로 정의된 어떤 값과도 관련될 수 있다. 유사하게, 논리 하이 신호는 0볼트, +5볼트, 또는 그 밖의 다른 것과 같이 하이로 정의된 어떤 값과도 관련될 수 있다. 일부 구현에서, 논리 로우 신호는 VIO 핀(204)을 접지에 접속한 것과 관련될 수 있다. 유사하게, 어떤 경우에, 논리 하이 신호는 VIO 핀(204)을 전압원에 접속한 것과 관련될 수 있다.
디지털 제어 인터페이스(200)의 동작 모드를 설정하는 것 외에, VIO 핀(204)은 또한 전력 공급장치(122)와 같은 전원으로부터의 전력을 RFFE 코어(202)로 제공할 수 있다. 따라서, 일부 실시예에서, VIO 핀(204)이 논리 로우로 설정되거나, 접지된 경우, RFFE 코어(202)에는 전력이 공급되지 않고 디지털 제어 인터페이스(200)는 GPIO 인터페이스로 기능하도록 구성된다. 반면에, 일부 실시예에서, VIO 핀(204)이 논리 하이로 설정되거나, 전원에 직접 또는 간접적으로 접속된 경우, RFFE 코어(202)는 전력을 공급받고 디지털 제어 인터페이스(200)는 RFFE 직렬 인터페이스로 기능하도록 구성된다.
또한, 디지털 제어 인터페이스(200)는 전원 온 리셋(power on reset)(210)을 포함할 수 있고, 이는 하드웨어, 소프트웨어, 또는 이 둘의 조합으로 구현될 수 있다. 전원 온 리셋(210)은 RFFE 코어(202)를 용이하게 리셋하도록 구성된다. 일부 실시예에서, 전원 온 리셋(210)은 반전 지연 함수(inverted delay function)로 기능할 수 있다. 반전 지연 함수는 디지털 제어 인터페이스(200)를 RFFE 직렬 인터페이스로 구성할 때 RFFE 코어(202)와 관련된 하나 이상의 논리 블록 및/또는 하나 이상의 레지스터가 알려진 상태 또는 값으로 설정되도록 충분한 시간을 제공하도록 구성된다. 비록 어떤 경우에 시간의 길이가 응용에 특정할 수 있지만, 다른 경우에 시간의 길이는 하드웨어 설계 및/또는 구현의 특성에 기초할 수 있다. 예를 들어, 요구되는 시간의 양은 클럭 주파수, 논리 컴포넌트의 크기, 디지털 제어 인터페이스(200)에 직접, 또는 간접적으로 접속된 컴포넌트의 형태 등에 따라 다를 수 있다. 또한, 논리 블록 및/또는 레지스터를 알려진 값으로 설정하는 것은 RFFE 코어(202)를 초기화하거나 RFFE 코어(202)를 리셋 상태에서 벗어나게 할 때 일어날 수 있다.
일부 구현에서, 전원 온 리셋(210)은 선택 신호를 조합 논리 블록(212)으로 제공하도록 구성될 수 있다. 예를 들어, 디지털 제어 인터페이스(200)는 VIO 핀(204)이 논리 로우 신호를 수신할 때 GPIO 인터페이스로 동작하고 그리고 VIO 핀(204)이 논리 하이 신호를 수신할 때 RFFE 직렬 인터페이스로 동작하도록 구성된다고 가정하자. 계속해서 이 예를 살펴보면, VIO 핀(204)이 논리 로우 신호를 수신하는 경우, 전원 온 리셋(210)에 의해 제공된 선택 신호에 따라 조합 논리 블록(212)은 데이터/인에이블 핀(208) 및 클럭/모드 핀(206)에 각각 입력된 신호를 인에이블 레벨 시프터(216) 및 모드 레벨 시프터(218)로 출력할 수 있다. 대안으로, 만일 VIO 핀(204)이 논리 하이 신호를 수신하는 경우, 전원 온 리셋(210)에 의해 제공된 선택 신호에 따라 조합 논리 블록(212)은 RFFE 코어(202)에 의해 제공된 신호를 인에이블 레벨 시프터(216) 및 모드 레벨 시프터(218)로 출력할 수 있다. 특정 실시예에서, 조합 논리 블록(212)은 데이터/인에이블 핀(208) 및 클럭/모드 핀(206) 또는 RFFE 코어(202)에서 수신된 신호를 지연하거나 그렇지 않고 변경한 다음 그 신호를 레벨 시프터로 출력할 수 있다.
또한, 어떤 경우에, 전원 온 리셋(210)은 레벨 시프터들(214) 중 하나 이상을 디폴트(default) 상태에 놓이게 하도록 구성될 수 있다. 예를 들어, 레벨 시프터(214)는 RFFE 코어(202)가 리셋 상태에 있을 때 디폴트 또는 리셋 상태에 놓일 수 있다. 일부 설계에서, 전원 온 리셋(210)은 GPIO 인터페이스 모드 동안 하이로 구성된 각 레벨 시프터와 관련된 디폴트 하이 핀에 그리고 GPIO 인터페이스 모드 동안 로우로 구성된 각 레벨 시프터와 관련된 디폴트 로우 핀에 접속될 수 있다. 일부 구현에서, 레벨 시프터(214)를 디폴트 상태로 설정하면 그 레벨 시프터(214)가 디폴트 핀(220)에 의해 제공된 디폴트 입력 신호에 기초한 값을 출력하게 할 수 있다. 비록 디폴트 핀(220)이 디폴트 입력 신호를 수신하는 것으로 예시되지만, 많은 실시예에서, 디폴트 핀(220)은 디폴트 하이 및 디폴트 로우 입력 중 하나에 연결된다. 따라서, 어떤 경우에, 디폴트값은 미리 구성될 수 있는 반면, 다른 경우에 디폴트값은 구성 또는 동작에 따라 다를 수 있다. 일부 설계에서 각 레벨 시프터(214)는 상이한 디폴트값 또는 신호와 관련될 수 있음이 가능하다. 대안으로, 각 레벨 시프터(214)는 동일한 디폴트값 또는 신호와 관련될 수 있다.
각 레벨 시프터(214)에는 Vcc 핀(224)을 통해 전력이 공급될 수 있다. 일부 구현에서, 각 레벨 시프터(214)는 전원에 개별적으로 접속될 수 있다. 대안으로, 하나의 레벨 시프터(214)가 전원에 직접 또는 간접적으로 접속될 수 있고, 나머지 레벨 시프터들(214)은 전원에 접속된 레벨 시프터(214), 또는 다른 컴포넌트와의 접속에 의해 전력을 받을 수 있다. 또한, 레벨 시프터(216 및 218)는 마찬가지로 각각 전원에 접속될 수 있거나, 레벨 시프터(216 및 218)에 전력을 제공할 수 있는 레벨 시프터 또는 다른 컴포넌트에 접속될 수 있다. 특정 실시예에서, 레벨 시프터(214, 216, 및 218)는 수신된 신호의 전압 레벨을 조정하고 변경된 신호를 출력하도록 구성된다. 비록 그와 같이 한정되는 것은 아니지만, 레벨 시프터(214, 216, 및 218)는 수신된 신호의 전압 레벨을 Vcc 핀(224)에 인가된 전압과 실질적으로 일치하도록 조정할 수 있다.
비록 도 2에는 두 개의 레벨 시프터(214)가 예시되지만, 본 발명은 그와 같이 한정되지 않는다. RFFE 코어(202)는 추가 레벨 시프터들(214) 중 하나, 두 개, 세 개, 또는 몇 개와도 직접 또는 간접적으로 통신할 수 있다. 또한, 어떤 경우에, 디지털 제어 인터페이스(200)는 RFFE 코어(202)가 포함하는 레지스터(미도시)의 개수만큼 많은 레벨 시프터(214)를 포함한다. 각 레지스터는 레지스터의 값과 관련된 신호를 대응하는 레벨 시프터(214)로 제공할 수 있다. 어떤 경우에, 레지스터보다 많거나 적은 레벨 시프터(214)가 존재할 수 있다. 예를 들어, 각 레벨 시프터(214)는 두 개의 레지스터와 관련될 수 있다. 이 예에서, RFFE 코어(202)의 내부 논리는 어느 레지스터의 값이 대응하는 레벨 시프터(214)로 제공되는지를 판단할 수 있다. 두 번째 예로, RFFE 코어(202)는 RFFE 코어(202)에 의한 내부 사용을 위해 포함된 추가 레지스터를 포함할 수 있다. 이 예에서, RFFE 코어(202)의 모든 레지스터가 레벨 시프터(214)와 관련되지는 않을 수 있다. 레벨 시프터(214, 216, 및 218)는 도 3과 관련하여 아래에서 더 상세히 설명된다.
앞에서 언급한 바와 같이, RFFE 코어(202)는 레지스터들의 세트(미도시)를 포함할 수 있다. 특정 상황에서, 이러한 레지스터들의 세트는 알려지지 않은 값으로 설정될 수 있다. 예를 들어, 처음에 무선 장치(100)에 전력이 공급되면, 레지스터들의 세트는 알려지지 않은 값으로 설정될 수 있다. 두 번째 예로, VIO 핀(204)이 RFFE 코어(202)의 전원 및 RFFE와 GPIO 모드 간의 모드 선택기 둘 다로 기능하는 구현에서, 레지스터들의 세트는 디지털 제어 인터페이스(200)가 처음에 GPIO 인터페이스에서 RFFE 직렬 인터페이스로 전환될 때 알려지지 않은 값으로 설정될 수 있다. 처음에 RFFE 코어(202)에 전력이 공급되거나 리셋 상태에서 벗어날 때 이러한 레지스터들이 알려지지 않은 값으로 확실하게 설정되도록, RFFE 코어(202)는 레지스터들의 세트의 각각의 값을 스트랩트(strapped) 디폴트들의 세트(222)에 의해 제공된 값으로 설정하도록 구성될 수 있다. 특정 구현에서, 스트랩트 디폴트들(222)은 디폴트 핀들(220)에 제공된 값과 동일할 수 있다.
RFFE 코어(202)는 클럭/모드 핀(206)에서 클럭 신호를 수신하도록 구성될 수 있다. 이러한 클럭 신호는 RFFE 코어(202)의 구현에 따라 어떤 주파수 또는 신호 형상으로도 설정될 수 있다. 일부 구현에서, 클럭 신호는 26MHz 이하의 주파수를 갖는 구형파일 수 있다. 또한, RFFE 코어(202)의 데이터 인터페이스는 양방향일 수 있다. 따라서, RFFE 코어(202)는 데이터/인에이블 핀(208)으로부터의 데이터를 RFFE 코어(202)의 데이터 입력(Data In)에서 수신할 수 있다. 유사하게, RFFE 코어(202)는 데이터를 RFFE 코어(202)의 데이터 출력(Data Out)에서 데이터/인에이블 핀(208)으로 제공할 수 있다. 도 2에서 버퍼(232 및 234)에 의해 예시된 바와 같이, 데이터 입력 및 데이터 출력은 모두 버퍼될 수 있다. 일부 실시예에서, 버퍼는 3상태 버퍼일 수 있다. 일부 구현에서, RFFE 코어(202)의 출력 인에이블(Output Enable)은 데이터 출력 및 데이터 입력 둘 다가 데이터/인에이블 핀(208)과 동일한 라인을 공유할 수 있도록 버퍼(232 및 234)를 제어하도록 구성된다. 따라서, 일부 예에서, RFFE 코어(202)에서 데이터를 판독할 때, 버퍼(232)는 데이터 흐름을 가능하게 하고, 반면에 버퍼(234)는 데이터 흐름을 막거나 고 임피던스로 설정된다. 유사하게, 일부 예에서, RFFE 코어(202)에 데이터를 기록할 때, 버퍼(234)는 데이터 흐름을 가능하게 하고, 반면에 버퍼(232)는 데이터 흐름을 막거나 고 임피던스로 설정된다.
다음은 디지털 제어 인터페이스(200)의 이용 사례에 대한 비제한적인 예이다. 본 명세서에 설명된 다양한 실시예에 따라 다른 동작 및 이용도 가능하다. 한가지 예시적인 이용 사례에서, VIO 핀(204)에서 논리 로우 신호가 수신된다. 이 신호는, 예를 들어, 송수신기(114)에서 수신될 수 있다. 논리 로우 신호가 수신되면 디지털 제어 인터페이스(200)는 GPIO 인터페이스로 동작된다. 따라서, 이 예에서, RFFE 코어(202)는 비활성이다. 또한, 조합 논리 블록(212)은 클럭/모드 핀(206) 및 데이터/인에이블 핀(208)에서 수신된 신호들을 각각 모드 레벨 시프터(218) 및 인에이블 레벨 시프터(216)로 전달한다. 레벨 시프터(216 및 218)는 신호의 전압 레벨을 변경할 때 그 신호를 전력 증폭기 제어기(106)로 제공한다. 전력 증폭기 제어기(106)는 레벨 시프터(216 및 218)에서 수신된 신호에 기초하여, 전력 증폭기(104)에 의해 수신된 신호, 이를테면 전력 공급장치(122) 또는 송수신기(114)에 의해 제공된 신호의 증폭 레벨을 설정하도록 전력 증폭기(104)를 제어한다. 전력 증폭기 제어기(106)는 또한 레벨 시프터(214)에서 디폴트와 관련된 신호를 수신할 수 있다. 만일 그렇다면, 전력 증폭기 제어기(106)는 레벨 시프터(214)로부터의 신호를 무시할 수 있거나 부분적으로 레벨 시프터(214)에서 수신된 신호에 기초하여 전력 증폭기(104)를 제어할 수 있다.
두 번째 예시적인 이용 사례로, VIO 핀(204)에서 논리 하이 신호가 수신된다. 이 신호는, 예를 들어, 기저대역 칩(116)에서 수신될 수 있다. 논리 로우 신호가 수신되면 디지털 제어 인터페이스(200)는 RFFE 직렬 인터페이스로 동작된다. 따라서, 이 예에서, RFFE 코어(202)는 활성이고 조합 논리 블록(212)은 RFFE 코어(202)에서 수신된 신호들을 각각 모드 레벨 시프터(218) 및 인에이블 레벨 시프터(216)로 전달한다. 레벨 시프터(216 및 218)는 신호의 전압 레벨을 변경할 때 그 신호를 전력 증폭기 제어기(106)로 제공한다. 전력 증폭기 제어기(106)는 부분적으로 레벨 시프터(216 및 218)에서 수신된 신호에 기초하여 전력 증폭기(104)를 제어할 수 있다. 특정 실시예에서, 전력 증폭기 제어기(106)는 디지털 제어 인터페이스(200)가 RFFE 직렬 인터페이스로 동작할 때 레벨 시프터(216 및 218)의 신호를 무시할 수 있다.
계속해서 두 번째 예시적인 이용 사례를 살펴보면, RFFE 코어(202)는 클럭/모드 핀(206)에서 클럭 신호와 데이터/인에이블 핀(208)에서 어드레스 신호를 수신할 수 있다. 대안으로, 또는 추가로, RFFE 코어(202)는 데이터/인에이블 핀(208)에서 데이터 신호를 수신할 수 있다. 어떤 경우에, 데이터 신호는 어드레스 신호 다음에 수신된다. 대안으로, 데이터 신호는 어드레스 신호 전에 수신된다. 또한, 디지털 제어 인터페이스(200)가 별개의 어드레스 핀(미도시)을 포함하는 실시예에서, RFFE 코어(202)는 어드레스 신호 및 데이터 신호를 적어도 부분적으로 동시에 수신할 수 있다.
RFFE 코어(202)는 클럭 신호를 이용하여 RFFE 코어(202)와 관련된 하나 이상의 컴포넌트의 동작을 동기화할 수 있다. 또한, 클럭 신호는 데이터/인에이블 핀(208)에서 수신된 신호와 관련된 레지스터 어드레스 및 데이터를 용이하게 식별하는데 사용될 수 있다. RFFE 코어(202)는 어드레스 신호를 이용하여 RFFE 코어(202)와 관련된 레지스터를 식별할 수 있다. 다음에, RFFE 코어(202)는 그 레지스터에 데이터 신호와 관련된 데이터를 저장할 수 있다. 일부 실시예에서, RFFE 코어(202)는 데이터 신호에 기초하여 레지스터에 존재하는 데이터를 변경할 수 있다. 또한, 어떤 경우에 데이터/인에이블 핀(208)에서 수신된 신호는 RFFE 코어(202)를 제어하거나 RFFE 코어(202)가 그의 동작을 변경하게 할 수 있다.
특정 실시예에서, RFFE 코어(202)는 하나 이상의 신호를 레벨 시프터(214)로 제공할 수 있다. RFFE 코어(202)에 의해 제공된 신호는 RFFE 코어(202)와 관련된 레지스터에 저장된 값 및/또는 신호와 관련될 수 있다. 또한, 그 다음에 레벨 시프터(214)는 신호 및/또는 그 신호의 변경된 버전을 전력 증폭기 제어기(106)로 제공할 수 있다. 전력 증폭기 제어기(106)는 적어도 부분적으로 레벨 시프터(214)로부터의 신호에 기초하고, 또한 어떤 경우에 적어도 부분적으로 모드 레벨 시프터(218) 및/또는 인에이블 레벨 시프터(216)로부터의 신호에 기초하여 전력 증폭기(104)의 구성을 설정한다.
일반적으로, VIO 핀(204), 클럭/모드 핀(206), 및 데이터/인에이블 핀(208)에서 수신된 신호들은 디지털 신호이다. 그러나, 일부 실시예에서, 수신된 신호들 중 하나 이상은 아날로그 신호일 수 있다. 예를 들어, VIO 핀(204)에서 수신된 신호는 아날로그 신호일 수 있다. 또한, 도 2에 예시된 컴포넌트들 각각은 디지털 제어 인터페이스(108)와 같은 단일 칩 또는 다이에 포함될 수 있다. 유리하게, 특정 실시예에서, 디지털 제어 인터페이스(200)의 컴포넌트들 각각을 단일 다이에 포함하면 무선 장치(100)와 같은 무선 장치는 다수의 칩을 필요로 하지 않고 RFFE 직렬 인터페이스, GPIO 인터페이스, 또는 두 가지 형태의 인터페이스를 이용하는 능력을 가질 수 있다. 다수의 칩 대신 단일 칩을 이용하여, 특정 실시예는 전력 소모를 저감할 수 있고 전력 증폭기(104)용 제어 인터페이스, 또는 제어 인터페이스를 이용할 수 있는 어떤 다른 모듈에 의해 요구되는 풋프린트(footprint)를 저감할 수 있다.
레벨
시프터의
예
도 3은 본 발명의 양태에 따른 레벨 시프터(300)의 일 실시예를 예시한다. 레벨 시프터(214, 216, 및 218)의 예는 레벨 시프터(300)와 동일하거나 실질적으로 동일할 수 있다. 일부 구현에서, 레벨 시프터(214, 216, 및 218)는 레벨 시프터(300)와는 설계가 다를 수 있다. 그러나, 이러한 레벨 시프터들 각각은 입력 신호의 전압을 변경할 수 있다. 어떤 경우에, 입력 신호의 전압은 Vcc 핀(224)에서 제공된 전압과 일치하도록 시프트되거나 변경될 수 있다. 다른 경우에, 입력 신호의 전압은 입력 전압과 Vcc 핀(224)에서 제공된 전압 간의 범위 내에서 시프트되거나 변경된다.
동작 동안, 레벨 시프터(300)는 입력(302)에서 입력 신호를 수신할 수 있다. 이러한 입력 신호는 일반적으로 그의 전압 레벨이 변경된 어떤 신호를 포함할 수 있다. 따라서, 예를 들어, 입력 신호는 앞에서 도 2와 관련하여 설명된 신호들 중 하나 이상을 포함할 수 있다. 예를 들어, 입력 신호는 RFFE 코어(202)와 관련된 레지스터들 중 하나를 포함하여 RFFE 코어(202)에서 제공된 신호일 수 있다. 두 번째 예로, 입력 신호는 조합 논리 블록(212)에 의해 제공된 신호일 수 있다.
입력(302)에서 수신된 입력 신호는 래치(304)로 제공된다. 래치(304)는 어떤 형태의 플립플롭(flip-flop)이라도 포함할 수 있다. 예를 들어, 도 3에 예시된 바와 같이, 래치(304)는 NAND 기반의 RS 플립플롭일 수 있다. 그러나, 다른 형태의 플립플롭도 가능하다. 예를 들어, 래치(304)는 NOR 기반의 RS 플립플롭일 수 있다. 특정 실시예에서, 래치(304)는 래치(304)로부터의 비중첩(non-overlapping) 출력을 보장한다. 비중첩 출력을 보장하면 각 쌍의 NFET 트랜지스터(306)가 확실하게 동시에 활성화되지 않도록 한다. 일부 실시예에서, 각 쌍의 NFET 트랜지스터(306)가 확실하게 동시에 활성화되지 않도록 하기 위해 지연 소자를 갖는 두 개의 병렬 신호 경로가 사용될 수 있다.
일부 구현에 따르면, 래치(304)는 두 개의 신호, 즉 각 NAND 게이트로부터 하나의 신호(예를 들어, 셋(set) 신호 및 리셋(reset) 신호)를 제공한다. 각 신호는 한 쌍의 NFET 트랜지스터(306)로 제공될 수 있다. NFET 트랜지스터(306)는 래치(304)로부터의 신호에 의해 활성화될 수 있다. 활성화될 때, NFET 트랜지스터는 교차 결합된(cross-coupled) 한 쌍의 PFET 트랜지스터(308)의 상태를 설정한다. 교차 결합된 쌍의 PFET 트랜지스터(308)는 입력 신호의 전압 레벨을 레벨 시프트한다. 다음에, 이와 같이 레벨 시프트된 신호는 출력(310)에서, 예를 들어, 전력 증폭기 제어기(106) 또는 전력 증폭기(104)로 제공된다. 일부 실시예에서, 이를테면 부(negative) 출력 전압 동작을 원할 수 있는 경우, NFET 트랜지스터(306)는 PFET 트랜지스터일 수 있고 PFET 트랜지스터(308)는 NFET 트랜지스터일 수 있다.
일부 실시예에서, 입력(302)에서 신호가 제공되지 않거나, 그 신호가 실질적으로 0인 것이 가능하다. 이러한 실시예에서, NFET 트랜지스터(306)는 디폴트 로우 입력(312) 및/또는 디폴트 하이 입력(314)에 의해 제공된 디폴트 신호에 의해 설정되거나 활성화될 수 있다. 비록 도 3에서 두 개의 디폴트, 즉 디폴트 하이 입력(314) 및 디폴트 로우 입력(312)이 예시되지만, 많은 실시예에서 단지 하나의 디폴트 신호만 레벨 시프터(300)로 제공된다. 만일 리셋 동안 출력(310)이 하이가 되는 것을 원하는 경우, 리셋 동안 디폴트 하이 입력(314)은 신호를 제공하도록 구성될 것이다. 만일 그 대신 리셋 동안 레벨 시프터(300)가 로우 출력을 제공하는 것을 원하는 경우, 리셋 동안 디폴트 로우 입력(312)은 신호를 제공하도록 구성될 것이다. 리셋 동안 NFET 트랜지스터(306)를 설정하도록 구성되지 않은 디폴트 입력은 접지에 연결될 수 있거나, 특정 구현에서 존재하지 않을 수 있다. 일부 구현에서, 디폴트 로우 입력(312) 및/또는 디폴트 하이 입력(314)은 미리 구성되거나 기설정된 신호를 제공하는 신호 생성기에 접속된다. 대안으로, 디폴트 로우 입력(312) 및/또는 디폴트 하이 입력(314)은 전원 온 리셋(210)에 접속될 수 있다. 일부 실시예에서, 디폴트 입력들(312 및 314) 중 하나 또는 둘 다는 옵션일 수 있다. 예를 들어, 어떤 경우에, 인에이블 레벨 시프터(216) 및 모드 레벨 시프터(218)는 자신들의 입력에서 신호를 수신한다.
디지털 제어 인터페이스의 동작
프로세스의 예
도 4는 본 발명의 양태에 따른 디지털 제어 인터페이스(200)의 동작 프로세스(400)의 흐름도를 제시한다. 프로세스(400)는 RFFE 직렬 인터페이스로 그리고 GPIO 인터페이스로 동작하도록 구성된 어떤 형태의 디지털 제어 인터페이스에 의해서도 구현될 수 있다. 예를 들어, 프로세스(400)는 디지털 제어 인터페이스(100) 및 디지털 제어 인터페이스(200)에 의해 구현될 수 있다. 또한, 프로세스(400)는 일부 실시예에서 여러 인터페이스 모드에서 동작하도록 구성된 어떤 형태의 디지털 제어 인터페이스에 의해서도 구현될 수 있다. 비록 프로세스(400)의 구현이 그와 같이 한정되는 것은 아니지만, 간략한 설명을 위해 프로세스(400)는 디지털 제어 인터페이스(200)에 의해 구현되는 것으로 설명될 것이다.
프로세스(400)는 블록(402)에서, 예를 들어, 디지털 제어 인터페이스(200)가 VIO 핀(204), 클럭/모드 핀(206), 및 데이터/인에이블 핀(208)에서 신호를 수신할 때 시작한다. 일부 실시예에서, 클럭/모드 핀(206) 및 데이터/인에이블 핀(208) 중 하나 이상에서 수신된 신호는 지연될 수 있거나, 잡음일 수 있거나, 디지털 제어 인터페이스(200)가 초기화 과정을 완료할 때까지 무시되는 어떤 알려진 또는 알려지지 않은 신호일 수 있다.
블록(404)에서 VIO 핀(204)에서 수신된 신호는 RFFE 코어(202)로 제공된다. 일부 구현에서, VIO 핀(204)으로부터의 신호는 RFFE 코어(202)에 전력을 공급한다. 또한, VIO 핀(204)으로부터의 신호 유무에 따라 RFFE 코어(202)는 전력을 수신하지 못할 수 있다. VIO 신호를 RFFE 코어(202)로 제공하는 것 외에, 블록(404)은 VIO 신호를 전원 온 리셋(210)으로 제공하는 것을 포함할 수 있다. 일부 실시예에서, 전원 온 리셋(210)은 VIO 핀(204)으로부터의 신호를 조합 논리 블록(212)으로 제공할 수 있다. 또한, 전원 온 리셋(210)은 VIO 핀(204)으로부터의 신호를 지연하거나 그렇지 않고 변경한 다음 지연되거나 변경된 신호를 조합 논리 블록(212)으로 제공할 수 있다. 유사하게, 특정 실시예에서, 전원 온 리셋(210)은 VIO 신호, VIO 신호의 지연된 버전, 또는 VIO 신호의 변경된 버전을 RFFE 코어(202)와 관련된 리셋 입력으로 제공할 수 있다.
블록(406)에서, 클럭/모드 핀(206)에서 수신된 신호는 조합 논리 블록(212)으로 제공된다. 마찬가지로, 블록(408)에서, 데이터/인에이블 핀(208)에서 수신된 신호는 조합 논리 블록(212)으로 제공된다. 또한, 블록(410)에서, RFFE 코어(202)와 관련된 RFFE 모드 레지스터로부터의 모드 신호는 조합 논리 블록(212)으로 제공된다. 유사하게, 블록(412)에서, RFFE 코어(202)와 관련된 RFFE 인에이블 레지스터로부터의 인에이블 신호는 조합 논리 블록(212)으로 제공된다. 소정의 동작 상태 동안, 블록(410 및 412)에서 제공된 신호는 잡음일 수 있거나 디지털 제어 인터페이스(200)의 동작에 영향을 미치지 않는 어떤 알려진 또는 알려지지 않은 신호일 수 있다. 또한, 어떤 동작 상태에서, 블록(410 및 412)에서 어떤 신호도 제공되지 않을 수 있다. 예를 들어, 디지털 제어 인터페이스(200)가 GPIO 인터페이스로 동작하는 경우와 같이 RFFE 코어(202)에 전력이 공급되지 않는 구현에서, 블록(410 및 412)에서 어떤 신호도 제공되지 않을 수 있다. 일부 구현에서, 블록(410 및 412)은 옵션일 수 있다.
판단 블록(414)에서, 디지털 제어 인터페이스(200)는 VIO 신호가 논리 하이인지를 판단한다. 특정 구현에서, VIO 신호가 논리 하이인지 판단하는 것은 VIO 신호에 기초하여 디지털 제어 인터페이스(200)를 구성하는 것을 포함할 수 있다. 디지털 제어 인터페이스(200)를 구성하는 것은 도 4의 나머지 블록들과 관련하여 더 설명되는 바와 같이 디지털 제어 인터페이스(200) 내에서 신호의 흐름을 조정하는 것은 물론 디지털 제어 인터페이스(200)의 일부의 동작을 조정하는 것을 포함한다.
만일 판단 블록(414)에서 VIO 신호가 논리 하이가 아니면, 디지털 제어 인터페이스(200)는 GPIO 인터페이스로 동작하고 프로세스(400)는 블록(416)으로 진행하여 RFFE 코어(202)를 리셋 모드에 놓이게 한다. 이러한 리셋 모드는 RFFE 코어(202)가 알려지거나, 알려지지 않은 값을 그의 레지스터에 유지하고 그의 출력 포트에서 값을 출력하는 액티브 리셋일 수 있다. 대안으로, 만일, 예를 들어, VIO 핀(204)을 접지하거나 VIO 핀(204)을 전원에서 차단하여 논리 로우 VIO 신호가 제공되는 경우, RFFE 코어(202)는 리셋 모드에 있는 동안 전력 공급이 중단된다.
블록(418)에서, 블록(406)에서 제공된 클럭/모드 핀(206)으로부터의 신호는 모드 레벨 시프터(218)로 제공된다. 유사하게, 블록(420)에서, 블록(408)에서 제공된 데이터/인에이블 핀(208)으로부터의 신호는 인에이블 레벨 시프터(216)로 제공된다. 특정 구현에서, 블록(418 및 420)에서 레벨 시프터로 제공된 신호는 전원 온 리셋(210)에 의해 조합 논리 블록(212)으로 제공된 신호에 기초하거나, 그 신호에 기초하여 선택될 수 있다. 또한, 어떤 경우에, 블록(418 및 420)에서 레벨 시프터(218 및 216)로 각각 제공된 신호는 레벨 시프터(218 및 216)로 제공되기 전에 조합 논리 블록(212)에 의해 지연되거나 변경될 수 있다.
블록(422)에서, 디지털 제어 인터페이스(200)는 RFFE 레지스터 레벨 시프트(214)에서 디폴트값을 유지한다. 이들 디폴트값은 디폴트 핀(220)을 통해 제공된다. 많은 구현에서, 디폴트값은 응용에 특정할 수 있다. 또한, 디폴트값은 미리 구성되고 및/또는 하드 코딩(hard-coded)될 수 있다. 대안으로, 디폴트값은 디지털 제어 인터페이스(200) 및/또는 무선 장치(100)와 관련된 컴포넌트들 중 하나 이상의 동작에 기초하여 생성되거나 결정될 수 있다. 특정 실시예에서, 블록(422)은 옵션일 수 있다.
만일 판단 블록(414)에서 VIO 신호가 논리 하이이면, 디지털 제어 인터페이스(200)는 RFFE 직렬 인터페이스로 동작하고 프로세스(400)는 블록(424)으로 진행하여 RFFE 코어(202)를 리셋 모드에서 벗어나게 한다. 어떤 경우에, 프로세스(400)는 처음에 무선 장치(100)에 전력이 공급될 때 수행되거나 소정 시간 전력이 공급되지 않은 후에 초기화된다. 이러한 경우, 블록(424)은 디지털 제어 인터페이스(200)의 초기화의 일환으로 수행될 수 있다. 또한, 블록(424)은 RFFE 코어(202)를 리셋 모드에서 벗어나게 하는 대신, 또는 그 외에 RFFE 코어(202)를 초기화하는 것을 포함할 수 있다. RFFE 코어(202)를 리셋 모드에서 제거하는 것은 RFFE 코어(202)와 관련된 하나 이상의 레지스터, 신호, 및/또는 컴포넌트를 안정화하고 및/또는 초기화하도록 충분한 시간을 제공하기 위한 지연 과정일 수 있다. 이러한 지연 과정은 전원 온 리셋(210)에 의해 제어되고 및/또는 구현될 수 있다. 일부 실시예에서, 블록(424)은 옵션일 수 있다.
블록(426)에서, 프로세스(400)는 RFFE 코어(202)와 관련된 내부 레지스터들(미도시)을 디폴트값들의 세트로 구성하는 것을 포함한다. 이들 디폴트값은 스트랩트 디폴트들(222)에 의해 제공될 수 있다. 대안으로, 디폴트값은 RFFE 코어(202)와 관련된 내부 논리에 따라 결정되고 VIO 핀(204), 클럭/모드 핀(206), 및 데이터/인에이블 핀(208) 중 하나 이상에서 수신된 신호에 응답하여 설정될 수 있다.
블록(428)에서, RFFE 코어(202)로부터의 모드 신호는 모드 레벨 시프터(218)로 제공된다. 이러한 모드 신호는 RFFE 코어(202)의 모드 레지스터와 관련되거나 그로부터 얻을 수 있다. 대안으로, 또는 추가로, 모드 신호는 적어도 부분적으로 다음과 같은 것들, 즉 클럭/모드 핀(206)에서 수신된 신호, 데이터/인에이블 핀(208)에서 수신된 신호, 스트랩트 디폴트들(222)에 기초한 값, 및 RFFE 코어(202)의 내부 논리 중 하나 이상에 기초할 수 있다.
또한, 블록(430)에서, RFFE 코어(202)로부터의 인에이블 신호는 인에이블 레벨 시프터(216)로 제공된다. 이러한 인에이블 신호는 RFFE 코어(202)의 인에이블 레지스터와 관련되거나 그로부터 얻을 수 있다. 대안으로, 또는 추가로, 인에이블 신호는 적어도 부분적으로 다음과 같은 것들, 즉 클럭/모드 핀(206)에서 수신된 신호, 데이터/인에이블 핀(208)에서 수신된 신호, 스트랩트 디폴트들(222)에 기초한 값, 및 RFFE 코어(202)의 내부 논리 중 하나 이상에 기초할 수 있다.
특정 구현에서, 블록(428 및 430)에서 레벨 시프터들로 제공된 신호들은 전원 온 리셋(210)에 의해 조합 논리 블록(212)으로 제공된 신호에 기초하거나, 그 신호에 기초하여 선택될 수 있다. 또한, 어떤 경우에, 블록(428 및 430)에서 레벨 시프터(218 및 216)로 각각 제공된 신호는 레벨 시프터(218 및 216)로 제공되기 전에 조합 논리 블록(212)에 의해 지연되거나 변경될 수 있다.
블록(432)에서, 프로세스(400)는 RFFE 레지스터 값, 또는 RFFE 레지스터와 관련된 신호를 RFFE 레벨 시프터(214)로 제공하는 것을 포함한다. RFFE 레지스터값은 RFFE 코어(202)와 관련된 레지스터로부터 비롯된 것이다. 비록 어떤 경우에 이들 레지스터가 블록(428 및 430)과 관련하여 전술한 레지스터를 포함할 수 있지만, 일반적으로 블록(432)의 레지스터는 다른 레지스터이다. 또한, 이러한 레지스터에 의해 제공된 값은 전력 증폭기(104)의 모드를 설정하거나 지정하는데 사용된다. GPIO 인터페이스 모드에 있는 동안, 디지털 제어 인터페이스(200)는 전력 증폭의 두 가지 전압값 및/또는 두 가지 레벨과 관련된 하이 및 로우와 같은 두 가지 모드를 지정하는 것으로 제한될 수 있다. 디지털 제어 인터페이스가 추가 핀을 포함하는 실시예에서, 디지털 제어 인터페이스(200)는 GPIO 모드에 있는 동안 추가 모드를 지정할 수 있다. RFFE 직렬 인터페이스 모드에 있는 동안, 디지털 제어 인터페이스(200)는 RFFE 코어(202)에 기록된(clocked) 값, RFFE 코어(202)와 관련된 레지스터에 저장된 값, 또는 이 둘의 조합에 기초하여 전력 증폭기(104)의 다른 모드를 설정하거나 지정할 수 있다.
VIO 신호가 논리 하이이든 논리 로우이든 상관없이, 블록(434)에서 모드 레벨 시프터(218)의 출력은 전력 증폭기(104)로 제공된다. 마찬가지로, VIO 신호가 논리 하이이든 논리 로우이든 상관없이, 블록(436)에서 인에이블 레벨 시프터(216)의 출력은 전력 증폭기(104)로 제공된다. 특정 실시예에서, 모드 레벨 시프터(218) 및 인에이블 레벨 시프터(216)의 출력은 전력 증폭기 제어기(106)로 제공된다. 다음에, 전력 증폭기 제어기(106)는 적어도 부분적으로 모드 레벨 시프터(218) 및 인에이블 레벨 시프터(216)에서 수신된 신호에 기초하여 전력 증폭기(104)를 구성할 수 있다.
블록(438)에서, RFFE 레벨 시프터(214)의 출력은 전력 증폭기(104)로 제공된다. 대안으로, RFFE 레벨 시프터(214)의 출력은 전력 증폭기 제어기(106)로 제공될 수 있고, 이는 이어서 적어도 부분적으로 RFFE 레벨 시프터(214)에서 수신된 신호에 기초하여 전력 증폭기(104)를 구성할 수 있다. 디지털 제어 인터페이스(200)가 GPIO 인터페이스로 동작하면, RFFE 레벨 시프터(214)의 출력은 적어도 부분적으로 디폴트값 또는 디폴트 핀(220)에서 수신된 신호에 기초할 수 있다. 반면에, 디지털 제어 인터페이스(200)가 RFFE 직렬 인터페이스로 동작하면, RFFE 레벨 시프터(214)의 출력은, RFFE 코어(202)와 관련된 레지스터에 저장된 값을 포함하여, RFFE 코어(202)에서 수신된 값 또는 신호에 적어도 부분적으로 기초할 수 있다. 일부 실시예에서, 블록(434, 436, 및 438) 중 하나 이상은 옵션일 수 있다. 예를 들어, 디지털 신호 인터페이스(200)가 GPIO 인터페이스로 동작하면, 레벨 시프터(214)는 전력 증폭기(104), 또는 전력 증폭기 제어기(106)로 값을 제공하지 않을 수 있다.
전자 장치의 제2 예
도 5는 본 발명의 양태에 따른 무선 장치(500)의 일 실시예를 예시한다. 일부 구현에서, 무선 장치(100)와 관련하여 전술한 실시예들 중 일부 또는 전부는 무선 장치(500)에 적용될 수 있다.
무선 장치(500)는 전력 증폭기 모듈(502)을 포함할 수 있다. 전력 증폭기 모듈(502)은 일반적으로 전력 증폭기(504), 전력 증폭기(504)를 제어하는 전력 증폭기 제어기(506), 디지털 제어 인터페이스(508), 및 모드 선택기(540)를 포함할 수 있다. 비록 그와 같이 한정되는 것은 아니지만, 전력 증폭기(504)를 제어하는 것은 일반적으로 전력 증폭기(504)에 의해 제공되는 전력 증폭의 양을 설정하거나, 변경하거나, 조정하는 것을 말한다.
디지털 제어 인터페이스(108)에서처럼, 디지털 제어 인터페이스(508)는 전력 증폭기(504)를 제어하고 및/또는 전력 증폭기(504)를 제어하도록 전력 증폭기 제어기(506)를 구성하는 여러 형태의 인터페이스들을 지원할 수 있는 어떤 형태의 제어 인터페이스이라도 포함할 수 있다. 예를 들어, 디지털 제어 인터페이스(508)는 직렬 인터페이스(510) 및 GPIO 인터페이스(512)를 포함할 수 있다. 직렬 인터페이스(510)는 어떤 형태의 직렬 인터페이스라도 포함할 수 있다. 예를 들어, 직렬 인터페이스는 몇 가지만 열거하자면 RFFE 직렬 인터페이스(예를 들어, MIPI® RFFE 직렬 인터페이스), 직렬 주변장치 인터페이스(SPI) 버스, 3선 직렬 버스, 또는 I2C 버스일 수 있다. 일부 구현에서, 디지털 제어 인터페이스(108)와 관련하여 전술한 실시예들 중 일부 또는 전부는 디지털 제어 인터페이스(508)에 적용될 수 있다.
많은 실시예에서, 디지털 제어 인터페이스(508)는 기존의 컴포넌트 다이 구성(예를 들어, 기존의 전력 증폭기, 기존의 전력 증폭기 모듈, 기존의 송수신기, 또는 제어 신호를 디지털 제어 인터페이스로 제공할 수 있거나 디지털 제어 인터페이스에서 제어 신호를 수신할 수 있는 다른 컴포넌트)에 대한 회로 설계 변경 또는 결합 변경을 필요로 하지 않고 동일한 컴포넌트 다이 상에 다수의 인터페이스 형태를 포함할 수 있다. 또한, 일부 실시예에서, 디지털 제어 인터페이스(508)는 무선 장치(500) 또는 전력 증폭기 모듈(508)에 의한 사용을 위해 노출된 인터페이스 커넥션(connections)(예를 들어, 핀, 리드, 와이어, 볼 그리드 어레이(Ball Grid Arrays) 등)의 개수를 증가시키지 않고 다수의 인터페이스를 지원할 수 있다. 유리하게, 많은 실시예에서, 디지털 제어 인터페이스(508)는 디지털 제어 인터페이스(508)를 변경하지 않고 다른 인터페이스 표준을 지원하는 장치들과 함께 사용될 수 있다. 예를 들어, 도 5의 예시된 디지털 제어 인터페이스(508)는 디지털 제어 인터페이스(108)를 변경하지 않고 직렬 인터페이스, GPIO 인터페이스, 또는 이 둘의 조합을 지원하는 장치들과 함께 사용될 수 있다. 어떤 경우에, 디지털 제어 인터페이스(508)는 동작 동안 다른 인터페이스 형태를 전환할 수 있다.
모드 선택기(540)는 디지털 제어 인터페이스(508)의 동작 모드를 선택하도록 구성된 어떤 장치 또는 컴포넌트라도 포함할 수 있다. 디지털 제어 인터페이스(508)의 동작 모드를 선택하는 것은 전력 증폭기 제어기(506)와 통신하는데 사용되는 디지털 제어 인터페이스(508)의 형태를 선택하는 것을 포함할 수 있다. 예를 들어, 모드 선택기(540)는 직렬 인터페이스 또는 GPIO 인터페이스로 작용하도록 디지털 제어 인터페이스(508)를 선택하거나 구성할 수 있다. 이러한 선택은 안테나(520), 송수신기(514), 기저대역 칩(516), 또는 인터페이스 형태를 선택하거나 디지털 제어 인터페이스(508)의 이용가능한 인터페이스 형태들에서 선택할 인터페이스 형태를 결정하는데 사용될 수 있는 신호를 제공할 수 있는 어떤 다른 신호 소스에서 수신된 신호에 기초할 수 있다.
또한, 특정 구현에서, 디지털 제어 인터페이스(508)는 신호 소스에서 수신된 하나 이상의 신호에 기초하여 직접, 또는 전력 증폭기 제어기(506)를 통해 전력 증폭기(504)의 동작 모드를 설정할 수 있다. 특정 실시예에서, 디지털 제어 인터페이스(508)는 모드 선택기(540)에서 디지털 제어 인터페이스(508)의 동작 인터페이스 형태를 선택하는 신호를 수신하면서 디지털 제어 인터페이스(508)가 전력 증폭기(504)의 동작 모드를 설정하게 하는 하나 이상의 신호를, 예를 들어, 안테나(520), 송수신기(514), 기저대역(516), 또는 DSP(518)에서 수신한다. 대안으로, 디지털 제어 인터페이스(508)는 디지털 제어 인터페이스(508)가 전력 증폭기(504)의 동작 모드를 설정하게 하는 하나 이상의 신호 및 모드 선택기(540)에서 디지털 제어 인터페이스(508)의 동작 인터페이스 형태를 선택하는 신호를 수신할 수 있다. 모드 선택기(540)는 그 신호들 중 일부 또는 전부를, 예를 들어, 안테나(520), 송수신기(514), 기저대역(516), 또는 DSP(518)에서 수신할 수 있다. 대안으로, 또는 추가로, 모드 선택기(540)는, 예를 들어, 안테나(520), 송수신기(514), 기저대역(516), 또는 DSP(518)에서 수신된 하나 이상의 신호에 기초하여 디지털 제어 인터페이스(508)로 제공된 신호들 중 일부 또는 전부를 생성할 수 있다.
전력 증폭기(504)의 모드를 설정하는 시나리오의 일례에서, 송수신기(514)는, 예를 들어, 안테나(520) 또는 DSP(518)에서 신호를 수신한다. 이러한 신호를 수신함에 따라, 송수신기(514)는 하나 이상의 신호를 모드 선택기(540)로 제공할 수 있다. 송수신기(514)에서 수신된 하나 이상의 신호에 기초하여, 모드 선택기(540)는 디지털 제어 인터페이스(508)를 직렬 인터페이스 또는 GPIO 인터페이스로 동작하도록 구성할 수 있다. 또한, 송수신기(514)는 하나 이상의 신호를 디지털 제어 인터페이스(508)로 제공할 수 있고, 이는 모드 선택기(540)에 의해 지정된 모드에 따라 직렬 모드 또는 GPIO 모드에서 그 신호를 처리한다. 그 신호의 처리 결과에 따라, 디지털 제어 인터페이스(508)는 하나 이상의 모드 설정 신호를 전력 증폭기 제어기(506)로 제공할 수 있고, 이는 모드 설정 신호에 기초하여 전력 증폭기(504)의 모드를 설정할 수 있다. 대안으로, 디지털 제어 인터페이스(508)는 전력 증폭기(504)의 모드를 설정할 수 있다.
일부 구현에서, 전력 증폭기(504)는 전력 증폭기 제어기(506), 디지털 제어 인터페이스(508), 및 모드 선택기(540) 중 하나 이상을 포함할 수 있다. 일부 구현을 위해, 전력 증폭기 제어기(506)는 디지털 제어 인터페이스(508) 및 모드 선택기(540) 중 하나 이상을 포함할 수 있다. 또한, 어떤 경우에, 디지털 제어 인터페이스는 모드 선택기(540)를 포함할 수 있다. 또한, 전력 증폭기 모듈(502)은 모드 선택기(540), 디지털 제어 인터페이스(508), 전력 증폭기 제어기(506), 및 전력 증폭기(504)의 기능을 포함하는 단일 컴포넌트일 수 있다. 대안으로, 전력 증폭기 모듈(502)은 모드 선택기(540), 디지털 제어 인터페이스(508), 전력 증폭기 제어기(506), 및 전력 증폭기(504)의 기능을 포함하는 다수의 컴포넌트일 수 있다. 또 다른 구현에서, 무선 장치(500)는 모드 선택기(540), 디지털 제어 인터페이스(508), 전력 증폭기 제어기(506), 및 전력 증폭기(504)의 기능을 포함하는 하나 이상의 컴포넌트를 포함할 수 있다.
전력 증폭기 모듈(102)과 마찬가지로, 전력 증폭기 모듈(502)은 전력 공급장치(522)에서 전력을 수신할 수 있다. 다음에, 전력 증폭기 모듈(502)은 그 전력을, 예를 들어, 전력 분배 버스(524)를 통해 무선 장치(500)에 포함된 다수의 컴포넌트에 분배할 수 있다.
특정 실시예에서, 전력 공급장치(522)는 전력 공급장치(522)가 어떤 경우에 전력 증폭기 모듈(502)의 하나 이상의 구성 요소의 구성을 가능하게 하는 조합 논리 및/또는 하나 이상의 프로세서를 포함한다. 예를 들어, 어떤 경우에, 전력 공급장치(522)는 디지털 제어 인터페이스(508)가 전력 증폭기(504)의 구성을 가능하게 하는 하나 이상의 신호를 디지털 제어 인터페이스(508)로 제공할 수 있다. 또한, 전력 공급장치(522)는 전력 증폭기(504)의 출력에 기초하여 그 신호를 디지털 제어 인터페이스(508)로 제공하여 전력 증폭기 모듈(502)과 전력 공급장치(522) 사이에 피드백 루프를 생성할 수 있다.
무선 장치(500)는 많은 추가 컴포넌트들을 포함할 수 있다. 이들 추가 컴포넌트들 중 적어도 일부는 전력 분배 버스(524)를 통해 전력을 수신할 수 있다. 예를 들어, 무선 장치(500)는 디지털-아날로그 변환기(DAC)(526), 디스플레이 프로세서(528), 중앙 프로세서(530), 사용자 인터페이스 프로세서(532), 아날로그-디지털 변환기(ADC)(534), 및 메모리(536)를 포함할 수 있다. 추가 컴포넌트들 중 적어도 일부는 디지털 제어 인터페이스(508)와 통신할 수 있고 디지털 제어 인터페이스(508)가 전력 증폭기 모듈(502), 전력 증폭기(504), 및/또는 전력 증폭기 제어기(506)의 설정을 변경하게 할 수 있다. 또한, 추가 컴포넌트들 중 적어도 일부는 모드 선택기(540)와 통신하고 모드 선택기(540)가 디지털 제어 인터페이스(508)의 동작 모드를 선택하게 할 수 있다.
디지털 제어 인터페이스의 제2 예
도 6은 본 발명의 양태에 따른 디지털 제어 인터페이스(508)의 일 실시예를 예시한다. 일부 구현에서, 디지털 제어 인터페이스(108) 및 디지털 제어 인터페이스(200)와 관련하여 전술한 실시예들 중 일부 또는 전부는 디지털 제어 인터페이스(508)에 적용될 수 있다.
디지털 제어 인터페이스(508)는 직렬 인터페이스(510), GPIO 인터페이스(512), 및 다수의 입력 핀을 포함한다. 이들 입력 핀은 VIO 핀(604), 클럭/모드 핀(606), 및 데이터/인에이블 핀(608)을 포함할 수 있다.
VIO 핀(604)은 디지털 제어 인터페이스(508)를 직렬 인터페이스 또는 GPIO 인터페이스로 동작하도록 설정하는 신호를 수신하도록 구성될 수 있다. 예시된 실시예에서, 디지털 제어 인터페이스(508)는 VIO 핀(604)이 논리 하이 신호를 수신할 때 직렬 인터페이스로 동작하고 VIO 핀(604)이 논리 로우 신호를 수신할 때 GPIO 인터페이스로 동작한다. 그러나, 일부 구현에서, 디지털 제어 인터페이스(508)는 VIO 핀(604)이 논리 로우 신호를 수신할 때 직렬 인터페이스로 동작하고 VIO 핀(604)이 논리 하이 신호를 수신할 때 GPIO 인터페이스로 동작하도록 구성될 수 있다. 논리 로우 신호는 0볼트, -5볼트, 또는 그 밖의 다른 것과 같이 로우로 정의된 어떤 값과도 관련될 수 있다. 마찬가지로, 논리 하이 신호는 0볼트, +5볼트, 또는 그 밖의 다른 것과 같이 하이로 정의된 어떤 값과도 관련될 수 있다. 일부 구현에서, 논리 로우 신호는 VIO 핀(604)을 접지에 접속한 것과 관련될 수 있다. 유사하게, 어떤 경우에, 논리 하이 신호는 VIO 핀(604)을 전압원에 접속한 것과 관련될 수 있다.
또한, VIO 핀(604)은 전력 공급장치(522)와 같은 전원으로부터의 전력을 직렬 인터페이스 코어(602)로 제공하도록 구성될 수 있다. 따라서, 일부 실시예에서, VIO 핀(604)이 논리 로우로 설정되거나, 접지되면, 직렬 인터페이스 코어(602)에 전력이 공급되지 않고 디지털 제어 인터페이스(508)는 GPIO 인터페이스로 기능하도록 구성된다. 반면에, 일부 실시예에서, VIO 핀(604)이 논리 하이로 설정되거나, 전원에 직접 또는 간접적으로 접속되면, 직렬 인터페이스(602)에 전력이 공급되고 디지털 제어 인터페이스(508)는 직렬 인터페이스로 기능하도록 구성된다. 일부 구현에서, VIO 핀(204)과 관련하여 전술한 실시예들 중 일부 또는 전부는 VIO 핀(604)에 적용될 수 있다.
직렬 인터페이스(510)는 프론트 엔드(fron end) 코어, 또는 직렬 인터페이스 코어(602)를 포함할 수 있다. 또한, 직렬 인터페이스(510)는 전원 온 리셋(610), 한 쌍의 버퍼(632 및 634), 및 다수의 레벨 시프터(614)를 포함할 수 있다. GPIO 인터페이스(512)는 조합 논리 블록(612), 및 한 쌍의 레벨 시프터(616 및 618)를 포함할 수 있다. 디지털 제어 인터페이스(508)가 직렬 인터페이스로 기능하면, 직렬 인터페이스(510)의 컴포넌트는 직렬 인터페이스를 제공하도록 활성화되거나 동작하고 GPIO 인터페이스(512)의 하나 이상의 컴포넌트는 활성화되지 않을 수 있다. 마찬가지로, 디지털 제어 인터페이스(508)가 GPIO 인터페이스로 기능하면, GPIO 인터페이스(512)의 컴포넌트는 GPIO 인터페이스를 제공하도록 활성화되거나 동작하고 직렬 인터페이스(510)의 하나 이상의 컴포넌트는 활성화되지 않을 수 있다.
그러나, 특정 실시예에서, 디지털 제어 인터페이스(508)가 직렬 인터페이스로 기능하면, 디지털 제어 인터페이스(508)는 GPIO 인터페이스(512)의 하나 이상의 컴포넌트를 이용하여 직렬 인터페이스를 용이하게 제공할 수 있고, 따라서 GPIO 인터페이스(512)의 하나 이상의 컴포넌트는 직렬 인터페이스를 제공하도록 활성화되거나 동작할 수 있다. 마찬가지로, 특정 실시예에서, 디지털 제어 인터페이스(508)가 GPIO 인터페이스로 기능하면, 디지털 제어 인터페이스(508)는 직렬 인터페이스(510)의 하나 이상의 컴포넌트를 이용하여 GPIO 인터페이스를 용이하게 제공할 수 있고, 따라서 직렬 인터페이스(510)의 하나 이상의 컴포넌트는 활성화되거나 GPIO 인터페이스를 제공하도록 동작할 수 있다. 예를 들어, 일부 구현에서, 조합 논리 블록(612)은 전원 온 리셋(610)에 의해 제어되는 멀티플렉서를 포함할 수 있다. 또한, 이 예에서, 조합 논리 블록(612)은 디지털 제어 인터페이스(508)의 동작 모드, 나아가 전원 온 리셋(610)에 의해 출력되는 값에 기초하여 레벨 시프터(616 및 618)로 상이한 신호를 제공할 수 있다. 따라서, 이 예에서, 비록 전원 온 리셋(610)이 일반적으로 직렬 인터페이스(510)의 일부이지만, 전원 온 리셋(610)은 디지털 제어 인터페이스가 GPIO 인터페이스 모드에 있을 때 GPIO 인터페이스의 일부로 기능할 수 있다. 유사하게, 이 예에서, 비록 조합 논리 블록(612) 및 레벨 시프터(616 및 618)가 일반적으로 GPIO 인터페이스(512)의 일부이지만, 조합 논리 블록(612) 및 레벨 시프터(616 및 618) 중 하나 이상은 디지털 제어 인터페이스(508)가 직렬 인터페이스 모드에 있을 때 직렬 인터페이스를 제공하는데 도움을 주도록 동작할 수 있다.
전원 온 리셋(610)은 하드웨어, 소프트웨어, 또는 이 둘의 조합으로 구현될 수 있다. 또한, 전원 온 리셋(610)은 직렬 인터페이스 코어(602)를 용이하게 리셋하도록 구성될 수 있다. 일부 실시예에서, 전원 온 리셋(610)은 반전 지연 함수로 기능할 수 있다. 이러한 반전 지연 함수는 디지털 제어 인터페이스(508)를 직렬 인터페이스로 구성할 때 직렬 인터페이스 코어(602)와 관련된 하나 이상의 논리 블록 및/또는 하나 이상의 레지스터를 알려진 상태 또는 값으로 설정하도록 충분한 시간을 제공하도록 구성된다. 비록 어떤 경우에 시간의 길이가 응용에 특정할 수 있지만, 다른 경우에 시간의 길이는 하드웨어 설계 및/또는 구현의 특성에 기초할 수 있다. 예를 들어, 요구되는 시간의 양은 클럭 주파수, 논리 컴포넌트의 크기, 디지털 제어 인터페이스(200)에 직접 또는 간접적으로 접속된 컴포넌트의 형태 등에 따라 다를 수 있다. 또한, 논리 블록 및/또는 레지스터를 알려진 값으로 설정하는 것은 직렬 인터페이스 코어(602)를 초기화하거나 직렬 인터페이스 코어(602)를 리셋 상태에서 벗어나게 할 때 일어날 수 있다.
일부 구현에서, 전원 온 리셋(610)은 선택 신호를 조합 논리 블록(612)으로 제공하도록 구성될 수 있다. 예를 들어, 디지털 제어 인터페이스(508)는 VIO 핀(604)이 논리 로우 신호를 수신할 때 GPIO 인터페이스로 동작하고 VIO 핀(604)이 논리 하이 신호를 수신할 때 직렬 인터페이스로 동작하도록 구성된다고 가정하자. 계속해서 이 예를 살펴보면, VIO 핀(604)이 논리 로우 신호를 수신할 때, 전원 온 리셋(610)에 의해 제공된 선택 신호에 따라 조합 논리 블록(612)은 데이터/인에이블 핀(608) 및 클럭/모드 핀(606)으로의 입력에 기초한 신호들을 각각 인에이블 레벨 시프터(616) 및 모드 레벨 시프터(618)로 출력할 수 있다. 예를 들어, 조합 논리 블록(612)은 클럭/모드 핀(606) 및 데이터/인에이블 핀(608)에서 수신된 신호를 디코드하고 디코드된 신호를 인에이블 레벨 시프터(616) 및 모드 레벨 시프터(618)로 제공할 수 있다.
만일 이 예에서 VIO 핀(604)이 논리 로우 신호 대신 논리 하이 신호를 수신하면, 전원 온 리셋(610)에 의해 제공된 선택 신호에 따라 조합 논리 블록(612)은 직렬 인터페이스 코어(602)에서 수신된 신호에 기초한 신호를 인에이블 레벨 시프터(616) 및 모드 레벨 시프터(618)로 출력할 수 있다. 특정 실시예에서, 조합 논리 블록(612)은 데이터/인에이블 핀(608) 및 클럭/모드 핀(606) 또는 직렬 인터페이스 코어(602)에서 수신된 신호를 지연하거나 그렇지 않고 변경한 다음 그 신호를 레벨 시프터(616 및 618)로 출력할 수 있다.
어떤 경우에, 전원 온 리셋(610)은 레벨 시프터들(614) 중 하나 이상을 디폴트 또는 리셋 상태에 놓이게 하도록 구성될 수 있다. 이는, 예를 들어, 직렬 인터페이스 코어(602)가 리셋 상태에 있을 때 일어날 수 있다. 일부 설계에서, 전원 온 리셋(610)은 GPIO 인터페이스 모드 동안 하이로 구성된 각 레벨 시프터와 관련된 디폴트 하이 핀에 그리고 GPIO 인터페이스 모드 동안 로우로 구성된 각 레벨 시프터와 관련된 디폴트 로우 핀에 접속될 수 있다. 일부 구현에서, 레벨 시프터(614)를 디폴트 상태로 설정하면 그 레벨 시프터(614)가 디폴트 핀(620)에 의해 제공된 디폴트 입력 신호에 기초한 값을 출력하게 할 수 있다. 비록 디폴트 핀(620)이 디폴트 입력 신호를 수신하는 것으로 예시되지만, 많은 실시예에서, 디폴트 핀(620)은 디폴트 하이 및 디폴트 로우 입력 중 하나와 연결된다. 따라서, 어떤 경우에, 디폴트값은 미리 구성될 수 있고, 반면에 다른 경우에 디폴트값은 디지털 제어 인터페이스(508) 또는 전력 증폭기 모듈의 구성 또는 동작에 따라 다를 수 있다. 일부 설계에서 각 레벨 시프터(614)는 상이한 디폴트값 또는 신호와 관련될 수 있음이 가능하다. 대안으로, 각 레벨 시프터(614)는 동일한 디폴트값 또는 신호와 관련될 수 있다.
각 레벨 시프터(614)에는 Vcc 핀(624)을 통해 전력이 공급될 수 있다. 일부 구현에서, 각 레벨 시프터(614)는 전원에 개별적으로 접속될 수 있다. 대안으로, 하나의 레벨 시프터(614)는 전원에 직접 또는 간접적으로 접속될 수 있고, 나머지 레벨 시프터들(614)은 레벨 시프터(614), 또는 전원에 접속된 다른 컴포넌트와의 접속에 의해 전력을 받을 수 있다. 또한, 레벨 시프터(616 및 618)는 유사하게 각각 전원에 접속될 수 있거나, 레벨 시프터(616 및 618)로 전력을 제공할 수 있는 레벨 시프터 또는 다른 컴포넌트에 접속될 수 있다. 특정 실시예에서, 레벨 시프터(614, 616, 및 618)는 수신된 신호의 전압 레벨을 조정하고 변경된 신호를 출력하도록 구성된다. 비록 그와 같이 한정되는 것은 아니지만, 수신된 신호의 전압 레벨을 레벨 시프터(614, 616, 및 618)는 Vcc 핀(624)에 인가된 전압과 실질적으로 일치하도록 조정할 수 있다.
일부 구현에서, 전원 온 리셋(210)과 관련하여 전술한 실시예들 중 일부 또는 전부는 전원 온 리셋(610)에 적용될 수 있다. 유사하게, 일부 구현에서, 레벨 시프터(220)와 관련하여 전술한 실시예들 중 일부 또는 전부는 레벨 시프터(614)에 적용될 수 있다. 또한, 일부 구현에서, 레벨 시프터(216 및 218)와 관련하여 전술한 실시예들 중 일부 또는 전부는 레벨 시프터(616 및 618)에 적용될 수 있다. 추가로, 레벨 시프터(300)와 관련하여 전술한 실시예들 중 일부 또는 전부는 레벨 시프터(614, 616, 및 618)에 적용될 수 있다.
직렬 인터페이스 코어(602)는 일반적으로 직렬 인터페이스 코어가 직렬 인터페이스의 제공을 가능하게 하는 회로 또는 논리를 포함할 수 있다. 일부 실시예에서, 직렬 인터페이스 코어(602)는 RFFE 코어(예를 들어, RFFE 코어(202))를 포함할 수 있다. 또한, 어떤 경우에, 직렬 인터페이스 코어(602)는 RFFE 코어(202)와 관련하여 전술한 실시예들 중 일부 또는 전부를 포함할 수 있다.
RFFE 코어(202)에서처럼, 직렬 인터페이스 코어(602)는 레지스터들의 세트(미도시)를 포함할 수 있다. 특정 상황에서, 레지스터들의 세트는 알려지지 않은 값으로 설정될 수 있다. 예를 들어, 처음에 무선 장치(500)에 전력이 공급되면, 레지스터들의 세트는 알려지지 않은 값으로 설정될 수 있다. 두 번째 예로, VIO 핀(604)이 직렬 인터페이스 코어(602)용 전원 및 직렬 인터페이스 모드와 GPIO 모드 간의 모드 선택기 둘 다로 기능하는 구현에서, 레지스터들의 세트는 디지털 제어 인터페이스(508)가 처음에 GPIO 인터페이스에서 직렬 인터페이스로 전환될 때 알려지지 않은 값으로 설정될 수 있다. 처음에 직렬 인터페이스 코어(602)에 전력이 공급되거나 리셋 상태에서 벗어날 때 이러한 레지스터들이 알려지지 않은 값으로 확실하게 설정되도록, 직렬 인터페이스 코어(602)는 레지스터들의 세트의 각각의 값을 스트랩트 디폴트들의 세트(622)에 의해 제공된 값으로 설정하도록 구성될 수 있다. 특정 구현에서, 스트랩트 디폴트들(622)은 디폴트 핀(620)에 제공된 값과 동일할 수 있다.
특정 실시예에서, 직렬 인터페이스 코어(602)는 클럭/모드 핀(606)에서 클럭 신호를 수신하도록 구성될 수 있다. 이러한 클럭 신호는 직렬 인터페이스 코어(602)의 구현에 따라 어떤 주파수 또는 또한 신호 형상으로도 설정될 수 있다. 일부 구현에서, 클럭 신호는 26MHz 이하의 주파수를 갖는 구형파일 수 있다. 또한, 직렬 인터페이스 코어(602)의 데이터 인터페이스는 양방향일 수 있다. 따라서, 직렬 인터페이스 코어(602)는 데이터/인에이블 핀(808)으로부터의 데이터를 직렬 인터페이스 코어(602)의 데이터 입력(Data In)에서 수신할 수 있다. 유사하게, 직렬 인터페이스 코어(602)는 데이터를 직렬 인터페이스 코어(602)의 데이터 출력(Data Out)에서 데이터/인에이블 핀(608)으로 제공할 수 있다. 도 6에서 버퍼(632 및 634)에 의해 예시된 바와 같이, 데이터 입력 및 데이터 출력은 모두 버퍼될 수 있다. 일부 실시예에서, 이러한 버퍼들은 3상태 버퍼일 수 있다. 또한, 직렬 인터페이스 코어(602)의 출력 인에이블(Output Enable)은 데이터 출력 및 데이터 입력 둘 다가 데이터/인에이블 핀(608)과 동일한 라인을 공유할 수 있도록 버퍼(632 및 634)를 제어하도록 구성된다. 따라서, 일부 예에서, 직렬 인터페이스 코어(602)에서 데이터를 판독할 때, 버퍼(632)는 데이터 흐름을 가능하게 하고 반면에 버퍼(634)는 데이터 흐름을 막거나 고 임피던스로 설정된다. 유사하게, 일부 예에서, 직렬 인터페이스 코어(602)에 데이터를 기록할 때, 버퍼(634)는 데이터 흐름을 가능하게 하고 반면에 버퍼(632)는 데이터 흐름을 막거나 고 임피던스로 설정된다.
조합 논리 블록(612)은 일반적으로 디지털 제어 인터페이스(508)가 인에이블 신호 및 모드 신호를 각각 엔에이블 레벨 시프터(616) 및 모드 레벨 시프터(618)로 제공하게 하는 어떤 논리라도 포함한다. 일부 실시예에서, 조합 논리 블록(612)은 신호의 디코딩을 가능하게 하는 논리를 포함한다. 다음에, 조합 논리 블록(612)은 디코드된 신호를 레벨 시프터들(616 및 618) 중 하나 또는 둘 다로 제공할 수 있다. 어떤 경우에, 조합 논리 블록(612)은 조합 논리 블록(212)과 관련하여 전술한 실시예들 중 일부 또는 전부를 포함할 수 있다.
일부 구현에서, 디지털 제어 인터페이스(508)는 도 4와 관련하여 전술한 프로세스(400)를 수행할 수 있다. 이러한 구현에서, RFFE 코어와 관련된 동작은 그 대신에 직렬 인터페이스 코어(602)에 의해 수행될 수 있다. 예를 들어, 블록(416)은 직렬 인터페이스 코어(602)를 리셋 모드에 놓이게 하는 것을 포함할 수 있다. 두 번째 예로, 블록(432)은 직렬 인터페이스 코어(602)의 레지스터와 관련된 직렬 인터페이스 레지스터 값, 또는 신호를 직렬 인터페이스 레벨 시프터(614)로 제공하는 것을 포함할 수 있다.
조합 논리 블록의 예
도 7은 본 발명의 양태에 따른 조합 논리 블록(612)의 일 실시예를 예시한다. 전술한 바와 같이, 조합 논리 블록(612)은 인에이블 신호 및 모드 신호를 각각 레벨 시프터들(616 및 618)로 출력하도록 구성될 수 있다. 또한, 조합 논리 블록(612)은 인에이블 및 모드 신호가 직렬 인터페이스 코어(602)에서 수신된 입력에 기초하는지 클럭/모드 핀(606) 및 데이터/인에이블 핀(608)에서 수신된 입력에 기초하는지를 판단하는 논리를 포함한다. 어떤 경우에, 디지털 제어 인터페이스(508)가 GPIO 인터페이스로 동작할 때, 인에이블 신호 및 모드 신호는 클럭/모드 핀(606) 및 데이터/인에이블 핀(608)에서 입력 신호를 수신하는 추가 논리 또는 장치(미도시)를 통해 수신된 입력에 기초할 수 있다. 유사하게, 어떤 경우에, 디지털 제어 인터페이스(508)가 직렬 인터페이스로 동작할 때, 인에이블 신호 및 모드 신호는 직렬 인터페이스 코어(602)에서 입력 신호를 수신하는 추가 논리 또는 장치(미도시)를 통해 수신된 입력에 기초할 수 있다. 어떤 경우에, 추가 논리 또는 장치는 그 신호를 처리한 다음 그 신호를 조합 논리 블록(612)으로 제공할 수 있다.
도 7에 예시된 바와 같이, 조합 논리 블록(612)은 멀티플렉서(720) 및 멀티플렉서(722)를 포함한다. 멀티플렉서(720)는 인에이블 신호를 엔에이블 레벨 시프터(616)로 제공할 수 있고 멀티플렉서(722)는 모드 신호를 모드 레벨 시프터(618)로 제공할 수 있다. 각 멀티플렉서는 리셋 입력(710)으로부터 조합 논리 블록(612)에 수신된 리셋 신호에 의해 제어될 수 있다. 전술한 바와 같이, 리셋 신호는 전원 온 리셋(610)에서 수신될 수 있고, 어떤 경우에 VIO 핀(604)에서 수신된 신호의 반전된 버전일 수 있다.
전술한 바와 같이, 일부 실시예에서, 조합 논리 블록(612)의 리셋 입력(710)에서 수신된 리셋 신호가 논리 하이, 또는 '1'일 때, 디지털 제어 인터페이스(508)는 GPIO 인터페이스로 동작한다. 이러한 경우, 멀티플렉서(720)는 데이터/인에이블 입력(708)에서 수신된 신호를 출력하고, 멀티플렉서(722)는 클럭/모드 입력(706)에서 수신된 신호를 출력한다. 작은 사각형으로 예시된 바와 같이, 데이터/인에이블 입력(708) 및 클럭/모드 입력(706)으로의 입력들은 어떤 경우에 어떤 중간 논리 또는 컴포넌트 없이도 데이터/인에이블 핀(608) 및 클럭/모드 핀(606)에서 각각 수신될 수 있다. 다른 실시예에서, 핀(606 및 608)과, 입력(706 및 708) 사이에 각각 추가 논리가 있을 수 있다.
일부 실시예에서, 조합 논리 블록(612)은 데이터/인에이블 입력(708)과 멀티플렉서(720) 사이에 AND 게이트(724), 및/또는 클럭/모드 입력(706)과 멀티플렉서(722) 사이에 AND 게이트(726)를 포함할 수 있다. 비록 일부 실시예가 AND 게이트들을 포함하지만, 데이터/인에이블 입력(708) 및 클럭/모드 입력(706)의 입력을 선택할 때 리셋 입력(710)이 논리 하이이기 때문에 멀티플렉서들의 출력은 변하지 않는다. 특정 실시예에서, AND 게이트들은 신호의 주파수에 의해 및/또는 신호 경로들이 서로 근접함에 따라 야기되는 디지털 잡음을 저감하거나 제거하기 위해 포함된다. 데이터 및 클럭 신호는 어떤 경우에 고속 디지털 신호일 수 있으며, 일부 구현에서 26MHz만큼 고속일 수 있다. 다른 경우에, 이러한 신호는 26MHz보다 빠르거나 느릴 수 있고 응용에 따라 다를 수 있다. AND 게이트들은 신호의 레이트로 토글(toggle)하는 노드들의 개수를 제한하여, 조합 논리 블록(612)(예를 들어, 전력 증폭기 제어기(506), 전력 증폭기(504) 등)과 통신하는 하나 이상의 장치의 RF 성능 특징을 저하할 수 있는 클럭 에너지의 양을 제한하는데 사용될 수 있다. 어떤 경우에, AND 게이트들은 하나 이상의 신호들의 동기화를 가능하게 하는 지연을 도입할 수 있다. 특정 실시예에서, AND 게이트는 옵션일 수 있다.
비록 도 7의 조합 논리 블록(612)이 AND 게이트를 포함하지만, 조합 논리 블록(612)이 AND 게이트(724 및 726) 외에, 또는 그 대신에 다른 형태의 논리를 포함하는 것이 가능하다. 예를 들어, 조합 논리 블록(612)은 입력(708 및 706)과 멀티플렉서(720 및 722) 사이에 각각 하나 이상의 AND 게이트, NAND 게이트, 인버터, OR 게이트, NOR 게이트, 또는 XOR 게이트를 포함할 수 있다.
조합 논리 블록(612)의 리셋 입력(710)에서 수신된 리셋 신호가 논리 로우, 또는 '0'일 때, 디지털 제어 인터페이스(508)는 직렬 인터페이스로 동작한다. 이러한 경우, 멀티플렉서(720)는 직렬 인에이블 입력(702)에서 수신된 신호를 출력하고, 멀티플렉서(722)는 직렬 모드 입력(704)에서 수신된 신호를 출력한다.
비록 도 7에는 전술한 것 외에 어떤 추가 논리도 예시되지 않지만, 일부 구현에서, 조합 논리 블록(612)은 추가 논리 컴포넌트를 포함할 수 있다. 예를 들어, 잡음을 저감하거나, 신호의 타이밍을 지연하거나, 이전 신호를 저장하기 위해 추가 게이트가 포함될 수 있다.
디지털 제어 인터페이스의 제3 예
도 8은 본 발명의 양태에 따른 디지털 제어 인터페이스(800)의 일 실시예를 예시한다. 어떤 경우에, 디지털 제어 인터페이스(800)는 (도 5에 예시된) 무선 장치(500)의 (도 6에 예시된) 디지털 제어 인터페이스(508)를 대신할 수 있다. 일부 구현에서, 디지털 제어 인터페이스(108), 디지털 제어 인터페이스(200), 및 디지털 제어 인터페이스(508)와 관련하여 전술한 실시예들 중 일부 또는 전부는 디지털 제어 인터페이스(800)에 적용될 수 있다. 간략한 설명을 위해, 디지털 제어 인터페이스(508)와 디지털 제어 인터페이스(800) 간에 공통 구성 요소는 아래에서 설명되지 않는다.
유리하게, 특정 실시예에서, 디지털 제어 인터페이스(800)는 GPIO 인터페이스로 구성될 때 세 가지 모드를 지원할 수 있다. 어떤 경우에, 디지털 제어 인터페이스(800)가 GPIO 인터페이스로 구성될 때 세 가지 모드의 지원을 가능하게 함으로써, 디지털 제어 인터페이스(800)는 개별 모드 및 인에이블 핀을 이용하는 신호 제어 인터페이스보다 더 많은 전력 증폭기 모드를 지원할 수 있다. 또한, 어떤 경우에, 추가 핀 입력을 부가하지 않고도 또한 디지털 제어 인터페이스의 패키지 크기를 확장하지 않고도 추가 모드가 지원될 수 있다. 일부 구현에서, 이러한 이점은 디지털 제어 인터페이스(508)의 데이터/인에이블 핀(608)을 제2 모드 입력을 제공하는 핀으로 교체하고 제4 이용가능한 모드를 비인에이블링된(not enabled) 신호로 해석하도록 조합 논리 블록(612)을 변경함으로써 달성될 수 있다.
도 8에 예시된 바와 같이, 디지털 제어 인터페이스(800)는 클럭/모드 0 핀(802) 및 데이터/모드 1 핀(804)을 포함할 수 있다. 핀(802 및 804)은 각각 디지털 제어 인터페이스(508)의 핀(606 및 608)과 유사하게 구성될 수 있다. 그러나, 디지털 제어 인터페이스(800)가 GPIO 인터페이스로 구성되면, 클럭/모드 0 핀(802)은 제1 모드 신호를 조합 논리 블록(808)으로 제공할 수 있고 클럭/모드 1 핀(804)은 제2 모드 신호를 조합 논리 블록(808)으로 제공할 수 있다.
GPIO 인터페이스(806)는 두 개의 모드 레벨 시프터, 즉 모드 0 레벨 시프터(810) 및 모드 1 레벨 시프터(812)를 포함할 수 있다. 전력 증폭기(504)가 인에이블링되어야 한다는 것을 인에이블 레벨 시프터(616)에 의해 출력된 신호가 나타내면, 두 개의 모드 레벨 시프터에 의해 출력된 신호들은 전력 증폭기 제어기(506)에 의해 전력 증폭기(504)에 의해 수신된 신호의 증폭 레벨을 설정하는데 사용될 수 있다. 일부 실시예에서, 전력 증폭기(504)는 인에이블 레벨 시프터(616)의 출력과 상관없이 인에이블링된다. 어떤 그러한 경우에, 인에이블 레벨 시프터(616)의 출력은 전력 증폭기 제어기(506)에 의해 두 개의 모드 레벨 시프터(810 및 812)의 출력에 기초하여 전력 증폭기(504)의 모드를 조정할지 여부를 판단하는데 사용될 수 있다.
도 9와 관련하여 아래에서 더 상세히 설명되는 바와 같이, 인에이블 레벨 시프터(616)에 공급된 신호는 모드 핀(802 및 804)에서 수신된 신호들에 기초할 수 있다. 또한, 어떤 경우에, 직렬 인터페이스 코어(602)는 도 8에 예시된 바와 같이 세 개의 신호 커넥션(connections)을 조합 논리 블록(808)에 제공할 수 있다. 다른 경우에, 직렬 인터페이스 코어(602)는 더 많거나 더 적은 신호 라인을 조합 논리 블록(808)에 제공할 수 있다. 이러한 경우, 신호 라인들은 하나 이상의 논리 블록을 이용하고 적어도 부분적으로 조합 논리 블록(808)으로부터의 출력 신호를 수신하는 레벨 시프터들의 개수에 기초하여 결합되거나 분리될 수 있다.
조합 논리 블록의 제2 예
도 9는 본 발명의 양태에 따른 조합 논리 블록(808)의 일 실시예를 예시한다. 일부 실시예에서, 조합 논리 블록(808)은 조합 논리 블록(612)과 관련하여 전술한 바와 같은 실시예들 중 일부 또는 전부를 포함할 수 있다.
조합 논리 블록(612)과 마찬가지로, 조합 논리 블록(808)은 인에이블 및 모드 신호가 직렬 인터페이스 코어(602)에서 수신된 입력에 기초하는지 클럭/모드 0 핀(802) 및 데이터/모드 1 핀(804)에서 수신된 입력에 기초하는지를 판단하는 논리를 포함한다. 어떤 경우에, 디지털 제어 인터페이스(800)가 GPIO 인터페이스로 동작하면, 인에이블 신호 및 모드 0 및 모드 1 신호는 클럭/모드 0 핀(802) 및 데이터/모드 1 핀(804)에서 입력 신호를 수신하는 추가 논리 또는 장치(미도시)를 통해 수신된 입력에 기초할 수 있다. 유사하게, 어떤 경우에, 디지털 제어 인터페이스(800)가 직렬 인터페이스로 동작하면, 인에이블 신호 및 모드 0 및 모드 1 신호는 직렬 인터페이스 코어(602)에서 신호를 수신하는 추가 논리 또는 장치(미도시)를 통해 수신된 입력에 기초할 수 있다. 어떤 경우에, 추가 논리 또는 장치는 그 신호를 처리한 다음 그 신호를 조합 논리 블록(808)으로 제공할 수 있다.
도 9에 예시된 바와 같이, 조합 논리 블록(808)은 세 개의 멀티플렉서를 포함한다. 멀티플렉서(920)는 인에이블 신호를 엔에이블 레벨 시프터(616)로 제공할 수 있다. 디지털 제어 인터페이스(800)가 직렬 인터페이스로 구성된 경우, 멀티플렉서(920)는 직렬 인터페이스 코어(602)에서 직렬 인에이블 입력(906)을 통해 수신된 인에이블 신호를 출력한다. 디지털 제어 인터페이스(800)가 GPIO 인터페이스로 구성된 경우, 멀티플렉서(920)는 클럭/모드 0 입력(902) 및 데이터/모드 1 입력(904)에서 수신된 신호들의 논리 OR에 기초한 인에이블 신호를 출력한다. 논리 OR은 도 9에 예시된 OR 게이트(930)를 통해 얻을 수 있다. 그러나, 다른 등가 논리, 이를테면 NOR 게이트 및 인버터를 이용하여서도 가능하다.
멀티플렉서(922)는 제1 모드 신호, 또는 모드 0 신호를 모드 0 레벨 시프터(810)로 제공할 수 있다. 마찬가지로, 멀티플렉서(924)는 제2 모드 신호, 또는 모드 1 신호를 모드 1 레벨 시프터(812)로 제공할 수 있다. 디지털 제어 인터페이스(800)가 직렬 인터페이스로 구성된 경우, 멀티플렉서(922)는 직렬 인터페이스 코어(602)에서 직렬 모드 0 입력(908)을 통해 수신된 모드 0 신호를 출력한다. 마찬가지로, 디지털 제어 인터페이스(800)가 직렬 인터페이스로 구성된 경우, 멀티플렉서(924)는 직렬 인터페이스 코어(602)에서 직렬 모드 1 입력(910)을 통해 수신된 모드 1 신호를 출력한다.
디지털 제어 인터페이스(800)가 GPIO 인터페이스로 구성된 경우, 멀티플렉서(922)는 클럭/모드 0 입력(902)에서 수신된 신호 및 리셋 입력(912)에서 수신된 리셋 신호의 논리 AND를 출력한다. 마찬가지로, 디지털 제어 인터페이스(800)가 GPIO 인터페이스로 구성된 경우, 멀티플렉서(924)는 데이터/모드 1 입력(904)에서 수신된 신호 및 리셋 입력(912)에서 수신된 리셋 신호의 논리 AND를 출력한다. 논리 AND는 AND 게이트(926 및 928)에 의해 얻어질 수 있다. 그러나, 다른 등가 논리, 이를테면 NAND 게이트 및 인버터를 이용하여서도 가능하다. 도 7과 관련하여 전술한 바와 같이, AND 게이트(926 및 928)를 이용하면 디지털 잡음을 저감하거나 제거할 수 있다.
각 멀티플렉서는 리셋 입력(912)에서 수신된 리셋 신호에 의해 제어될 수 있다. 다시 말하면, 멀티플렉서에 제공된 선택 신호는 리셋 신호일 수 있다. 전술한 바와 같이, 리셋 신호는 전원 온 리셋(610)에서 수신될 수 있고, 어떤 경우에, VIO 핀(604)에서 수신된 신호의 반전된 버전일 수 있다. 리셋 신호가 논리 '1'이면, 디지털 제어 인터페이스(800)는 GPIO 인터페이스로 구성되고, 멀티플렉서는 GPIO 인터페이스 모드에 대해 전술한 바와 같은 신호를 출력한다. 리셋 신호가 논리 '0'이면, 디지털 제어 인터페이스(800)는 직렬 인터페이스로 구성되고, 멀티플렉서는 직렬 인터페이스 모드에 대해 전술한 바와 같은 GPIO 신호를 출력한다.
전술한 바와 같이, 조합 논리 블록(808)를 이용하는 디지털 제어 인터페이스(800)는 그 대신에 모드 0 핀(802) 및 모드 1 핀(804)의 값을 이용하여 인에이블 신호를 출력할지 여부를 판단하거나 개별 핀을 인에이블 제어 신호에 전용화함으로써 세 가지 다른 모드를 전력 증폭기 제어기(506) 및/또는 전력 증폭기(504)로 제공할 수 있다. 세 가지 구성된 모드들 중 하나가 선택되면, 조합 논리 블록(808)은 인에이블 신호를 출력하도록 구성된다. 제4 모드가 선택되면, 조합 논리 블록(808)은 비인에이블링된 신호를 출력하도록 구성된다. 표 1은 디지털 제어 인터페이스(800)가 GPIO 인터페이스로 구성된 경우 모드 핀들의 값에 기초하여 조합 논리 블록(808)의 레벨 시프터들로의 출력에 대한 한가지 비제한적인 예를 예시한다. 표 1의 모드 설정은 모드 0 및 모드 1 레벨 시프터들(810 및 812) 각각으로의 모드 0 및 모드 1 신호의 출력에 기초한 전력 증폭기 제어기(506)의 설정에 해당한다.
| 모드 0 | 모드 1 | 인에이블 | 모드 설정 |
| 0 | 0 | 아니오 | - |
| 0 | 1 | 예 | 1 |
| 1 | 0 | 예 | 2 |
| 1 | 1 | 예 | 3 |
일부 실시예에서, 디지털 제어 인터페이스(800)는 프로세스(400)의 변경된 버전을 수행할 수 있다. 예를 들어, 어떤 경우에, 블록(428)은 제1 및 제2 모드 신호를 각각 직렬 인터페이스 코어에서 제1 모드 레벨 시프터(810) 및 제2 모드 레벨 시프터(812)로 제공하는 것을 포함할 수 있다. 또한, 블록(418)은 어떤 경우에 제1 모드 신호를 클럭/모드 핀(802)에서 제1 모드 레벨 시프터(810)로 그리고 제2 모드 신호를 데이터/모드 핀(804)에서 제2 모드 레벨 시프터(812)로 제공하는 것을 포함한다. 특정 실시예에서, 두 개의 모드 신호를 제공함으로써, 디지털 제어 인터페이스(800)는 GPIO 인터페이스로 동작할 때 두 가지 대신 세 가지 모드를 제공할 수 있다.
일부 실시예에서, 블록(420)의 동작은 제1 모드 신호 및 제2 모드 신호를 각각 클럭/모드 핀(802) 및 데이터/모드 핀(804)에서 조합 논리 블록(808)으로 제공하도록 변경될 수 있다. 다음에, 조합 논리 블록(808)은 제1 및 제2 모드 신호에 기초하여 인에이블 신호를 인에이블 레벨 시프터(616)로 제공할지 여부를 판단하여 디지털 제어 인터페이스(800)가 전용 인에이블 핀을 구비하지 않고 인에이블 신호를 전력 증폭기 제어기(506)로 출력하는 것을 가능하게 할 수 있다. 유리하게, 특정 경우에, 인에이블 핀의 필요성을 제거함으로써, 디지털 제어 인터페이스는 인에이블 핀을 제2 모드 핀으로 재목적화하여 전력 증폭기를 구성하기 위해 더 많은 모드를 지원할 수 있다.
추가
실시예
일부 실시예에서, 디지털 제어 인터페이스는 VIO 신호를 수신하도록 구성된 전압 입/출력(VIO) 핀을 포함한다. 또한, 디지털 제어 인터페이스는 직렬 인터페이스를 제공하도록 구성된 프론트 엔드 코어를 포함할 수 있다. 프론트 엔드 코어는 VIO 신호가 제1 논리 레벨을 충족할 때 액티브 상태에 그리고 VIO 신호가 제2 논리 레벨을 충족할 때 인액티브 상태에 있을 수 있다. 또한, 디지털 제어 인터페이스는 프론트 엔드 코어가 인액티브 상태로 설정된 경우 범용 입/출력(GPIO) 인터페이스를 제공하도록 구성될 수 있다. 추가로, 디지털 제어 인터페이스는 인에이블 신호를 인에이블 레벨 시프터로 그리고 모드 신호를 모드 레벨 시프터로 제공하도록 구성된 조합 논리 블록을 포함할 수 있다. 또한, 디지털 제어 인터페이스는 클럭/모드 핀 및 데이터/인에이블 핀을 포함할 수 있다. 클럭/모드 핀은 프론트 엔드 코어가 액티브 상태로 설정된 경우 클럭 신호를 프론트 엔드 코어로 그리고 프론트 엔드 코어가 인액티브 상태로 설정된 경우 모드 신호를 조합 논리 블록으로 제공하도록 구성될 수 있다. 데이터/인에이블 핀은 프론트 엔드 코어가 액티브 상태로 설정된 경우 데이터 신호를 프론트 엔드 코어로 그리고 프론트 엔드 코어가 인액티브 상태로 설정된 경우 인에이블 신호를 조합 논리 블록으로 제공하도록 구성될 수 있다. 또한, 디지털 제어 인터페이스는 VIO 신호에 기초하여 인에이블 레벨 시프터 및 모드 레벨 시프터로 각각 제공된 인에이블 신호 및 모드 신호의 소스를 선택하도록 구성된 전원 온 리셋을 포함할 수 있다. 일부 구현에 따르면, 프론트 엔드 코어는 무선 주파수 프론트 엔드(RFFE) 코어를 포함한다.
어떤 경우에, 데이터/인에이블 핀은 프론트 엔드 코어가 액티브 상태로 설정된 경우 어드레스 신호를 프론트 엔드 코어로 제공하도록 더 구성되고, 어드레스 신호는 프론트 엔드 코어의 레지스터와 관련된다.
일부 구현에서, 디지털 제어 인터페이스는 복수의 레지스터 레벨 시프터를 포함할 수 있다. 복수의 레지스터 레벨 시프터의 각 레지스터 레벨 시프터는 프론트 엔드 코어로부터의 레지스터 신호를 수신하고 레지스터 신호를 출력함으로써 그 레지스터 신호에 기초하여 전력 증폭기의 구성을 가능하게 하고, 레지스터 신호는 프론트 엔드 코어와 관련된 복수의 레지스터 중 하나에 저장된 값과 관련된다. 어떤 경우에, 적어도 하나의 레지스터 레벨 시프터는 리셋 상태 동안 디폴트 신호를 수신하도록 더 구성된다. 또한, 전원 온 리셋 블록은 적어도 하나의 레지스터 레벨 시프터를 리셋 상태에 놓이게 하도록 더 구성될 수 있다. 어떤 경우에, 전원 온 리셋 블록은 지연된 리셋 신호를 프론트 엔드 코어로 제공하도록 더 구성될 수 있다.
특정 실시예에서, 디지털 제어 인터페이스는 제1 버퍼 및 제2 버퍼를 포함한다. 제1 버퍼는 데이터/인에이블 핀과 프론트 엔드 코어의 출력 포트 사이에 접속될 수 있고 제2 버퍼는 데이터/인에이블 핀과 프론트 엔드 코어의 입력 포트 사이에 접속될 수 있다. 또한, 제1 버퍼는 프론트 엔드 코어로부터의 데이터가 판독되는 것을 가능하게 하도록 구성될 수 있고 제2 버퍼는 프론트 엔드 코어로 데이터가 제공되는 것을 가능하게 하도록 구성될 수 있다. 제1 버퍼 및 제2 버퍼는 모두 3상태 버퍼일 수 있다. 일부 설계에서, 제1 버퍼와 데이터/인에이블 핀 사이의 접속, 및 제2 버퍼와 데이터/인에이블 핀 사이의 접속은 공유된 경로이다. 제1 버퍼 및 제2 버퍼는 제1 버퍼 및 제2 버퍼를 통해 동시적 데이터 흐름을 막도록 더 구성될 수 있다.
본 발명의 일부 실시예는 프론트 엔드 코어 및 조합 논리 블록을 포함하는 디지털 제어 인터페이스에서 다수의 제어 인터페이스를 제공하는 방법을 구현하도록 구성될 수 있다. 본 방법은 디지털 제어 인터페이스의 VIO 입력에서 VIO 신호를 수신하고 VIO 신호가 논리 하이인지를 판단하는 단계를 포함할 수 있다. VIO 신호가 논리 하이인 것으로 판단함에 따라, 본 방법은 클럭 신호를 클럭 입력에서 프론트 엔드 코어로 제공하고, 데이터 신호를 데이터 입력에서 프론트 엔드 코어로 제공하고, 조합 논리 블록에서 인에이블 레벨 시프터 및 모드 레벨 시프터로 출력할 제1 인에이블 신호 및 제1 모드 신호를 선택함으로써 디지털 제어 인터페이스를 직렬 인터페이스로 기능하도록 구성하는 단계를 포함할 수 있다. 제1 인에이블 신호 및 제1 모드 신호는 둘 다 프론트 엔드 코어에서 수신될 수 있다. VIO 신호가 논리 로우인 것으로 판단함에 따라, 본 방법은 제2 인에이블 신호를 인에이블 입력에서 조합 논리 코어로 제공하고, 제2 모드 신호를 모드 입력에서 조합 논리 블록으로 제공하고, 조합 논리 블록에서 인에이블 레벨 시프터 및 모드 레벨 시프터로 출력할 제2 인에이블 신호 및 제2 모드 신호를 선택함으로써 디지털 제어 인터페이스를 범용 입/출력(GPIO) 인터페이스로 기능하도록 구성하는 단계를 포함할 수 있다.
일부 구현에서, 본 방법은 VIO 신호가 논리 하이인 것으로 판단함에 따라 프론트 엔드 코어를 리셋 상태에서 액티브 상태로 재구성하는 단계를 포함할 수 있다. 프론트 엔드 코어를 리셋 상태에서 액티브 상태로 재구성하는 단계는 프론트 엔드 코어의 내부 레지스터들의 세트를 디폴트값으로 구성하는 단계를 포함할 수 있다. 본 방법의 일부 구현에 따르면, 내부 레지스터들의 세트 중에서 적어도 하나의 레지스터는 내부 레지스터들의 세트 중에서 적어도 하나의 다른 레지스터와 상이한 디폴트값으로 구성된다.
또한, 본 방법은 인에이블 레벨 시프터의 출력 및 모드 레벨 시프터의 출력을 제공함으로써 전력 증폭기 제어기가 인에이블 레벨 시프터의 출력 및 모드 레벨 시프터의 출력에 기초하여 전력 증폭기의 구성을 가능하게 하는 단계를 포함할 수 있다. 추가로, 본 방법은 VIO 신호가 논리 로우인 것으로 판단함에 따라 프론트 엔드 코어를 리셋 모드에 놓는 것을 포함할 수 있다. 프론트 엔드 코어를 리셋 모드에 놓는 것은 레지스터 레벨 시프터들의 세트에서 디폴트값을 유지하는 것을 포함할 수 있다.
본 발명의 특정 양태는 전력 증폭기의 일부로 포함될 수 있다. 전력 증폭기는 디지털 제어 인터페이스 및 VIO 신호를 디지털 제어 인터페이스로 제공하도록 구성된 모드 선택기를 포함할 수 있다. VIO 신호는 디지털 제어 인터페이스의 모드를 설정하도록 구성될 수 있다. 특정 구현에서, 디지털 제어 인터페이스는 VIO 신호를 수신하도록 구성된 전압 입/출력(VIO) 핀 및 직렬 인터페이스를 제공하도록 구성된 프론트 엔드 코어를 포함한다. 프론트 엔드 코어는 VIO 신호가 제1 논리 레벨을 충족할 때 액티브 상태에 있고 그리고 VIO 신호가 제2 논리 레벨을 충족할 때 인액티브 상태에 있을 수 있다. 디지털 제어 인터페이스는 프론트 엔드 코어가 인액티브 상태로 설정된 경우 범용 입/출력(GPIO) 인터페이스를 제공하도록 구성될 수 있다. 또한, 디지털 제어 인터페이스는 인에이블 신호를 인에이블 레벨 시프터로 그리고 모드 신호를 모드 레벨 시프터로 제공하도록 구성된 조합 논리 블록 및 프론트 엔드 코어가 액티브 상태로 설정된 경우 클럭 신호를 프론트 엔드 코어로 제공하고 프론트 엔드 코어가 인액티브 상태로 설정된 경우 모드 신호를 조합 논리 블록으로 제공하도록 구성된 클럭/모드 핀을 포함할 수 있다. 또한, 디지털 제어 인터페이스는 프론트 엔드 코어가 액티브 상태로 설정된 경우 데이터 신호를 프론트 엔드 코어로 제공하고 프론트 엔드 코어가 인액티브 상태로 설정된 경우 인에이블 신호를 조합 논리 블록으로 제공하도록 구성된 데이터/인에이블 핀을 포함할 수 있다. 어떤 경우에, 디지털 제어 인터페이스는 VIO 신호에 기초하여 인에이블 레벨 시프터 및 모드 레벨 시프터로 각각 제공된 인에이블 신호 및 모드 신호의 소스를 선택하도록 구성된 전원 온 리셋 블록을 포함한다. 일부 구현에서, 전력 증폭기 제어 모듈은 또한 전력 증폭기 및 인에이블 레벨 시프터로부터의 인에이블 신호 그리고 모드 레벨 시프터로부터의 모드 신호를 수신하고, 모드 신호에 기초하여 제어 신호를 전력 증폭기로 제공하도록 구성된 전력 증폭기 제어기를 포함한다. 제어 신호는 전력 증폭기의 동작 모드를 지정할 수 있다.
전력 증폭기 모듈의 일부 구현에서, 데이터/인에이블 핀은 프론트 엔드 코어가 액티브 상태로 설정된 경우 어드레스 신호를 프론트 엔드 코어로 제공하도록 더 구성된다. 어드레스 신호는 프론트 엔드 코어의 레지스터와 관련될 수 있다. 또한, 어떤 경우에, 디지털 제어 인터페이스는 복수의 레지스터 레벨 시프터를 포함한다. 복수의 레지스터 레벨 시프터의 각 레지스터 레벨 시프터는 프론트 엔드 코어로부터의 레지스터 신호를 수신하고 레지스터 신호를 출력함으로써 그 레지스터 신호에 기초하여 전력 증폭기의 구성을 가능하게 하도록 구성될 수 있다. 레지스터 신호는 프론트 엔드 코어와 관련된 복수의 레지스터 중 하나에 저장된 값과 관련될 수 있다. 또한, 어떤 경우에, 적어도 하나의 레지스터 레벨 시프터는 리셋 상태 동안 디폴트 신호를 수신하도록 더 구성된다. 전원 온 리셋 블록은 적어도 하나의 레지스터 레벨 시프터를 리셋 상태에 놓이게 하도록 구성될 수 있다.
일부 실시예에서, 디지털 제어 인터페이스는 VIO 신호를 수신하도록 구성된 전압 입/출력(VIO) 핀을 포함한다. VIO 신호는 제1 논리 레벨 및 제2 논리 레벨 중 하나에 해당할 수 있다. 또한, 디지털 제어 인터페이스는 제1 논리 레벨 및 제2 논리 레벨 중 하나에 해당하는 제1 신호를 수신하도록 구성된 클럭/모드 핀, 및 제1 논리 레벨 및 제2 논리 레벨 중 하나에 해당하는 제2 신호를 수신하도록 구성된 데이터/모드 핀을 포함할 수 있다. 추가로, 디지털 제어 인터페이스는 범용 입/출력(GPIO) 인터페이스 모듈 및 직렬 인터페이스 모듈을 포함할 수 있다. 어떤 경우에, GPIO 인터페이스 모듈은 인에이블 레벨 시프터, 제1 모드 레벨 시프터, 제2 모드 레벨 시프터, 및 조합 논리 블록을 포함한다. 조합 논리 블록은 전력 증폭기 제어기로 출력할 인에이블 신호를 인에이블 레벨 시프터로 제공하도록 구성될 수 있다. 또한, 조합 논리 블록은 전력 증폭기 제어기로 출력할 제1 모드 신호를 제1 모드 레벨 시프터로 그리고 전력 증폭기 제어기로 출력할 제2 모드 신호를 제2 모드 레벨 시프터로 제공하도록 구성될 수 있다. 제1 신호 및 제2 신호 중 하나 이상이 제1 논리 레벨에 해당하고 VIO 신호가 제2 논리 레벨에 해당하는 경우, 인에이블 신호는 인에이블 논리값에 해당할 수 있다. 또한, VIO 신호가 제2 논리 레벨에 해당하는 경우, 제1 모드 신호는 제1 신호에 해당할 수 있고 제2 모드 신호는 제2 신호에 해당할 수 있다. 어떤 경우에, 전력 증폭기 제어기는 적어도 부분적으로 제1 모드 신호 및 제2 모드 신호에 기초하여 전력 증폭기를 제어하도록 구성된다. 직렬 인터페이스 모듈의 일부 구현은 직렬 인터페이스 코어 및 리셋 논리 블록을 포함한다. 직렬 인터페이스 코어는 VIO 신호가 제1 논리 레벨에 해당하는 경우 직렬 인터페이스를 제공하도록 구성될 수 있고 리셋 논리 블록은 VIO 신호가 제2 논리 레벨에 해당하는 경우 직렬 인터페이스 코어를 리셋 모드에 놓이게 하도록 구성될 수 있다.
일부 실시예에서, 제1 신호 및 제2 신호가 각각 제2 논리 레벨에 해당하고 VIO 신호가 제2 논리 레벨에 해당하는 경우, 인에이블 신호는 비인에이블링된 논리값에 해당한다. 또한, 인에이블 신호는 VIO 신호가 제1 논리값에 해당하는 경우 직렬 인터페이스 코어로부터 수신된 직렬 인에이블값에 해당할 수 있다. 추가로, 제1 모드 신호는 VIO 신호가 제1 논리값에 해당하는 경우 직렬 인터페이스 코어로부터 수신된 제1 직렬 모드 신호에 해당할 수 있고 제2 모드 신호는 VIO 신호가 제1 논리값에 해당하는 경우 직렬 인터페이스 코어로부터 수신된 제2 직렬 모드 신호에 해당할 수 있다.
일부 구현에 따르면, 데이터/모드 핀은 VIO 신호가 제1 논리 레벨에 해당하는 경우 어드레스 신호를 직렬 인터페이스 코어로 제공하도록 더 구성된다. 어드레스 신호는 직렬 인터페이스 코어의 레지스터와 관련될 수 있다. 추가로, 클럭/모드 핀은 VIO 신호가 제1 논리 레벨에 해당하는 경우 클럭 신호를 직렬 인터페이스 코어로 제공하도록 더 구성될 수 있다.
디지털 제어 인터페이스는 일부 실시예에서 복수의 레지스터 레벨 시프터를 포함한다. 복수의 레지스터 레벨 시프터의 각 레지스터 레벨 시프터는 직렬 인터페이스 코어에서 레지스터 신호를 수신하고 그 레지스터 신호를 전력 증폭기 제어기로 출력하도록 구성될 수 있다. 이는 어떤 경우에 전력 증폭기 제어기가 레지스터 신호에 기초하여 전력 증폭기의 구성을 가능하게 해준다. 레지스터 신호는 직렬 인터페이스 코어와 관련된 복수의 레지스터 중 하나에 저장된 값과 관련될 수 있다.
일부 실시예에서, 직렬 인터페이스 모듈은 제1 버퍼 및 제2 버퍼를 더 포함한다. 버퍼 제어 신호가 제1 값으로 설정된 경우, 제1 버퍼는 직렬 인터페이스 코어로부터의 데이터가 판독되는 것을 가능하게 하도록 구성되고 제2 버퍼는 직렬 인터페이스 코어에 데이터가 기록되는 것을 막도록 구성될 수 있다. 또한, 버퍼 제어 신호가 제2 값으로 설정된 경우, 제1 버퍼는 직렬 인터페이스 코어로부터의 데이터가 판독되는 것을 막도록 구성되고 제2 버퍼는 직렬 인터페이스 코어에 데이터가 기록되는 것을 가능하게 하도록 구성될 수 있다. 어떤 경우에, 버퍼 제어 신호는 직렬 인터페이스 코어에 의해 생성된다.
본 발명의 일부 실시예는 GPIO 인터페이스 모듈, 및 직렬 인터페이스 코어를 포함할 수 있는 직렬 인터페이스 모듈을 포함하는 디지털 제어 인터페이스에서 다수의 제어 인터페이스를 제공하는 방법을 구현하도록 구성될 수 있다. 본 방법은 디지털 제어 인터페이스의 VIO 입력에서 VIO 신호를 수신하고 VIO 신호가 논리 하이값에 해당하는지를 판단하는 단계를 포함할 수 있다. VIO 신호가 논리 하이값에 해당하는 것으로 판단함에 따라, 본 방법은 클럭 신호를 클럭 입력에서 직렬 인터페이스 코어로 제공하고, 데이터 신호를 데이터 입력에서 직렬 인터페이스 코어로 제공하고, 조합 논리 블록에서, 인에이블 레벨 시프터로 출력할 제1 인에이블 신호, 제1 모드 레벨 시프터로 출력할 제1 모드 신호, 및 제2 모드 레벨 시프터로 출력할 제2 모드 신호를 선택함으로써 디지털 제어 인터페이스를 직렬 인터페이스로 기능하도록 구성하는 단계를 포함할 수 있다. 제1 인에이블 신호, 제1 모드 신호, 및 제2 모드 신호는 각각 직렬 인터페이스 코어에서 수신될 수 있다. VIO 신호가 논리 로우값에 해당하는 것으로 판단함에 따라, 본 방법은 제1 입력 신호 및 제2 입력 신호를 조합 논리 블록으로 제공하고, 조합 논리 블록에서, 인에이블 레벨 시프터로 출력할 제2 인에이블 신호, 제1 모드 레벨 시프터로 출력할 제3 모드 신호, 및 제2 모드 레벨 시프터로 출력할 제4 모드 신호를 선택함으로써 디지털 제어 인터페이스를 범용 입/출력(GPIO) 인터페이스로 기능하도록 구성하는 단계를 포함할 수 있다. 제2 인에이블 신호는 제1 입력 신호 및 제2 입력 신호의 논리 동작에 기초할 수 있다. 또한, 제3 모드 신호는 적어도 부분적으로 제1 입력 신호에 기초할 수 있고, 제4 모드 신호는 적어도 부분적으로 제2 입력 신호에 기초할 수 있다.
본 방법은 어떤 경우에 VIO 신호가 논리 하이값에 해당하는 것으로 판단함에 따라 직렬 인터페이스 코어를 리셋 상태에서 액티브 상태로 재구성하는 단계를 포함한다. 직렬 인터페이스 코어를 리셋 상태에서 액티브 상태로 재구성하는 단계는 직렬 인터페이스 코어의 내부 레지스터들의 세트를 디폴트값으로 구성하는 단계를 포함할 수 있다.
또한, 본 방법은 인에이블 레벨 시프터의 출력, 제1 모드 레벨 시프터의 출력, 및 제2 모드 레벨 시프터의 출력을 전력 증폭기 제어기로 제공하여 인에이블 레벨 시프터의 출력이 인에이블링된 값에 해당하는 경우 전력 증폭기 제어기가 제1 모드 레벨 시프터의 출력 및 제2 모드 레벨 시프터의 출력에 기초하여 전력 증폭기의 구성을 가능하게 하는 단계를 포함할 수 있다. 또한, 본 방법은 VIO 신호가 논리 로우값에 해당하는 것으로 판단함에 따라 직렬 인터페이스 코어를 리셋 모드에 놓이게 하는 단계를 포함할 수 있다. 직렬 인터페이스 코어를 리셋 모드에 놓이게 하는 단계는 디폴트값들의 세트를 직렬 인터페이스 코어의 레지스터들의 세트에 로딩하는 단계를 포함할 수 있다.
본 발명의 특정 양태는 전력 증폭기의 일부로 포함될 수 있다. 전력 증폭기는 디지털 제어 인터페이스, 전력 증폭기, 전력 증폭기 제어기, 및 VIO 신호를 디지털 제어 인터페이스로 제공하도록 구성된 모드 선택기를 포함할 수 있다. 어떤 경우에, VIO 신호는 디지털 제어 인터페이스의 모드를 설정하도록 구성될 수 있고 제1 논리 레벨 및 제2 논리 레벨 중 하나에 해당하는 것일 수 있다. 디지털 제어 인터페이스는 VIO 신호를 수신하도록 구성된 전압 입/출력(VIO) 핀, 제1 논리 레벨 및 제2 논리 레벨 중 하나에 해당하는 제1 신호를 수신하도록 구성된 클럭/모드 핀, 및 제1 논리 레벨 및 제2 논리 레벨 중 하나에 해당하는 제2 신호를 수신하도록 구성된 데이터/모드 핀을 포함할 수 있다. 또한, 디지털 제어 인터페이스는 인에이블 레벨 시프터, 제1 모드 레벨 시프터, 제2 모드 레벨 시프터, 및 조합 논리 블록을 포함할 수 있는 범용 입/출력(GPIO) 인터페이스를 포함할 수 있다. 어떤 경우에, 조합 논리 블록은 전력 증폭기 제어기로 출력할 인에이블 신호를 인에이블 레벨 시프터로 제공하도록 구성된다. 조합 논리 블록은 전력 증폭기 제어기로 출력할 제1 모드 신호를 제1 모드 레벨 시프터로 제공하고 전력 증폭기 제어기로 출력할 제2 모드 신호를 제2 모드 레벨 시프터로 제공하도록 더 구성될 수 있다. 제1 신호 및 제2 신호 중 하나 이상이 제1 논리 레벨에 해당하고 VIO 신호가 제2 논리 레벨에 해당하는 경우, 인에이블 신호는 인에이블 논리값에 해당할 수 있다. 어떤 경우에, VIO 신호가 제2 논리 레벨에 해당하는 경우, 제1 모드 신호는 제1 신호에 해당하고 제2 모드 신호는 제2 신호에 해당한다. 추가로, 디지털 제어 인터페이스는 직렬 인터페이스 코어 및 리셋 논리 블록을 포함할 수 있는 직렬 인터페이스 모듈을 포함할 수 있다. 직렬 인터페이스 코어는 VIO 신호가 제1 논리 레벨에 해당하는 경우 직렬 인터페이스를 제공하도록 구성될 수 있고 리셋 논리 블록은 VIO 신호가 제2 논리 레벨에 해당하는 경우 직렬 인터페이스 코어를 리셋 모드에 놓이게 하도록 구성될 수 있다. 또한, 전력 증폭기 제어기는 인에이블 레벨 시프터로부터의 인에이블 신호, 제1 모드 레벨 시프터로부터의 제1 모드 신호, 그리고 제2 모드 레벨 시프터로부터의 제2 모드 신호를 수신하도록 구성될 수 있다. 추가로, 전력 증폭기 제어기는 적어도 부분적으로 제1 모드 신호 및 제2 모드 신호에 기초하여 제어 신호를 전력 증폭기로 제공하여 전력 증폭기를 제어할 수 있다. 이러한 제어 신호는 전력 증폭기의 동작 모드를 지정할 수 있다.
일부 실시예에서, 무선 장치는 전력 증폭기 모듈을 포함할 수 있다. 전력 증폭기 모듈은 전술한 실시예들 중 하나 이상을 포함할 수 있다. 또한, 무선 장치는 전력 증폭기 모듈에 전력을 공급하도록 구성된 전력 공급장치 및 제어 신호를 전력 증폭기 모듈의 모드 선택기로 제공하도록 구성된 송수신기를 포함할 수 있다.
일부 실시예에서, 디지털 제어 인터페이스는 VIO 신호를 수신하도록 구성된 전압 입/출력(VIO) 핀을 포함한다. 또한, 디지털 제어 인터페이스는 범용 입/출력(GPIO) 인터페이스 모듈 및 직렬 인터페이스 모듈을 포함할 수 있다. GPIO 인터페이스 모듈은 인에이블 레벨 시프터, 제1 모드 레벨 시프터, 제2 모드 레벨 시프터, 및 조합 논리 블록을 포함할 수 있다. 조합 논리 블록은 전력 증폭기 제어기로 출력할 인에이블 신호를 인에이블 레벨 시프터로 제공하도록 구성될 수 있다. 조합 논리 블록은 전력 증폭기 제어기로 출력할 제1 모드 신호를 제1 모드 레벨 시프터로 그리고 전력 증폭기 제어기로 출력할 제2 모드 신호를 제2 모드 레벨 시프터로 제공하도록 더 구성될 수 있다. 직렬 인터페이스 모듈은 직렬 인터페이스 코어 및 리셋 논리 블록을 포함할 수 있다. 직렬 인터페이스 코어는 VIO 신호가 제1 논리 레벨에 해당하는 경우 직렬 인터페이스를 제공하도록 구성될 수 있다. 또한, 리셋 논리 블록은 VIO 신호가 제2 논리 레벨에 해당하는 경우 직렬 인터페이스 코어를 리셋 모드에 놓이게 하도록 구성될 수 있다. 또한, GPIO 인터페이스 모듈은 VIO 신호가 제2 논리 레벨에 해당하는 경우 GPIO 인터페이스를 제공하도록 구성될 수 있다.
특정 구현에서, 디지털 제어 인터페이스는 또한 제1 논리 레벨 및 제2 논리 레벨 중 하나에 해당하는 제1 신호를 수신하도록 구성된 클럭/모드 핀을 포함할 수 있다. 또한, 디지털 제어 인터페이스는 제1 논리 레벨 및 제2 논리 레벨 중 하나에 해당하는 제2 신호를 수신하도록 구성된 데이터/모드 핀을 포함할 수 있다. 어떤 경우에, 제1 신호 및 제2 신호 중 하나 이상이 제1 논리 레벨에 해당하고 VIO 신호가 제2 논리 레벨에 해당하는 경우, 인에이블 신호는 인에이블 논리값에 해당할 수 있다. 추가로, VIO 신호가 제2 논리 레벨에 해당하는 경우, 제1 모드 신호는 제1 신호에 해당할 수 있고 제2 모드 신호는 제2 신호에 해당할 수 있다. 일부 실시예에서, 전력 증폭기 제어기는 적어도 부분적으로 제1 모드 신호 및 제2 모드 신호에 기초하여 전력 증폭기를 제어하도록 구성된다.
용어
문맥이 명백히 달리 요구하지 않는 한, 본 명세서 및 청구항들 전체에 걸쳐, 단어 "포함하다", 및 "포함하는" 등은 배타적이거나 완전한 의미와 상반된 것으로, 즉, "다음으로 한정되는 것은 아니지만, 포함하는(including, but not limited to)"이라는 의미에서 포괄적인 의미로 해석될 것이다. 용어 "결합된"은 두 개의 구성 요소들 간의 접속을 지칭하는 것으로 사용되고, 그 용어는 두 개 이상의 구성 요소들이 직접 접속되거나, 하나 이상의 중간 구성 요소를 통해 접속될 수 있음을 말한다. 추가적으로, 단어 "본 명세서에서", "위에", "아래에", 및 유사 의미의 단어는 본원에서 사용될 때 전체적으로 본원을 나타내고 본원의 어떤 특정 부분을 나타내지 않을 것이다. 문맥이 허용하는 경우, 전술한 상세한 설명에서 단수 및 복수를 이용하는 단어들은 또한 각각 복수 또는 단수를 포함할 수 있다. 두 개 이상 항목들의 목록과 관련하여 단어 "또는"은 그 단어에 대해 다음과 같은 해석, 즉 목록 내 항목들 중 어떤 것, 목록 내 항목들 모두, 및 목록 내 항목들의 어떤 조합을 모두 망라한다.
전술한 본 발명의 실시예의 상세한 설명은 완전하거나 본 발명을 앞에서 개시된 바로 그 형태로 한정하는 것으로 의도되지 않는다. 앞에서 본 발명의 특정 실시예 및 예들은 예시 목적으로 설명되었지만, 당업자가 인식하듯이 본 발명의 범주 내에서 다양한 등가의 변형도 가능하다. 예를 들어, 프로세스 또는 블록들은 소정의 순서로 제시되지만, 대안의 실시예는 단계들을 갖는 루틴, 또는 블록들을 갖는 시스템을 다른 순서로 수행할 수 있거나, 이용할 수 있고, 일부 프로세스 또는 블록들은 삭제되고, 이동되고, 추가되고, 세부분할되고, 결합되고, 및/또는 변경될 수 있다. 이들 프로세스 또는 블록들은 각각 다양한 다른 순서로 구현될 수 있다. 또한, 프로세스 또는 블록들이 때때로 연속적으로 수행되는 것으로 제시되지만, 이러한 프로세스 또는 블록들은 그 대신 동시에 수행될 수 있거나, 다른 시간에 수행될 수 있다.
본 명세서에 제공된 본 발명의 지침은 반드시 전술한 시스템이 아니고 다른 시스템에도 적용될 수 있다. 전술한 다양한 실시예의 구성 요소 및 동작들은 추가 실시예를 제공하기 위해 결합될 수 있다.
본 명세서에 사용된 바와 같은 조건부 언어, 이를테면, 그 중에서도 특히, "할 수 있다", "할지도 모른다, "할 수도 있다", 및 "예를 들어" 등은 특별히 달리 언급되지 않거나, 또는 그와 달리 문맥 내에서 사용된 것으로 이해되지 않는 한, 일반적으로 특정 실시예는 다른 실시예가 포함하지 않지만 특정 특징, 구성 요소 및/또는 상태를 포함한다는 것을 전달하는 것으로 의도된다. 따라서, 그러한 조건부 언어는 일반적으로 특징, 구성 요소 및/또는 상태가 하나 이상의 실시예에 필요하거나 하나 이상의 실시예가 오서(author) 입력 또는 프롬프팅이 있거나 없이 이러한 특징, 구성 요소 및/또는 상태가 어떤 특정 실시예에 포함되거나 수행되는지를 판단하는 논리를 반드시 포함하는 방식으로 이루어진 것임을 함축하는 것으로 의도되지 않는다.
본 발명의 특정 실시예가 설명되었지만, 이러한 실시예는 단지 예를 들어 제시되었고, 본 발명의 범주를 제한하는 것으로 의도되지 않는다. 실제로, 본 명세서에 설명된 신규한 방법 및 시스템은 다양한 다른 형태로 구현될 수 있으며; 또한, 본 발명의 범주로부터 벗어남이 없이 본 명세서에 설명된 방법 및 시스템의 형태에 있어서 다양한 생략, 치환 및 변경이 이루어질 수 있다. 첨부의 청구항들 및 이들의 균등물은 본 발명의 범주 및 정신 내에 속하는 것으로서 그러한 형태 또는 변경을 망라하는 것으로 의도된다.
Claims (56)
- 디지털 제어 인터페이스로서,
전압 입/출력(VIO) 신호를 수신하도록 구성된 VIO 핀;
직렬 인터페이스를 제공하도록 구성된 프론트 엔드(front end) 코어 - 상기 프론트 엔드 코어는 상기 VIO 신호가 제1 논리 레벨을 충족할 때 액티브 상태에 있고 상기 VIO 신호가 제2 논리 레벨을 충족할 때 인액티브 상태에 있으며, 상기 디지털 제어 인터페이스는 상기 프론트 엔드 코어가 상기 인액티브 상태로 설정된 경우 범용 입/출력(GPIO) 인터페이스를 제공하도록 구성됨 - ;
인에이블 신호를 인에이블 레벨 시프터(shifter)로 그리고 모드 신호를 모드 레벨 시프터로 제공하도록 구성된 조합 논리(combinational logic) 블록;
상기 프론트 엔드 코어가 액티브 상태로 설정된 경우 클럭 신호를 상기 프론트 엔드 코어로 그리고 상기 프론트 엔드 코어가 인액티브 상태로 설정된 경우 모드 신호를 상기 조합 논리 블록으로 제공하도록 구성된 클럭/모드 핀;
상기 프론트 엔드 코어가 액티브 상태로 설정된 경우 데이터 신호를 상기 프론트 엔드 코어로 그리고 상기 프론트 엔드 코어가 인액티브 상태로 설정된 경우 인에이블 신호를 상기 조합 논리 블록으로 제공하도록 구성된 데이터/인에이블 핀; 및
상기 VIO 신호에 기초하여, 상기 인에이블 레벨 시프터 및 상기 모드 레벨 시프터로 각각 제공되는 상기 인에이블 신호 및 상기 모드 신호의 소스를 선택하도록 구성된 전원 온 리셋(power on reset) 블록
을 포함하는 디지털 제어 인터페이스. - 제1항에 있어서, 상기 데이터/인에이블 핀은 상기 프론트 엔드 코어가 액티브 상태로 설정된 경우 상기 프론트 엔드 코어의 레지스터와 관련된 어드레스 신호를 상기 프론트 엔드 코어로 제공하도록 더 구성된 디지털 제어 인터페이스.
- 제1항에 있어서, 복수의 레지스터 레벨 시프터를 더 포함하고, 상기 복수의 레지스터 레벨 시프터의 각 레지스터 레벨 시프터는 상기 프론트 엔드 코어로부터 레지스터 신호를 수신하고 상기 레지스터 신호를 출력함으로써 상기 레지스터 신호에 기초하여 전력 증폭기의 구성을 가능하게 하도록 구성되고, 상기 레지스터 신호는 상기 프론트 엔드 코어와 관련된 복수의 레지스터 중 하나에 저장된 값과 관련된 디지털 제어 인터페이스.
- 제3항에 있어서, 적어도 하나의 레지스터 레벨 시프터가 리셋 상태 동안 디폴트 신호를 수신하도록 더 구성된 디지털 제어 인터페이스.
- 제4항에 있어서, 상기 전원 온 리셋 블록은 상기 적어도 하나의 레지스터 레벨 시프터를 상기 리셋 상태에 놓이게 하도록 더 구성된 디지털 제어 인터페이스.
- 제1항에 있어서, 상기 프론트 엔드 코어는 무선 주파수 프론트 엔드(RFFE) 코어를 포함하는 디지털 제어 인터페이스.
- 제1항에 있어서,
상기 데이터/인에이블 핀과 상기 프론트 엔드 코어의 출력 포트 사이에 접속된 제1 버퍼 - 상기 제1 버퍼는 상기 프론트 엔드 코어로부터 데이터가 판독되는 것을 가능하게 하도록 구성됨 - ; 및
상기 데이터/인에이블 핀과 상기 프론트 엔드 코어의 입력 포트 사이에 접속된 제2 버퍼 - 상기 제2 버퍼는 상기 프론트 엔드 코어로 데이터가 제공되는 것을 가능하게 하도록 구성됨 - 를 더 포함하는 디지털 제어 인터페이스. - 제7항에 있어서, 상기 제1 버퍼 및 상기 제2 버퍼는 3상태 버퍼인 디지털 제어 인터페이스.
- 제7항에 있어서, 상기 제1 버퍼와 상기 데이터/인에이블 핀 사이의 접속, 및 상기 제2 버퍼와 상기 데이터/인에이블 핀 사이의 접속은 공유된 경로이고, 상기 제1 버퍼 및 상기 제2 버퍼는 상기 제1 버퍼 및 상기 제2 버퍼를 통한 동시적 데이터 흐름을 막도록 더 구성된 디지털 제어 인터페이스.
- 제1항에 있어서, 상기 전원 온 리셋 블록은 지연된 리셋 신호를 상기 프론트 엔드 코어로 제공하도록 더 구성된 디지털 제어 인터페이스.
- 프론트 엔드 코어 및 조합 논리 블록을 포함하는 디지털 제어 인터페이스에서 다수의 제어 인터페이스를 제공하는 방법으로서,
상기 디지털 제어 인터페이스의 VIO 입력에서 VIO 신호를 수신하는 단계;
상기 VIO 신호가 논리 하이인지를 판단하는 단계;
상기 VIO 신호가 논리 하이인 것으로 판단함에 따라, 클럭 신호를 클럭 입력에서 상기 프론트 엔드 코어로 제공하고, 데이터 신호를 데이터 입력에서 상기 프론트 엔드 코어로 제공하고, 상기 조합 논리 블록에서, 인에이블 레벨 시프터 및 모드 레벨 시프터로 각각 출력할 제1 인에이블 신호 및 제1 모드 신호를 선택함으로써 상기 디지털 제어 인터페이스를 직렬 인터페이스로 기능하도록 구성하는 단계 - 상기 제1 인에이블 신호 및 상기 제1 모드 신호는 상기 프론트 엔드 코어에 의해 제공됨 - ; 및
상기 VIO 신호가 논리 로우인 것으로 판단함에 따라, 제2 인에이블 신호를 인에이블 입력에서 상기 조합 논리 블록으로 제공하고, 제2 모드 신호를 모드 입력에서 상기 조합 논리 블록으로 제공하고, 상기 조합 논리 블록에서, 상기 인에이블 레벨 시프터 및 상기 모드 레벨 시프터로 출력할 상기 제2 인에이블 신호 및 상기 제2 모드 신호를 선택함으로써 상기 디지털 제어 인터페이스를 범용 입/출력(GPIO) 인터페이스로 기능하도록 구성하는 단계
를 포함하는 방법. - 제11항에 있어서, 상기 VIO 신호가 논리 하이인 것으로 판단함에 따라 상기 프론트 엔드 코어를 리셋 상태에서 액티브 상태로 재구성하는 단계를 더 포함하는 방법.
- 제12항에 있어서, 상기 프론트 엔드 코어를 상기 리셋 상태에서 상기 액티브 상태로 재구성하는 단계는 상기 프론트 엔드 코어의 내부 레지스터들의 세트를 디폴트값으로 구성하는 단계를 포함하는 방법.
- 제13항에 있어서, 상기 내부 레지스터들의 세트 중에서 적어도 하나의 레지스터는 상기 내부 레지스터들의 세트 중에서 적어도 하나의 다른 레지스터와 상이한 디폴트값으로 구성된 방법.
- 제11항에 있어서, 상기 인에이블 레벨 시프터의 출력 및 상기 모드 레벨 시프터의 출력을 전력 증폭기 제어기로 제공함으로써 상기 전력 증폭기 제어기가 상기 인에이블 레벨 시프터의 출력 및 상기 모드 레벨 시프터의 출력에 기초하여 전력 증폭기의 구성을 가능하게 하는 단계를 더 포함하는 방법.
- 제11항에 있어서, 상기 VIO 신호가 논리 로우인 것으로 판단함에 따라 상기 프론트 엔드 코어를 리셋 모드에 놓이게 하는 단계를 더 포함하는 방법.
- 제16항에 있어서, 상기 프론트 엔드 코어를 상기 리셋 모드에 놓이게 하는 단계는 레지스터 레벨 시프터들의 세트에서 디폴트값을 유지하는 단계를 포함하는 방법.
- 전력 증폭기 모듈로서,
디지털 제어 인터페이스;
상기 디지털 제어 인터페이스의 모드를 설정하도록 구성된 VIO 신호를 상기 디지털 제어 인터페이스로 제공하도록 구성된 모드 선택기 - 상기 디지털 제어 인터페이스는, 상기 VIO 신호를 수신하도록 구성된 전압 입/출력(VIO) 핀; 직렬 인터페이스를 제공하도록 구성된 프론트 엔드 코어 - 상기 프론트 엔드 코어는 상기 VIO 신호가 제1 논리 레벨을 충족할 때 액티브 상태에 있고 상기 VIO 신호가 제2 논리 레벨을 충족할 때 인액티브 상태에 있고, 상기 디지털 제어 인터페이스는 상기 프론트 엔드 코어가 상기 인액티브 상태로 설정된 경우 범용 입/출력(GPIO) 인터페이스를 제공하도록 구성됨 - ; 인에이블 신호를 인에이블 레벨 시프터로 그리고 모드 신호를 모드 레벨 시프터로 제공하도록 구성된 조합 논리 블록; 상기 프론트 엔드 코어가 액티브 상태로 설정된 경우 클럭 신호를 상기 프론트 엔드 코어로 그리고 상기 프론트 엔드 코어가 인액티브 상태로 설정된 경우 모드 신호를 상기 조합 논리 블록으로 제공하도록 구성된 클럭/모드 핀; 상기 프론트 엔드 코어가 액티브 상태로 설정된 경우 데이터 신호를 상기 프론트 엔드 코어로 그리고 상기 프론트 엔드 코어가 인액티브 상태로 설정된 경우 인에이블 신호를 상기 조합 논리 블록으로 제공하도록 구성된 데이터/인에이블 핀; 및 상기 VIO 신호에 기초하여, 상기 인에이블 레벨 시프터 및 상기 모드 레벨 시프터로 각각 제공되는 상기 인에이블 신호 및 상기 모드 신호의 소스를 선택하도록 구성된 전원 온 리셋 블록을 포함함 - ;
전력 증폭기; 및
상기 인에이블 레벨 시프터로부터의 상기 인에이블 신호 그리고 상기 모드 레벨 시프터로부터의 상기 모드 신호를 수신하고, 상기 전력 증폭기의 동작 모드를 지정하는 제어 신호를 상기 모드 신호에 기초하여 상기 전력 증폭기로 제공하도록 구성된 전력 증폭기 제어기
를 포함하는 전력 증폭기 모듈. - 제18항에 있어서, 상기 데이터/인에이블 핀은 상기 프론트 엔드 코어가 액티브 상태로 설정된 경우 상기 프론트 엔드 코어의 레지스터와 관련된 어드레스 신호를 상기 프론트 엔드 코어로 제공하도록 더 구성된 전력 증폭기 모듈.
- 제18항에 있어서, 상기 디지털 제어 인터페이스는 복수의 레지스터 레벨 시프터를 더 포함하고, 상기 복수의 레지스터 레벨 시프터의 각 레지스터 레벨 시프터는 상기 프론트 엔드 코어로부터 레지스터 신호를 수신하고 상기 레지스터 신호를 출력함으로써 상기 레지스터 신호에 기초하여 전력 증폭기의 구성을 가능하게 하도록 구성되고, 상기 레지스터 신호는 상기 프론트 엔드 코어와 관련된 복수의 레지스터 중 하나에 저장된 값과 관련된 전력 증폭기 모듈.
- 제20항에 있어서, 적어도 하나의 레지스터 레벨 시프터가 리셋 상태 동안 디폴트 신호를 수신하도록 더 구성된 전력 증폭기 모듈.
- 제21항에 있어서, 상기 전원 온 리셋 블록은 상기 적어도 하나의 레지스터 레벨 시프터를 상기 리셋 상태에 놓이게 하도록 더 구성된 전력 증폭기 모듈.
- 제18항에 있어서, 상기 프론트 엔드 코어는 무선 주파수 프론트 엔드(RFFE) 코어를 포함하는 전력 증폭기 모듈.
- 제18항에 있어서, 상기 디지털 제어 인터페이스는,
상기 데이터/인에이블 핀과 상기 프론트 엔드 코어의 출력 포트 사이에 접속된 제1 버퍼 - 상기 제1 버퍼는 상기 프론트 엔드 코어로부터 데이터가 판독되는 것을 가능하게 하도록 구성됨 - ; 및
상기 데이터/인에이블 핀과 상기 프론트 엔드 코어의 입력 포트 사이에 접속된 제2 버퍼 - 상기 제2 버퍼는 상기 프론트 엔드 코어로 데이터가 제공되는 것을 가능하게 하도록 구성됨 - 를 더 포함하는 전력 증폭기 모듈. - 제24항에 있어서, 상기 제1 버퍼 및 상기 제2 버퍼는 3상태 버퍼인 전력 증폭기 모듈.
- 제24항에 있어서, 상기 제1 버퍼와 상기 데이터/인에이블 핀 사이의 접속, 및 상기 제2 버퍼와 상기 데이터/인에이블 핀 사이의 접속은 공유된 경로이고, 상기 제1 버퍼 및 상기 제2 버퍼는 상기 제1 버퍼 및 상기 제2 버퍼를 통한 동시적 데이터 흐름을 막도록 더 구성된 전력 증폭기 모듈.
- 제18에 있어서, 상기 전원 온 리셋 블록은 지연된 리셋 신호를 상기 프론트 엔드 코어로 제공하도록 더 구성된 전력 증폭기 모듈.
- 무선 장치로서,
제18항의 전력 증폭기 모듈,
상기 전력 증폭기 모듈에 전력을 공급하도록 구성된 전력 공급장치, 및
제어 신호를 상기 전력 증폭기 모듈의 모드 선택기로 제공하도록 구성된 송수신기
를 포함하는 무선 장치. - 디지털 제어 인터페이스로서,
전압 입/출력(VIO) 신호를 수신하도록 구성된 VIO 핀;
범용 입/출력(GPIO) 인터페이스 모듈 - 상기 GPIO 인터페이스 모듈은 인에이블 레벨 시프터, 제1 모드 레벨 시프터, 제2 모드 레벨 시프터, 및 조합 논리 블록을 포함하고, 상기 조합 논리 블록은 전력 증폭기 제어기로 출력할 인에이블 신호를 상기 인에이블 레벨 시프터로 제공하도록 구성되고, 상기 조합 논리 블록은 상기 전력 증폭기 제어기로 출력할 제1 모드 신호를 상기 제1 모드 레벨 시프터로 그리고 상기 전력 증폭기 제어기로 출력할 제2 모드 신호를 상기 제2 모드 레벨 시프터로 제공하도록 더 구성됨 - ; 및
직렬 인터페이스 모듈 - 상기 직렬 인터페이스 모듈은 직렬 인터페이스 코어 및 리셋 논리 블록을 포함하고, 상기 직렬 인터페이스 코어는 상기 VIO 신호가 제1 논리 레벨에 해당하는 경우 직렬 인터페이스를 제공하도록 구성되고, 상기 리셋 논리 블록은 상기 VIO 신호가 제2 논리 레벨에 해당하는 경우 상기 직렬 인터페이스 코어를 리셋 모드에 놓이게 하도록 구성되며, 상기 GPIO 인터페이스 모듈은 상기 VIO 신호가 상기 제2 논리 레벨에 해당하는 경우 GPIO 인터페이스를 제공하도록 구성됨 -
을 포함하는 디지털 제어 인터페이스. - 제29항에 있어서,
상기 제1 논리 레벨 및 상기 제2 논리 레벨 중 하나에 해당하는 제1 신호를 수신하도록 구성된 클럭/모드 핀; 및
상기 제1 논리 레벨 및 상기 제2 논리 레벨 중 하나에 해당하는 제2 신호를 수신하도록 구성된 데이터/모드 핀을 더 포함하는 디지털 제어 인터페이스. - 제30항에 있어서, 상기 제1 신호 및 상기 제2 신호 중 하나 이상이 상기 제1 논리 레벨에 해당하고 상기 VIO 신호가 상기 제2 논리 레벨에 해당하는 경우, 상기 인에이블 신호는 인에이블 논리값에 해당하는 디지털 제어 인터페이스.
- 제30항에 있어서, 상기 VIO 신호가 상기 제2 논리 레벨에 해당하는 경우, 상기 제1 모드 신호는 상기 제1 신호에 해당하고 상기 제2 모드 신호는 상기 제2 신호에 해당하는 디지털 제어 인터페이스.
- 제29항에 있어서, 상기 전력 증폭기 제어기는 적어도 부분적으로 상기 제1 모드 신호 및 상기 제2 모드 신호에 기초하여 전력 증폭기를 제어하도록 구성된 디지털 제어 인터페이스.
- 디지털 제어 인터페이스로서,
전압 입/출력(VIO) 신호를 수신하도록 구성된 VIO 핀 - 상기 VIO 신호는 제1 논리 레벨 및 제2 논리 레벨 중 하나에 해당함 - ;
상기 제1 논리 레벨 및 상기 제2 논리 레벨 중 하나에 해당하는 제1 신호를 수신하도록 구성된 클럭/모드 핀;
상기 제1 논리 레벨 및 상기 제2 논리 레벨 중 하나에 해당하는 제2 신호를 수신하도록 구성된 데이터/모드 핀;
범용 입/출력(GPIO) 인터페이스 모듈 - 상기 GPIO 인터페이스 모듈은 인에이블 레벨 시프터, 제1 모드 레벨 시프터, 제2 모드 레벨 시프터, 및 조합 논리 블록을 포함하고, 상기 조합 논리 블록은 전력 증폭기 제어기로 출력할 인에이블 신호를 상기 인에이블 레벨 시프터로 제공하도록 구성되고, 상기 조합 논리 블록은 상기 전력 증폭기 제어기로 출력할 제1 모드 신호를 상기 제1 모드 레벨 시프터로 그리고 상기 전력 증폭기 제어기로 출력할 제2 모드 신호를 상기 제2 모드 레벨 시프터로 제공하도록 더 구성되고, 상기 제1 신호 및 상기 제2 신호 중 하나 이상이 상기 제1 논리 레벨에 해당하고 상기 VIO 신호가 상기 제2 논리 레벨에 해당하는 경우, 상기 인에이블 신호는 인에이블 논리값에 해당하고, 상기 VIO 신호가 상기 제2 논리 레벨에 해당하는 경우, 상기 제1 모드 신호는 상기 제1 신호에 해당하고 상기 제2 모드 신호는 상기 제2 신호에 해당하며, 상기 전력 증폭기 제어기는 적어도 부분적으로 상기 제1 모드 신호 및 상기 제2 모드 신호에 기초하여 전력 증폭기를 제어하도록 구성됨 - ; 및
직렬 인터페이스 모듈 - 상기 직렬 인터페이스 모듈은 직렬 인터페이스 코어 및 리셋 논리 블록을 포함하고, 상기 직렬 인터페이스 코어는 상기 VIO 신호가 상기 제1 논리 레벨에 해당하는 경우 직렬 인터페이스를 제공하도록 구성되고, 상기 리셋 논리 블록은 상기 VIO 신호가 상기 제2 논리 레벨에 해당하는 경우 상기 직렬 인터페이스 코어를 리셋 모드에 놓이게 하도록 구성됨 -
을 포함하는 디지털 제어 인터페이스. - 제34항에 있어서, 상기 제1 신호 및 상기 제2 신호가 각각 상기 제2 논리 레벨에 해당하고 상기 VIO 신호가 상기 제2 논리 레벨에 해당하는 경우, 상기 인에이블 신호는 비인에이블링된(non-enabled) 논리값에 해당하는 디지털 제어 인터페이스.
- 제34항에 있어서, 상기 인에이블 신호는 상기 VIO 신호가 상기 제1 논리값에 해당하는 경우 상기 직렬 인터페이스 코어로부터 수신된 직렬 인에이블 값에 해당하는 디지털 제어 인터페이스.
- 제34항에 있어서, 상기 제1 모드 신호는 상기 VIO 신호가 상기 제1 논리값에 해당하는 경우 상기 직렬 인터페이스 코어로부터 수신된 제1 직렬 모드 신호에 해당하고 상기 제2 모드 신호는 상기 VIO 신호가 상기 제1 논리값에 해당하는 경우 상기 직렬 인터페이스 코어로부터 수신된 제2 직렬 모드 신호에 해당하는 디지털 제어 인터페이스.
- 제34항에 있어서, 상기 데이터/모드 핀은 상기 VIO 신호가 상기 제1 논리 레벨에 해당하는 경우 상기 직렬 인터페이스 코어의 레지스터와 관련된 어드레스 신호를 상기 직렬 인터페이스 코어로 제공하도록 더 구성되고, 상기 클록/모드 핀은 상기 VIO 신호가 상기 제1 논리 레벨에 해당하는 경우 클럭 신호를 상기 직렬 인터페이스 코어로 제공하도록 더 구성된 디지털 제어 인터페이스.
- 제34항에 있어서, 복수의 레지스터 레벨 시프터를 더 포함하고, 상기 복수의 레지스터 레벨 시프터의 각 레지스터 레벨 시프터는 상기 직렬 인터페이스 코어로부터 레지스터 신호를 수신하고 상기 레지스터 신호를 상기 전력 증폭기 제어기로 출력함으로써 상기 전력 증폭기 제어기가 상기 레지스터 신호에 기초하여 상기 전력 증폭기의 구성을 가능하게 하도록 구성되고, 상기 레지스터 신호는 상기 직렬 인터페이스 코어와 관련된 복수의 레지스터 중 하나에 저장된 값과 관련된 디지털 제어 인터페이스.
- 제34항에 있어서, 상기 직렬 인터페이스 모듈은 제1 버퍼 및 제2 버퍼를 더 포함하고, 버퍼 제어 신호가 제1 값으로 설정된 경우 상기 제1 버퍼는 상기 직렬 인터페이스 코어로부터 데이터가 판독되는 것을 가능하게 하도록 구성되고 상기 제2 버퍼는 상기 직렬 인터페이스 코어에 데이터가 기록되는 것을 막도록 구성되며, 상기 버퍼 제어 신호가 제2 값으로 설정된 경우 상기 제1 버퍼는 상기 직렬 인터페이스 코어로부터 데이터가 판독되는 것을 막도록 구성되고 상기 제2 버퍼는 상기 직렬 인터페이스 코어에 데이터가 기록되는 것을 가능하게 하도록 구성된 디지털 제어 인터페이스.
- 제40항에 있어서, 상기 버퍼 제어 신호는 상기 직렬 인터페이스 코어에 의해 생성되는 디지털 제어 인터페이스.
- GPIO 인터페이스 모듈 및 직렬 인터페이스 코어를 포함하는 직렬 인터페이스 모듈을 포함하는 디지털 제어 인터페이스에서 다수의 제어 인터페이스를 제공하는 방법으로서,
상기 디지털 제어 인터페이스의 VIO 입력에서 VIO 신호를 수신하는 단계;
상기 VIO 신호가 논리 하이값에 해당하는지를 판단하는 단계;
상기 VIO 신호가 상기 논리 하이값에 해당하는 것으로 판단함에 따라, 클럭 신호를 클럭 입력에서 상기 직렬 인터페이스 코어로 제공하고, 데이터 신호를 데이터 입력에서 상기 직렬 인터페이스 코어로 제공하고, 조합 논리 블록에서, 인에이블 레벨 시프터로 출력할 제1 인에이블 신호, 제1 모드 레벨 시프터로 출력할 제1 모드 신호, 및 제2 모드 레벨 시프터로 출력할 제2 모드 신호를 선택함으로써 상기 디지털 제어 인터페이스를 직렬 인터페이스로 기능하도록 구성하는 단계 - 상기 제1 인에이블 신호, 상기 제1 모드 신호, 및 상기 제2 모드 신호는 직렬 인터페이스 코어로부터 수신됨 - ; 및
상기 VIO 신호가 논리 로우값에 해당하는 것으로 판단함에 따라, 제1 입력 신호 및 제2 입력 신호를 상기 조합 논리 블록으로 제공하고, 상기 조합 논리 블록에서, 상기 인에이블 레벨 시프터로 출력할 제2 인에이블 신호, 상기 제1 모드 레벨 시프터로 출력할 제3 모드 신호, 및 상기 제2 모드 레벨 시프터로 출력할 제4 모드 신호를 선택함으로써 상기 디지털 제어 인터페이스를 범용 입/출력(GPIO) 인터페이스로 기능하도록 구성하는 단계 - 상기 제2 인에이블 신호는 상기 제1 입력 신호 및 상기 제2 입력 신호의 논리 동작에 기초하고, 상기 제3 모드 신호는 적어도 부분적으로 상기 제1 입력 신호에 기초하고, 상기 제4 모드 신호는 적어도 부분적으로 상기 제2 입력 신호에 기초함 -
를 포함하는 방법. - 제42항에 있어서, 상기 VIO 신호가 상기 논리 하이값에 해당하는 것으로 판단함에 따라 상기 직렬 인터페이스 코어를 리셋 상태에서 액티브 상태로 재구성하는 단계를 더 포함하는 방법.
- 제43항에 있어서, 상기 직렬 인터페이스 코어를 상기 리셋 상태에서 상기 액티브 상태로 재구성하는 단계는 상기 직렬 인터페이스 코어의 내부 레지스터들의 세트를 디폴트값으로 구성하는 단계를 포함하는 방법.
- 제42항에 있어서, 상기 인에이블 레벨 시프터의 출력, 상기 제1 모드 레벨 시프터의 출력, 및 상기 제2 모드 레벨 시프터의 출력을 전력 증폭기 제어기로 제공함으로써 상기 인에이블 레벨 시프터의 출력이 인에이블링된(enabled) 값에 해당하는 경우 상기 전력 증폭기 제어기가 상기 제1 모드 레벨 시프터의 출력 및 상기 제2 모드 레벨 시프터의 출력에 기초하여 전력 증폭기의 구성을 가능하게 하는 단계를 더 포함하는 방법.
- 제42항에 있어서, 상기 VIO 신호가 상기 논리 로우값에 해당하는 것으로 판단함에 따라 상기 직렬 인터페이스 코어를 리셋 모드에 놓이게 하는 단계를 더 포함하는 방법.
- 제46항에 있어서, 상기 직렬 인터페이스 코어를 상기 리셋 모드에 놓이게 하는 단계는 디폴트값들의 세트를 상기 직렬 인터페이스 코어의 레지스터들의 세트에 로딩하는 단계를 포함하는 방법.
- 전력 증폭기 모듈로서,
디지털 제어 인터페이스;
전력 증폭기;
전력 증폭기 제어기; 및
VIO 신호를 상기 디지털 제어 인터페이스로 제공하도록 구성된 모드 선택기 - 상기 VIO 신호는 디지털 제어 인터페이스의 모드를 설정하도록 구성되고, 상기 VIO 신호는 제1 논리 레벨 및 제2 논리 레벨 중 하나에 해당함 -
를 포함하고,
상기 디지털 제어 인터페이스는, 상기 VIO 신호를 수신하도록 구성된 전압 입/출력(VIO) 핀; 상기 제1 논리 레벨 및 상기 제2 논리 레벨 중 하나에 해당하는 제1 신호를 수신하도록 구성된 클럭/모드 핀; 상기 제1 논리 레벨 및 상기 제2 논리 레벨 중 하나에 해당하는 제2 신호를 수신하도록 구성된 데이터/모드 핀; 범용 입/출력(GPIO) 인터페이스 모듈 - 상기 GPIO 인터페이스 모듈은 인에이블 레벨 시프터, 제1 모드 레벨 시프터, 제2 모드 레벨 시프터, 및 조합 논리 블록을 포함하고, 상기 조합 논리 블록은 상기 전력 증폭기 제어기로 출력할 인에이블 신호를 상기 인에이블 레벨 시프터로 제공하도록 구성되고, 상기 조합 논리 블록은 상기 전력 증폭기 제어기로 출력할 제1 모드 신호를 상기 제1 모드 레벨 시프터로 그리고 상기 전력 증폭기 제어기로 출력할 제2 모드 신호를 상기 제2 모드 레벨 시프터로 제공하도록 더 구성되고, 상기 제1 신호 및 상기 제2 신호 중 하나 이상이 제1 논리 레벨에 해당하고 상기 VIO 신호가 상기 제2 논리 레벨에 해당하는 경우 상기 인에이블 신호는 인에이블 논리값에 해당하고, 상기 VIO 신호가 상기 제2 논리 레벨에 해당하는 경우 상기 제1 모드 신호는 상기 제1 신호에 해당하고 상기 제2 모드 신호는 상기 제2 신호에 해당함 - ; 및 직렬 인터페이스 모듈 - 상기 직렬 인터페이스 모듈은 직렬 인터페이스 코어 및 리셋 논리 블록을 포함하고, 상기 직렬 인터페이스 코어는 상기 VIO 신호가 상기 제1 논리 레벨에 해당하는 경우 직렬 인터페이스를 제공하도록 구성되고, 상기 리셋 논리 블록은 상기 VIO 신호가 상기 제2 논리 레벨에 해당하는 경우 상기 직렬 인터페이스 코어를 리셋 모드에 놓이게 하도록 구성됨 - 을 포함하고;
상기 전력 증폭기 제어기는 상기 인에이블 레벨 시프터로부터의 상기 인에이블 신호, 상기 제1 모드 레벨 시프터로부터의 상기 제1 모드 신호, 및 상기 제2 모드 레벨 시프터로부터의 상기 제2 모드 신호를 수신하고, 적어도 부분적으로 상기 제1 모드 신호 및 상기 제2 모드 신호에 기초하여 상기 전력 증폭기의 동작 모드를 지정하는 제어 신호를 상기 전력 증폭기로 제공함으로써 상기 전력 증폭기를 제어하도록 구성된 전력 증폭기 모듈. - 제48항에 있어서, 상기 제1 신호 및 상기 제2 신호가 각각 상기 제2 논리 레벨에 해당하고 상기 VIO 신호가 상기 제2 논리 레벨에 해당하는 경우, 상기 인에이블 신호는 비인에이블링된(non-enabled) 논리값에 해당하는 전력 증폭기 모듈.
- 제48항에 있어서, 상기 인에이블 신호는 상기 VIO 신호가 상기 제1 논리값에 해당하는 경우 상기 직렬 인터페이스 코어로부터 수신된 직렬 인에이블 값에 해당하는 전력 증폭기 모듈.
- 제48항에 있어서, 상기 제1 모드 신호는 상기 VIO 신호가 상기 제1 논리값에 해당하는 경우 상기 직렬 인터페이스 코어로부터 수신된 제1 직렬 모드 신호에 해당고 상기 제2 모드 신호는 상기 VIO 신호가 상기 제1 논리값에 해당하는 경우 상기 직렬 인터페이스 코어로부터 수신된 제2 직렬 모드 신호에 해당하는 전력 증폭기 모듈.
- 제48항에 있어서, 상기 데이터/모드 핀은 상기 VIO 신호가 상기 제1 논리 레벨에 해당하는 경우 상기 직렬 인터페이스 코어의 레지스터와 관련된 어드레스 신호를 상기 직렬 인터페이스 코어로 제공하도록 더 구성되고, 상기 클록/모드 핀은 상기 VIO 신호가 상기 제1 논리 레벨에 해당하는 경우 클럭 신호를 상기 직렬 인터페이스 코어로 제공하도록 더 구성된 전력 증폭기 모듈.
- 제48항에 있어서, 상기 디지털 제어 인터페이스는 복수의 레지스터 레벨 시프터를 더 포함하고, 상기 복수의 레지스터 레벨 시프터의 각 레지스터 레벨 시프터는 상기 직렬 인터페이스 코어로부터 레지스터 신호를 수신하고 상기 레지스터 신호를 상기 전력 증폭기 제어기로 출력함으로써 상기 전력 증폭기 제어기가 상기 레지스터 신호에 기초하여 상기 전력 증폭기의 구성을 가능하게 하도록 구성되고, 상기 레지스터 신호는 상기 직렬 인터페이스 코어와 관련된 복수의 레지스터 중 하나에 저장된 값과 관련된 전력 증폭기 모듈.
- 제48항에 있어서, 상기 직렬 인터페이스 모듈은 제1 버퍼 및 제2 버퍼를 더 포함하고, 버퍼 제어 신호가 제1 값으로 설정된 경우 상기 제1 버퍼는 상기 직렬 인터페이스 코어로부터 데이터가 판독되는 것을 가능하게 하도록 구성되고 상기 제2 버퍼는 상기 직렬 인터페이스 코어에 데이터가 기록되는 것을 막도록 구성되며, 상기 버퍼 제어 신호가 제2 값으로 설정된 경우 상기 제1 버퍼는 상기 직렬 인터페이스 코어로부터 데이터가 판독되는 것을 막도록 구성되고 상기 제2 버퍼는 상기 직렬 인터페이스 코어에 데이터가 기록되는 것을 가능하게 하도록 구성된 전력 증폭기 모듈.
- 제54항에 있어서, 상기 버퍼 제어 신호는 상기 직렬 인터페이스 코어에 의해 생성되는 전력 증폭기 모듈.
- 무선 장치로서,
제48항의 전력 증폭기 모듈,
상기 전력 증폭기 모듈에 전력을 공급하도록 구성된 전력 공급장치, 및
제어 신호를 상기 전력 증폭기 모듈의 모드 선택기로 제공하도록 구성된 송수신기
를 포함하는 무선 장치.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201161550856P | 2011-10-24 | 2011-10-24 | |
| US61/550,856 | 2011-10-24 | ||
| US201261589753P | 2012-01-23 | 2012-01-23 | |
| US61/589,753 | 2012-01-23 | ||
| PCT/US2012/061499 WO2013062975A1 (en) | 2011-10-24 | 2012-10-23 | Dual mode power amplifier control interface |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140082846A true KR20140082846A (ko) | 2014-07-02 |
| KR101859252B1 KR101859252B1 (ko) | 2018-05-18 |
Family
ID=48135953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020147013993A Active KR101859252B1 (ko) | 2011-10-24 | 2012-10-23 | 듀얼 모드 전력 증폭기 제어 인터페이스 |
Country Status (5)
| Country | Link |
|---|---|
| US (5) | US8791719B2 (ko) |
| KR (1) | KR101859252B1 (ko) |
| CN (1) | CN104012000B (ko) |
| TW (3) | TWI545889B (ko) |
| WO (1) | WO2013062975A1 (ko) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9679869B2 (en) | 2011-09-02 | 2017-06-13 | Skyworks Solutions, Inc. | Transmission line for high performance radio frequency applications |
| US8791719B2 (en) * | 2011-10-24 | 2014-07-29 | Skyworks Solutions, Inc. | Dual mode power amplifier control interface with a two-mode general purpose input/output interface |
| KR101584042B1 (ko) | 2012-06-14 | 2016-01-08 | 스카이워크스 솔루션즈, 인코포레이티드 | 관련된 시스템, 장치, 및 방법을 포함하는 전력 증폭기 모듈 |
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-
2012
- 2012-10-23 US US13/658,488 patent/US8791719B2/en active Active
- 2012-10-23 KR KR1020147013993A patent/KR101859252B1/ko active Active
- 2012-10-23 US US13/658,522 patent/US8719459B2/en active Active
- 2012-10-23 CN CN201280063914.1A patent/CN104012000B/zh active Active
- 2012-10-23 WO PCT/US2012/061499 patent/WO2013062975A1/en active Application Filing
- 2012-10-24 TW TW101139330A patent/TWI545889B/zh active
- 2012-10-24 TW TW105127719A patent/TWI587650B/zh active
- 2012-10-24 TW TW101139338A patent/TWI561018B/zh active
-
2014
- 2014-06-10 US US14/300,998 patent/US9214979B2/en active Active
-
2015
- 2015-11-10 US US14/937,419 patent/US9543919B2/en active Active
-
2016
- 2016-12-22 US US15/388,138 patent/US10033385B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN104012000A (zh) | 2014-08-27 |
| US9543919B2 (en) | 2017-01-10 |
| US20130100993A1 (en) | 2013-04-25 |
| US20170207786A1 (en) | 2017-07-20 |
| US8719459B2 (en) | 2014-05-06 |
| TWI561018B (en) | 2016-12-01 |
| US9214979B2 (en) | 2015-12-15 |
| TWI545889B (zh) | 2016-08-11 |
| US8791719B2 (en) | 2014-07-29 |
| US20130135025A1 (en) | 2013-05-30 |
| TW201644209A (zh) | 2016-12-16 |
| US20140349589A1 (en) | 2014-11-27 |
| US20160134251A1 (en) | 2016-05-12 |
| KR101859252B1 (ko) | 2018-05-18 |
| TW201322619A (zh) | 2013-06-01 |
| CN104012000B (zh) | 2017-03-08 |
| TWI587650B (zh) | 2017-06-11 |
| WO2013062975A1 (en) | 2013-05-02 |
| TW201325107A (zh) | 2013-06-16 |
| US10033385B2 (en) | 2018-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0105 | International application |
Patent event date: 20140523 Patent event code: PA01051R01D Comment text: International Patent Application |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| A302 | Request for accelerated examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20171019 Comment text: Request for Examination of Application |
|
| PA0302 | Request for accelerated examination |
Patent event date: 20171019 Patent event code: PA03022R01D Comment text: Request for Accelerated Examination |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20180110 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20180413 |
|
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20180511 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20180511 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20210430 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20220428 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20230426 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20240425 Start annual number: 7 End annual number: 7 |