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KR20100024899A - 질화물계 반도체 광소자를 제조하는 방법, 및 에피택셜 웨이퍼를 제조하는 방법 - Google Patents

질화물계 반도체 광소자를 제조하는 방법, 및 에피택셜 웨이퍼를 제조하는 방법 Download PDF

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KR20100024899A
KR20100024899A KR1020090076600A KR20090076600A KR20100024899A KR 20100024899 A KR20100024899 A KR 20100024899A KR 1020090076600 A KR1020090076600 A KR 1020090076600A KR 20090076600 A KR20090076600 A KR 20090076600A KR 20100024899 A KR20100024899 A KR 20100024899A
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based semiconductor
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KR1020090076600A
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가츠시 아키타
요헤이 엔야
다카시 교노
다카미치 스미토모
유스케 요시즈미
마사키 우에노
다카오 나카무라
Original Assignee
스미토모덴키고교가부시키가이샤
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Abstract

본 발명은, 질화갈륨계 반도체 영역의 반극성 주요면 상에, 양호한 발광 특성을 갖는 질화물계 반도체 광소자 및 에피택셜 웨이퍼를 제조하는 방법을 제공하는 것을 과제로 한다.
공정 S106에서는, 성장로(10)의 온도를 온도 TW로 유지하여, 반극성 주요면(23a) 상에 시각 t4∼t5의 기간에서 InXGa1-XN 우물층(25a)을 성장시킨다. 공정 S107에서는, 우물층(25a)의 성장 완료 직후에, 온도 TW에서, 우물층(25a)의 주요면을 덮는 보호층(27a)의 성장을 개시한다. 보호층(27a)은, 우물층(25a)의 밴드갭 에너지보다 크고 장벽층(23)의 밴드갭 에너지 이하의 질화갈륨계 반도체로 이루어진다. 공정 S108에서는, 장벽층을 성장시키기 전에 성장 온도 TW로부터 성장 온도 TB로 성장로(10)의 온도를 변경한다. 성장로(10)의 온도를 성장 온도 TB로 유지하면서, 시각 t8∼t9에서, 질화갈륨계 반도체로 이루어지는 장벽층(29a)을 보호층(27a) 상에 성장시킨다.
Figure P1020090076600
질화물계 반도체 광소자

Description

질화물계 반도체 광소자를 제조하는 방법, 및 에피택셜 웨이퍼를 제조하는 방법{METHOD FOR PRODUCING NITRIDE SEMICONDUCTOR OPTICAL DEVICE AND EPTAXIAL WAFER}
본 발명은, 질화물계 반도체 광소자를 제조하는 방법, 및 에피택셜 웨이퍼를 제조하는 방법에 관한 것이다.
특허 문헌 1에는, 질화물 반도체 발광 소자가 기재되어 있다. 그 실시예 중, 발광 다이오드는 c면 사파이어 기판 및 GaN 기판 상에 제작되어 있다. 질화물 반도체 발광 소자의 제작에 있어서, 두께 2 ㎚의 In0.15Ga0.85N 우물층을 섭씨 750도에서 성장시킨 후에, 섭씨 750도로부터 섭씨 1050도로 승온하면서, 두께 3 ㎚의 GaN 장벽층을 성장시키고, 또한 섭씨 1050도에서 두께 12 ㎚의 GaN 장벽층을 성장시킨다. 발광 다이오드의 피크 파장은 약 460 ㎚이다.
특허 문헌 2에는, Ⅲ족 질화물 발광 소자가 기재되어 있다. Ⅲ족 질화물 발광 소자의 발광층은, c면 사파이어 기판 상에 형성되어 있고, AlGaN 장벽층과 InGaN 우물층을 포함한다. AlGaN 장벽층은 섭씨 1100도에서 성장되고 있고, InGaN 우물층은 섭씨 800도에서 성장된다.
특허 문헌 3에는, Ⅲ족 질화물 발광 소자가 기재되어 있다. Ⅲ족 질화물 발광 소자의 발광층은, a면 사파이어 기판 상에 형성되어 있고, GaN 장벽층과 InGaN 우물층을 포함한다. GaN 장벽층은 섭씨 900도에서 성장되고 있고, InGaN 우물층은 섭씨 750도에서 성장된다.
특허 문헌 4에는, c면 사파이어 기판 상에 형성된 발광 다이오드가 기재되어 있다. 발광 다이오드의 활성층의 제작에 있어서, InGaN 우물층의 성장 온도는 InGaN 장벽층의 성장 온도와 동일하다. 이 성장 온도는 섭씨 800도이다.
특허 문헌 5에는, c면 사파이어 기판 상에 형성된 발광 다이오드가 기재되어 있다. 발광 다이오드의 활성층의 제작에서는, InGaN 우물층의 성장 온도가 InGaN 장벽층의 성장 온도와 동일하고, 이 성장 온도는 섭씨 750도이다.
[특허 문헌 1] 일본 특허 공개 제2002-43618호 공보
[특허 문헌 2] 일본 특허 공개 평성 제10-12922호 공보
[특허 문헌 3] 일본 특허 공개 평성 제10-135514호 공보
[특허 문헌 4] 일본 특허 공개 평성 제06-268257호 공보
[특허 문헌 5] 일본 특허 공개 평성 제11-224972호 공보
특허 문헌 4 및 특허 문헌 5의 발광 소자에서는, InGaN 우물층 및 InGaN 장벽층은 동일한 온도에서 성장되고 있었다. 한편, 특허 문헌 2 및 특허 문헌 3의 InGaN 우물층 및 InGaN 장벽층은 다른 온도에서 성장되고 있었다. 그러나, 우물층의 성장 후에 우물층의 성장 온도로부터 장벽층의 성장 온도로 승온하는 중에, 우물층의 반도체 결정이 분해되고 있었다. 이 분해에 의해, 우물층의 결정 품질은 열화하고 있었다.
특허 문헌 1에 기재된 방법에서는, 우물층의 성장 후에, 우물층의 성장 온도로부터 장벽층의 성장 온도까지 승온하고 있는 동안에 GaN 장벽층을 성장시킨다. 또한 장벽층의 성장 온도에 도달한 후에, 다른 GaN 장벽층을 성장시킨다.
발명자들의 지견에 따르면, 질화갈륨계 반도체의 c면 주요면 상에 우물층을 성장시킬 때, 우물층 성장 온도로부터 장벽층 성장 온도까지 승온하고 있는 동안, 및 장벽층 성장 온도에서 장벽층을 성장시키고 있는 동안에, 우물층의 반도체 결정의 분해가 발생하고 있다. 이러한 현상은, 반극성의 질화갈륨계 반도체 영역 상에, 인듐을 포함하는 질화갈륨계 반도체의 우물층을 성장시킬 때에는 보여지지 않는다. 이것은 발명자가 실험에 의해 깨달아 알게된 것이다.
본 발명은, 질화갈륨계 반도체 영역의 반극성 주요면 상에 반도체를 성장시킴으로써, 양호한 발광 특성을 갖는 질화물계 반도체 광소자를 제조하는 방법을 제공하는 것을 목적으로 한다. 본 발명의 다른 목적은, 이 질화물계 반도체 광소자 를 위한 에피택셜 웨이퍼를 제조하는 방법을 제공하는 것이다.
본 발명의 일 측면은, 질화물계 반도체 광소자를 제조하는 방법이다. 이 방법은 하기 공정을 포함한다.
(a) 성장로의 온도를 우물층 성장 온도로 유지하면서, 반극성의 주요면을 갖는 질화갈륨계 반도체 영역 상에, 활성층을 위한 우물층을 성장시키는 공정
(b) 상기 우물층의 성장 완료 직후에, 상기 우물층의 주요면을 덮는 보호층을 성장시키는 공정
(c) 상기 보호층을 성장시킨 후에, 상기 보호층의 주요면 상에 상기 활성층을 위한 장벽층을 장벽층 성장 온도에서 성장시키는 공정
상기 보호층의 두께는 상기 장벽층의 두께보다 작다. 상기 장벽층 성장 온도는 상기 우물층 성장 온도보다 높다. 상기 장벽층 성장 온도는, 상기 우물층 성장 온도보다 큰 제1 온도 이상이고, 상기 장벽층의 성장은, 상기 성장로의 온도가 상기 제1 온도에 도달했을 때에 개시된다. 상기 보호층의 성장 온도는, 상기 우물층 성장 온도 이상이고 제1 온도 미만의 온도 범위를 가진다. 상기 우물층은, 인듐을 포함하는 질화갈륨계 반도체로 이루어진다. 상기 장벽층은, 상기 우물층의 밴드갭 에너지보다 큰 밴드갭 에너지를 갖는 질화물 반도체로 이루어진다. 상기 보호층은, 상기 우물층의 밴드갭 에너지보다 큰 밴드갭 에너지를 갖는 질화갈륨계 반도체로 이루어진다. 상기 우물층의 주요면은 반극성면을 갖고, 상기 보호층의 주요면은 반극성면을 가지며, 상기 장벽층의 주요면은 반극성면을 갖는다.
이 방법에 따르면, 우물층이, 질화갈륨계 반도체 영역의 주요면(반극성면) 상에 성장된다. 이 주요면 상의 우물층의 성장 완료 직후에, 보호층이 우물층의 주요면을 덮도록 성장된다. 이런 후에, 장벽층은, 우물층 성장 온도보다 큰 장벽층 성장 온도에서 보호층 상에 성장된다.
반극성면 상에 성장된 우물층에 비해서, c면 주요면 상에 성장된 우물층의 반도체 결정은 분해되기 쉽다. 따라서, 반극성면 상의 우물층을 사용함으로써, 양호한 발광 특성을 갖는 질화물계 반도체 광소자를 제조할 수 있다. 장벽층을 우물층 성장 온도보다 큰 장벽층 성장 온도에서 성장시킬 때, 우물층은 보호층에 덮여 있기 때문에, 보호층에 덮힌 우물층의 분해는, c면 주요면 상의 우물층에 비해서 작아진다.
본 발명에 따른 방법은, 상기 보호층을 성장시킨 후에, 반도체의 성장 없이, 상기 성장로의 온도를 상기 우물층 성장 온도로부터 상기 제1 온도로 승온하는 공정을 더 포함할 수 있다. 상기 보호층은, 상기 성장로의 온도 변경을 개시하기 전에, 상기 우물층 성장 온도와 동일한 온도에서 성장된다.
이 방법에 따르면, 보호층이 성장로의 온도 변경을 개시하기 전에 성장된다. 즉, 우물층 상에 보호층을 성장시킨 후에 성장로의 온도 상승이 개시된다. 우물층은 보호층으로 덮힌 후에, 우물층의 성장 온도보다 높은 온도에 노출된다.
본 발명에 의한 방법에 따르면, 상기 성장로의 온도를 상기 우물층 성장 온도로부터 승온하면서, 상기 보호층을 성장시킨다.
이 방법에 따르면, 우물층의 성장 완료 직후에, 보호층을 성장시킨다. 이 성장은, 성장로의 온도를 우물층 성장 온도로부터 승온하면서 행해진다. 즉, 승온의 개시와 함께 보호층의 성장이 개시되기 때문에, 우물층 성장 온도보다 고온 시에 있어서, 우물층은 보호층에 덮여 있다. 이와 같이 보호층에 덮힌 우물층은, 덮여 있지 않은 우물층보다 분해되기 어렵다. 또한 전술한 바와 같이, 반극성 주요면을 갖는 우물층의 반도체 결정의 분해는, c면 주요면 상에 성장된 우물층에 비해서 발생하기 어렵다. 따라서, 본 발명에 따른 반극성면 상의 우물층을 포함하는 질화물계 반도체 광소자는, 양호한 발광 특성을 갖는다.
또한, 승온 중에 보호층의 성장이 행해지기 때문에, 보호층의 결정성은, 성장이 진행됨에 따라 좋아진다.
본 발명에 따른 방법에서는, 상기 보호층은, 상기 성장로의 온도를 상기 우물층 성장 온도로부터 상기 제1 온도로 변경하는 전체 기간에 걸쳐 성장되고, 상기 장벽층은, 상기 보호층의 성장 직후에 계속해서 성장된다.
이 방법에 따르면, 우물층의 성장 완료 직후에 성장로의 온도를 우물층 성장 온도로부터 장벽층 성장 온도 이하의 제1 온도로 승온하면서, 보호층을 성장시킨다. 보호층의 성능(우물층을 보호하는 성능)은, 비교적 낮은 온도에서 성장되는 보호층의 일부분에 의해서도 제공된다. 이 보호능은, 성장이 없는 나머지 온도 변경 기간을, 반도체층을 성장시키는 기간으로 치환해도 없어지는 것이 아니다. 즉, 성장로의 온도 상승이, 보호층을 성장시키면서 행해지기 때문에, 우물층이, 우물층 성장 온도보다 고온에 노출될 때에는 보호층에 의해 우물층을 덮을 수 있다. 또한, 반극성을 나타내는 주요면을 갖는 우물층의 반도체 결정은, c면 주요면 상에 성장된 우물층의 반도체 결정보다 분해되기 어렵다. 또한, 승온 중에 보호층의 성장이 행해지기 때문에, 보호층의 성장이 진행됨에 따라, 보호층의 결정성은 좋아진다.
본 발명에 따른 방법에서는, 상기 성장로의 온도를 상기 장벽층 성장 온도보다 작은 제2 온도로 상기 우물층 성장 온도로부터 승온하면서 상기 보호층을 성장시킨다.
그 방법은, 상기 보호층을 성장시킨 후에, 질화갈륨계 반도체를 성장시키지 않고서, 상기 성장로의 온도를 상기 제2 온도로부터 상기 제1 온도를 향해 승온하는 공정을 더 포함할 수 있다. 상기 우물층 성장 온도로부터 상기 제2 온도로의 평균 승온 속도는, 상기 제2 온도로부터 상기 제1 온도로의 평균 승온 속도보다 커도 좋다.
이 방법에 따르면, 보호층을 성장시킨 후에 성장로의 온도가 승온된다. 보호층의 성장이 승온 기간의 일부분에서 행해지고, 또한 이 기간의 온도 변경 속도가 크다. 그러므로, 보호층은, 성장 기간이 경과함에 따라, 보다 높은 온도에서 성막(成膜)된다. 따라서, 양호한 결정 품질의 보호층을 성장시킬 수 있다.
본 발명에 따른 방법에 있어서, 상기 장벽층 성장 온도는 일정하게 유지될 수 있다. 이 방법에 따르면, 장벽층 전체가, 장벽층으로서의 성능을 획득할 수 있는 성장 온도 이상의 온도에서 성장된다. 이렇게 해서 얻어진 장벽층은, 충분히 그 성능을 발휘한다. 또한, 장벽층 성장 온도를 일정하게 유지함으로써, 장벽층 성장 온도와 우물층 성장 온도의 차이가 커지는 것을 방지할 수 있다.
본 발명에 따른 방법에서는, 상기 제1 온도로부터 상기 제1 온도보다 큰 제3 온도로 변경하면서, 상기 장벽층의 적어도 일부분을 성장시킬 수 있다.
이 방법에 따르면, 장벽층의 적어도 일부분이, 성장로의 온도를 변경하면서 성장된다. 그러나, 장벽층 전체는, 장벽층이 장벽층으로서의 성능을 획득할 수 있는 성장 온도 이상의 온도에서 성장된다.
본 발명에 따른 방법에서는, 상기 우물층 성장 온도로부터 상기 제1 온도로의 평균 승온 속도는, 상기 제1 온도로부터 상기 제3 온도로의 평균 승온 속도보다 클 수 있다.
이 방법에 따르면, 우물층 성장 온도로부터 장벽층 성장 온도로의 승온의 대부분은, 보호층을 위한 성장 기간에 행해진다. 그러므로, 장벽층의 성장 개시 시에는, 성장로의 온도를 충분히 높게 할 수 있다.
본 발명에 따른 방법에서는, 상기 보호층의 성장에서의 갈륨 원료의 공급량은, 상기 장벽층의 성장에서의 갈륨 원료의 공급량보다 작다. 이 방법에 따르면, 갈륨 원료의 공급량에 따라, 보호층 및 장벽층의 성장 속도가 조정된다.
본 발명에 따른 방법은, 육방 결정계 반도체 InSAlTGa1-S-TN(0≤S≤1, 0≤T≤1, 0≤S+T≤1)으로 이루어지는 기판을 준비하는 공정을 더 포함할 수 있다. 상기 기판의 상기 주요면은, 그 육방 결정계 반도체의 {0001}면 또는 {000-1}면을 기준으로 하여 10도 이상 85도 이하의 범위의 각도로 경사져 있다. 이 방법에 따르면, 반극성면을 제공하기 위해서는, 성장용 기판의 주요면의 경사각을 규정하는 것이 좋다.
본 발명에 따른 방법은, 상기 성막 공정(상기 기판의 주요면 상에 반도체를 형성하는 공정)에 앞서, 상기 기판의 상기 주요면에 열처리를 행함으로써, 상기 기판에, 개질된 주요면을 형성하는 공정을 더 포함할 수 있다. 상기 열처리는, 암모니아 및 수소를 포함하는 가스 분위기 내에서 행해진다. 상기 질화갈륨계 반도체 영역이, 상기 기판의 상기 개질된 주요면 상에 마련된다.
이 방법에 따르면, 주요면의 경사 각도를 조절함으로써, 반극성의 주요면을 형성할 수 있다. 이 반극성 주요면은, c면 주요면과는 다른 표면 구조를 갖는다. 상기 성막 공정 전에 열처리를 기판의 주요면에 실시함으로써, c면 주요면에서는 발생할 수 없는 개질(modification)이 반극성의 주요면에 발생한다.
본 발명에 따른 방법은, 제1 도전형 질화갈륨계 반도체 영역을, 상기 기판 상에 에피택셜로 성장시키는 공정을 더 포함할 수 있다. 상기 제1 도전형 질화갈륨계 반도체 영역의 주요면은, 상기 질화갈륨계 반도체의 {0001}면 또는 {000-1}면을 기준으로 하여 50도보다 크고 80도 미만의 범위의 각도로 경사져 있다.
이 방법에 따르면, 제1 도전형 질화갈륨계 반도체 영역의 주요면의 구조는, 기판 주요면을 경사시킴으로써 형성할 수 있다. 기판의 육방 결정계 반도체 InSAlTGa1-S-TN 반도체의 {0001}면 또는 {000-1}면을 기준으로 하여 50도보다 크고 80도 미만의 범위의 각도로 경사질 때, 즉 경사각이 비교적 클 때, 인듐을 포함하는 질화갈륨계 반도체의 성장에 좋다.
본 발명에 따른 방법에서는, 상기 기판은, c축 방향으로 신장하는 관통 전위의 밀도가 제1 관통 전위 밀도보다 큰 복수의 제1 영역과, c축 방향으로 신장하는 관통 전위의 밀도가 제1 관통 전위 밀도보다 작은 복수의 제2 영역을 포함하고, 상기 제1 및 제2 영역은 교대로 배치되어 있으며, 상기 기판의 상기 주요면에는 상기 제1 및 제2 영역이 나타나 있다. 이 방법에 따르면, 관통 전위 밀도가 보다 작은 상기 제2 영역이 반도체 디바이스의 제작에 이용 가능하다.
본 발명에 따른 방법에서는, 상기 제2 영역의 상기 관통 전위의 밀도는 1×107 ㎝-2 미만일 수 있다. 이 방법에 따르면, 저전위의 활성층을 성장시킬 수 있다.
본 발명에 따른 방법에서는, 상기 기판은 GaN으로 이루어질 수 있다. 이 방법에 따르면, 양호한 결정 품질의 에피택셜 성장이 가능하다.
본 발명에 따른 방법에서는, 상기 질화갈륨계 반도체 영역의 상기 주요면은, 질화갈륨계 반도체 영역의 a축 방향으로 경사져 있을 수 있다. 이 방법에 따르면, m면에서의 벽개(劈開)가 가능해진다. 또한, 본 발명에 따른 방법에서는, 상기 질화갈륨계 반도체 영역의 상기 주요면은, 질화갈륨계 반도체 영역의 m축 방향으로 경사져 있을 수 있다. 이 방법에 따르면, 인듐의 혼합 효율이 양호하며, 이 결과, 양호한 발광 특성을 얻을 수 있다. 또한, 본 발명에 따른 방법에서는, 상기 질화갈륨계 반도체 영역의 상기 주요면은, 질화갈륨계 반도체 영역의 <12-30>축 방향으로 경사져 있을 수 있다.
본 발명에 따른 다른 측면은, 질화물계 반도체 광소자를 위한 에피택셜 웨이퍼를 제조하는 방법이다. 이 방법은, (a) 육방 결정계 반도체 InSAlTGa1-S-TN(0≤S≤1, 0≤T≤1, 0≤S+T≤1)으로 이루어지고, 반극성의 주요면을 갖는 기판을 준비하는 공정과, (b) 상기 기판의 주요면 상에, 반극성의 주요면을 갖는 질화갈륨계 반도체 영역을 형성하는 공정과, (c) 성장로의 온도를 우물층 성장 온도로 유지하면서, 상기 질화갈륨계 반도체 영역 상에, 활성층을 위한 우물층을 성장시키는 공정과, (d) 상기 우물층의 주요면을 덮는 보호층을 성장시키는 공정과, (e) 상기 보호층을 성장시킨 후에, 상기 보호층의 주요면 상에 상기 활성층을 위한 장벽층을 장벽층 성장 온도에서 성장시키는 공정을 포함할 수 있다. 상기 보호층의 두께는 상기 장벽층의 두께보다 작다. 상기 장벽층 성장 온도는 상기 우물층 성장 온도보다 높다. 상기 장벽층 성장 온도는, 상기 우물층 성장 온도보다 큰 제1 온도 이상이다. 상기 장벽층의 성장은, 상기 성장로의 온도가 상기 제1 온도에 도달했을 때에 개시된다. 상기 보호층의 성장 온도는, 상기 우물층 성장 온도 이상이며 제1 온도 미만의 온도 범위를 가진다. 상기 우물층은, 인듐을 포함하는 질화갈륨계 반도체로 이루어진다. 상기 장벽층은, 상기 우물층의 밴드갭 에너지보다 큰 밴드갭 에너지를 갖는 질화물 반도체로 이루어진다. 상기 보호층은, 상기 우물층의 밴드갭 에너지보다 큰 밴드갭 에너지를 갖는 질화갈륨계 반도체로 이루어지고, 상기 우물층의 주요면은 반극성면을 가지며, 상기 보호층의 주요면은 반극성면을 갖고, 상기 장벽층의 주요면은 반극성면을 갖는다.
이 방법에 따르면, 우물층이 질화갈륨계 반도체 영역의 주요면(반극성면) 상에 성장된다. 이 주요면 상에의 우물층의 성장 완료 직후에, 보호층이 우물층의 주요면을 덮도록 성장된다. 이런 후에, 장벽층은, 우물층 성장 온도보다 큰 장벽층 성장 온도에서 보호층 상에 성장된다.
반극성 주요면 상에 성장된 우물층은, c면 주요면 상에 성장된 우물층과 비교해서, 우물층의 반도체 결정이 분해되기 어렵다. 장벽층을 우물층 성장 온도보다 큰 장벽층 성장 온도에서 성장시킬 때, 보호층에 덮힌 우물층에서는, 반극성면 상의 우물층의 분해는 c면 주요면 상의 우물층에 비해서 작아진다.
한편, c면 주요면 상에 성장된 우물층은, 반극성면 상에 성장된 우물층의 분해에 비해서 발생하기 쉽다.
따라서, 이 방법에 따르면, 양호한 발광 특성을 갖는 질화물계 반도체 광소자를 제조할 수 있다.
본 발명에 따른 방법은, 상기 성막 공정(상기 기판 상에 반도체를 형성하는 공정)에 앞서, 상기 기판의 상기 주요면에 열처리를 행함으로써, 상기 기판에, 개질된 주요면을 형성하는 공정을 더 포함할 수 있다. 상기 열처리는, 암모니아 및 수소를 포함하는 가스 분위기 내에서 행해진다. 상기 기판의 상기 주요면은, 그 육방 결정계 반도체의 {0001}면 또는 {000-1}면을 기준으로 하여 50도보다 크고 80도 미만의 범위의 각도로 경사져 있다.
이 방법에 따르면, 주요면의 경사 각도를 조절함으로써, 반극성의 주요면을 형성할 수 있다. 반극성 주요면은 c면 주요면과는 다른 표면 구조를 갖는다. 상 기 열처리를 반극성 주요면에 실시함으로써, 그 주요면이 개질된다. 또한, 이 개질은 c면 주요면에서는 얻어지지 않는다. 또한, 질화갈륨계 반도체 영역의 주요면의 구조는 기판 주요면의 경사에 의해 형성할 수 있다. 기판의 육방 결정계 반도체 InSAlTGa1-S-TN 반도체의 {0001}면 또는 {000-1}면을 기준으로 하여 50도보다 크고 80도 미만의 범위의 각도로 경사질 때, 즉 경사각이 비교적 클 때, 인듐을 포함하는 질화갈륨계 반도체의 성장에 좋다.
본 발명의 상술한 목적 및 다른 목적, 특징, 및 이점은, 첨부 도면을 참조하여 진행되는 본 발명의 적합한 실시형태의 이하의 상세한 기술로부터, 보다 용이하게 명백해진다.
이상 설명한 바와 같이, 본 발명에 따르면, 질화갈륨계 반도체 영역의 반극성 주요면 상에, 양호한 발광 특성을 갖는 질화물계 반도체 광소자를 제조하는 방법이 제공되며, 또한 이 질화물계 반도체 광소자를 위한 에피택셜 웨이퍼를 제조하는 방법이 제공된다.
본 발명의 지견은, 예시로서 나타난 첨부 도면을 참조하여 이하의 상세한 기술을 고려함으로써 용이하게 이해할 수 있다. 이어서, 첨부 도면을 참조하면서, 본 발명의 질화물계 반도체 광소자를 제조하는 방법 및 에피택셜 웨이퍼를 제조하는 방법에 따른 실시형태를 설명한다. 가능한 경우에는, 동일한 부분에는 동일한 부호를 붙인다. 이어지는 설명에서는, 예컨대 ＜0001>축에 대하여 반대 방향의 결정축은 ＜000-1>로 표시된다.
(제1 실시형태)
도 1 내지 도 4는, 본 실시형태에 따른 질화물계 반도체 광소자를 제조하는 방법 및 에피택셜 웨이퍼를 제조하는 방법에서의 주요한 공정을 도시하는 도면이다.
도 1a를 참조한다. 공정 S101에서는, 질화물계 반도체 광소자 및 에피택셜 웨이퍼를 제조하기 위한 기판(11)을 준비한다. 기판(11)은, 예컨대 육방 결정계 반도체 InSAlTGa1-S-TN(0≤S≤1, 0≤T≤1, 0≤S+T≤1)으로 이루어질 수 있다. 기판(11)은 주요면(11a) 및 이면(11b)을 갖는다. 도 1a에는, 기판(11)의 육방 결정계 반도체의 c축의 방향을 나타내는 벡터(VC+) 및 주요면(11a)의 법선 벡터(VN)가 기재되어 있다. 벡터(VC+)는 {0001}면의 방향을 나타내고 있다. 벡터(VC-)는, 벡터(VC+)와는 반대 방향을 향하고 있고, 또한 {000-1}면의 방향을 나타내고 있다. 이 기판(11)에 따르면, 성장용의 주요면이 경사각(오프각)(α)을 갖기 때문에, 기판(11)의 주요면(11a)에 반극성을 제공할 수 있다. 기판(11)의 주요면(11a)은, 그 육방 결정계 반도체의 {0001}면 또는 {000-1}면을 기준으로 하여 10도 이상의 각도로 경사져 있고, 또한 85도 이하의 각도로 경사져 있다. 육방 결정계 반도체는, 예컨대 GaN, AlN 등일 수 있다. 주요면(11a)의 경사각이 10도 이상일 때, 충분한 피에조 전계 저감 효과를 얻을 수 있다. 주요면(11a)의 경사각이 85도 이하일 때, 그 위에 성장되는 결정 품질은 양호하다. 이에 따라 우수한 발광 특성을 갖는 질화물계 반도체 광소자 및 에피택셜 웨이퍼를 제공할 수 있다.
기판(11)의 에지 상에서의 2점 간의 거리의 최대값은 45 ㎜ 이상일 수 있다. 이러한 기판은 예컨대 웨이퍼라고 불리고 있다. 기판(11)의 이면(11b)은, 기판(11)의 주요면(11a)과 실질적으로 평행일 수 있다. 또한, 기판(11)이 GaN으로 이루어질 때, 양호한 품질의 결정의 에피택셜 성장이 가능해진다.
이어지는 공정에서는, 이 기판(11)의 주요면(11a) 상에, 반도체 결정이 에피택셜로 성장된다(후술하는 공정 S103). 상술한 경사각의 주요면(11a) 상에 형성된 에피택셜 반도체 영역은, 활성층을 성장시키는 하지(下地)로서 기능한다. 상기 에피택셜 반도체 영역은, 그 주요면이 질화갈륨계 반도체의 c면으로부터 10도 이상 85도 이하의 범위의 각도로 경사지도록 형성된다.
주요면(11a)은, 육방 결정계 반도체의 {0001}면 또는 {000-1}면을 기준으로 하여 50도보다 크고 80도 미만의 범위의 각도로 경사져 있을 수 있다. 주요면(11a)의 구조는, 주요면의 경사에 의존하고 있다. 기판인 육방 결정계 반도체 InSAlTGa1-S-TN 반도체의 {0001}면 또는 {000-1}면을 기준으로 하여 50도보다 크고 80도 미만의 범위의 각도로 경사질 때(즉, 경사각이 비교적 클 때), 인듐을 포함하는 질화갈륨계 반도체의 성장에 좋다. 구체적으로는, 주요면(11a)의 경사각이 50도보다 클 때, 그 위에 성장시킨 우물층의 반도체 결정의 분해가 발생하기 어렵다. 주요면(11a)의 경사각이 80도 미만일 때, 그 위의 결정 성장에서의 인듐의 혼합 효율 이 높아진다.
또한 주요면(11a)의 경사 방향에 대해서 설명한다. 주요면(11a)이 기판(11)의 육방 결정계 반도체의 a축 방향으로 경사질 때, 기판(11) 상에 제작된 에피택셜 기판은, m면에서의 벽개(劈開)가 가능해진다. 또한, 주요면(11a)이 기판(11)의 육방 결정계 반도체의 m축 방향으로 경사질 때, 그 위의 결정 성장에서의 인듐의 혼합 효율이 높아지고, 이 결과, 양호한 발광 특성을 얻을 수 있다. 또한, 주요면(11a)이 기판(11)의 육방 결정계 반도체의 ＜12-30>축 방향으로 경사질 때, 인듐의 혼합 효율이 더 높아진다.
도 1b를 참조한다. 기판(11)을 성장로(10)에 배치한다. 공정 S102에서는, 성장로(10)에 가스(G0)를 공급하면서 기판(11)에 열처리를 행하여, 개질된 주요면(11c)을 형성한다. 이 열처리는, 암모니아 및 수소를 포함하는 가스 분위기, 또는 질소를 포함하는 가스 분위기 내에서 행해질 수 있다. 열처리 온도(T0)는, 예컨대 섭씨 800도 이상 1200도 이하일 수 있다. 열처리 시간은, 예컨대 10분 정도이다. 이 공정에 따르면, 주요면(11a)의 경사에 의해, 반극성의 주요면에는 c면 주요면과는 다른 표면 구조가 형성된다. 성막에 앞서 열처리를 주요면(11a)에 실시함으로써, 반도체 주요면에 개질이 발생한다. 이 개질은, c면 주요면 상에서는 보여지지 않는다. 질화갈륨계 반도체로 이루어지는 에피택셜 성장막이, 개질된 주요면(11c) 상에 퇴적된다.
이 열처리에 의해, 기판(11)의 주요면(11c)에 마이크로스텝이 형성된다. 이 마이크로스텝은, 복수의 테라스로 이루어진다. 마이크로스텝의 밀도는, 예컨대 2.0×104 ㎝-1 이상일 수 있고, 또한 3.3×107 ㎝-1일 수 있다. 마이크로스텝의 높이는, 예컨대 0.3 ㎚ 이상일 수 있고, 또한 10 ㎚ 이하일 수 있다. 마이크로스텝의 길이는, 예컨대 0.3 ㎚ 이상일 수 있고, 또한 500 ㎚일 수 있다.
도 1c를 참조한다. 공정 S103에서는, 제1 도전형 질화갈륨계 반도체 영역(13)을 기판(11)의 표면(11c) 상에 에피택셜로 성장시킨다. 이 성장을 위해, 원료 가스(G1)를 성장로(10)에 공급한다. 질화갈륨계 반도체 영역(13)의 주요면(13a)은, 질화갈륨계 반도체의 c면으로부터 10도 이상 85도 이하의 범위의 각도로 경사져 있다. 또한, 기판(11)의 주요면(11c)의 구조를 계승하여, 주요면(13a)에는, 마찬가지로 마이크로스텝이 형성되어 있다. 제1 도전형 질화갈륨계 반도체 영역(13)은, 하나 또는 복수의 질화갈륨계 반도체층[예컨대, 질화갈륨계 반도체층(15, 17, 19)]을 포함할 수 있다. 예컨대, 질화갈륨계 반도체층(15, 17, 19)은, 각각, n형 AlGaN층, n형 GaN층 및 n형 InGaN층일 수 있다. 질화갈륨계 반도체층(15, 17, 19)은, 기판(11)의 주요면(11c) 상에 순서대로 에피택셜로 성장된다. n형 AlGaN층은 예컨대 기판(11)의 전체 표면을 덮는 중간층이고, n형 GaN층은 예컨대 n형 캐리어를 공급하기 위한 층이며, n형 InGaN층은 예컨대 활성층을 위한 완충층이다.
제1 도전형 질화갈륨계 반도체 영역의 주요면의 구조는, 기판의 주요면이 경사지는 것에 기인하여 제공된다. 그러므로, 제1 도전형 질화갈륨계 반도체 영역(13)의 에피택셜 성장에서는, 주요면(13a)은, 하지의 기판(11)의 주요면(11c)의 구조를 계승하여, 기판(11)에서의 오프각에 대응해서, 그 질화갈륨계 반도체의 {0001}면 또는 {000-1}면을 기준으로 하여 경사진다. 예컨대, 기판(11)의 주요면(11c)의 경사각이 50도보다 크고 80도 미만의 범위일 때(즉 경사각이 비교적 클 때), 그 기판 상에, 인듐을 포함하는 질화갈륨계 반도체가 양호하게 성장한다.
도 2, 도 3 및 도 5를 참조한다. 다음 공정에서는, 질화물계 반도체 발광 소자의 활성층(도 5에서 도면 부호 21)을 제작한다. 활성층(21)은, 370 ㎚ 이상 650 ㎚ 이하의 파장 영역에 피크 파장을 갖는 발광 스펙트럼을 생성하도록 마련된다.
이하, 활성층(21)의 양자 우물 구조를 제작하는 순서를, 도 5를 참조하면서 상세히 설명한다. 도 5는 활성층의 형성에서의 원료 가스 및 성장로의 온도 변화를 나타내는 타임차트이다. 성장로의 온도는, 예컨대 성장로의 서셉터와 같은 성장로 내의 부재의 온도로서 모니터된다. 원료 가스로서는, 갈륨 소스, 인듐 소스 및 질소 소스가 사용된다. 갈륨 소스, 인듐 소스 및 질소 소스는, 각각, 예컨대 TMG(트리메틸갈륨), TMI(트리메틸인듐), 및 NH3이다.
도 5에 도시되는 바와 같이, 시각 t0에서, 활성층의 하지가 되는 질화갈륨계 반도체의 퇴적이 완료된다. 시각 t0∼t1의 기간에서, 성장로(10)의 온도를, 활성층을 위한 반도체 성장을 위한 온도로 변경한다.
도 2a에 도시되는 바와 같이, 공정 S104에서는, 질화갈륨계 반도체로 이루어지는 에피택셜 반도체 영역(23)을 형성한다. 에피택셜 반도체 영역(23)은 완충층 [질화갈륨계 반도체층(19)] 상에 성장된다. 에피택셜 반도체 영역(23)은, 예컨대 활성층(21)의 양자 우물 구조를 위한 장벽층이다. 이 장벽층은 InYGa1-YN(인듐 조성 Y: 0≤Y≤0.05, Y는 변형(strain) 조성)으로 이루어지며, 장벽층은 GaN, InGaN, 및 AlGaN 등일 수 있다. 장벽층의 성장은, 예컨대 섭씨 700도 이상 섭씨 900도 이하의 온도 범위 내의 성장 온도 TB에서 행해진다. 본 실시예에서는, 갈륨 소스 및 질소 소스를 포함하는 원료 가스(G2)를 성장로(10)에 공급하여 GaN을 성장시킨다. 이 성장은, 도 5에서의 시각 t1∼t2 사이에 성장 온도 TB에서 성장된다. GaN 장벽층(DB1)의 두께는 예컨대 15 ㎚이다.
시각 t2에서, 갈륨 원료의 공급을 정지하여 질화갈륨계 반도체의 퇴적을 정지시킨다.
에피택셜 반도체 영역(23)은, 주요면(13a) 상에 성장되기 때문에, 에피택셜 반도체 영역(23)의 표면은, 주요면(13a)의 표면 구조를 계승한다. 질화갈륨계 반도체의 c면으로부터 10도 이상 85도 이하의 범위의 각도로 경사진 주요면(23a)을 갖고 있다.
도 2b에 도시되는 바와 같이, 공정 S105에서는, 성장 온도 TB로부터 성장 온도 TW로 성장로의 온도를 변경한다. 온도의 변경은, 도 5에서의 시각 t2∼t4 사이에 행해진다. 이 변경 기간 중에, 예컨대 암모니아와 같은 질소 소스 가스(G3)를 성장로(10)에 공급한다. 장벽층의 성장에서의 질소 소스의 공급량이, 우물층의 성 장에서의 질소 소스의 공급량과 다를 때, 질소 소스의 공급량을 변경하여 우물층의 성장에서의 질소 소스의 공급량에 맞춘다. 이 변경 기간 중의 적어도 일부분에서, 질소 원료의 유량이 변경된다. 상세하게는, 장벽층의 성장에서의 질소 원료의 유량으로부터 우물층의 성장에서의 질소 원료의 유량으로 변경된다. 이 변경은, 도 5의 시각 t2∼t3의 기간에 행해진다.
시각 t4에서, 성장로(10)의 온도가 우물층의 성장 온도 TW에 도달한다.
도 2c에 도시되는 바와 같이, 공정 S106에서는, 성장로(10)의 온도를 우물층 성장 온도 TW로 유지하면서, 에피택셜 반도체 영역(23)의 반극성 주요면(23a) 상에, 시각 t4∼t5의 기간에서 양자 우물 구조를 위한 우물층(25a)을 성장시킨다. 우물층(25a)은 InXGa1-XN(인듐 조성 X: 0＜X＜1, X는 변형 조성)과 같은, 인듐을 포함하는 질화갈륨계 반도체로 이루어진다. 우물층(25a)은, 장벽층(23)의 밴드갭 에너지보다 작은 밴드갭 에너지를 갖는다. 도 5에 도시되는 바와 같이, 우물층(25a)의 성장 온도 TW는 성장 온도 TB보다 낮다. 본 실시예에서는, 갈륨 소스, 인듐 소스 및 질소 소스를 포함하는 원료 가스(G4)를 성장로(10)에 공급하여 InGaN을 성장시킨다. 우물층(25a)의 주요면은, 에피택셜 반도체 영역(23)의 주요면 상에 에피택셜로 성장되기 때문에, 우물층(25a)의 표면은, 에피택셜 반도체 영역(23)의 표면 구조를 계승한다. 또한, 에피택셜 반도체 영역(23)의 주요면의 경사각에 따라, 질화갈륨계 반도체의 c면으로부터 10도 이상 85도 이하의 범위의 각도로 경사진다. 우물층(25a)의 성장은, 예컨대 섭씨 650도 이상 섭씨 850도 이하의 온도 범위 내의 성장 온도 TW에서 행해진다. InGaN 우물층의 두께 DW는 예컨대 2.5 ㎚이다.
시각 t5에서, 우물층(25a)의 성장이 완료된다.
도 3a에 도시되는 바와 같이, 공정 S107에서는, 우물층(25a)의 성장 완료 직후에, 우물층(25a)의 주요면 상에, 그 주요면을 덮도록 보호층(27a)을 온도 TP에서 성장시킨다. 보호층(27a)은, 우물층(25a)의 밴드갭 에너지보다 큰 질화갈륨계 반도체로 이루어진다. 보호층(27a)은, 예컨대 GaN, InGaN, 및 AlGaN 등으로 이루어질 수 있다. 보호층(27a)은, 예컨대 InZGa1-ZN(인듐 조성 Z: 0≤Z＜1, Z는 변형 조성)으로 이루어진다. 또한, 보호층(27a)은, 장벽층(23)의 밴드갭 에너지 이하의 질화갈륨계 반도체로 이루어질 수 있다.
본 실시예에서는, 온도 TP로서 우물층 성장 온도 TW가 이용된다. 이 때문에, 보호층(27a)은, 성장로(10)의 온도를 우물층 성장 온도 TW로 유지하면서, 우물층(25a)의 반극성 주요면 상에, 시각 t5∼t6의 기간에서 성장된다. 보호층(27a)의 성장은 우물층(25a)의 성장 완료 직후에 개시된다. 이에 따라, 보호층의 퇴적이 없는 기간에 우물층(25a)의 표면을 성장로 내의 분위기에 노출시키는 일이 없다. 도 5에 도시되는 바와 같이, 보호층(27a)의 성장 온도 TW는 우물층(25a)의 성장 온도 TW와 동일하다. 이 방법에 따르면, 보호층(27a)이 성장로(10)의 온도 변경을 개시하기 전에 성장되기 때문에, 성장로(10)의 온도 상승이 우물층(25a) 상에 보호층(27a)을 성장시킨 후에 개시된다. 우물층(25a)은 보호층(27a)으로 덮힌 후에 고 온에 노출된다.
본 실시예에서는, 갈륨 소스 및 질소 소스를 포함하는 원료 가스(G5)를 성장로(10)에 공급하여 GaN을 성장시킨다. 보호층(27a)은, 우물층(25a)의 주요면 상에 에피택셜로 성장되기 때문에, 보호층(27a)의 표면은, 우물층(25a)의 표면 구조를 계승한다. 이 우물층(25a)의 주요면의 경사각에 따라, 질화갈륨계 반도체의 c면으로부터 10도 이상 85도 이하의 범위의 각도로 경사져 있다. 보호층(27a)의 성장은, 예컨대 섭씨 650도 이상 섭씨 850 이하의 온도 범위 내의 성장 온도 TW에서 행해진다. 보호층(27a)의 두께 DP는 장벽층(23)의 두께 DB보다 작고, 또한 보호층(27a)의 두께 DP는 우물층(25a)의 두께 DW보다 작다. 보호층(27a)의 두께 DP는 예컨대 1.0 ㎚이다.
시각 t6에서, 갈륨 원료의 공급을 정지하여 질화갈륨계 반도체의 퇴적을 정지시킨다.
도 3b에 도시되는 바와 같이, 공정 S108에서는, 성장 온도 TW로부터 성장 온도 TB로 성장로(10)의 온도를 변경한다. 온도의 변경은, 도 5에서의 시각 t6∼t7∼t8 사이에 행해진다. 이 변경 기간 중에, 예컨대 암모니아와 같은 질소 소스 가스(G6)를 성장로(10)에 공급한다. 보호층(27a)의 성장에서의 질소 소스의 공급량이, 장벽층의 성장에서의 질소 소스의 공급량과 다를 때, 질소 소스의 공급량을 변경하여 장벽층의 성장에서의 질소 소스의 공급량에 맞춘다. 이 변경 기간 중의 적 어도 일부분에서, 보호층의 성장에서의 질소 원료의 유량으로부터 장벽층의 성장에서의 질소 원료의 유량으로 질소 원료의 유량이 변경된다. 이 변경은, 도 5에서의 시각 t6∼t7 사이에 행해진다. 이 기간의 온도 변경은, 시간과 함께 온도 상승 속도를 작게 하며, 시각 t6∼t7 사이의 온도 프로파일은 위로 볼록한 형상을 이룬다. 이 승온 프로파일에 의해, 성장 온도 TB까지의 도달 안정 시간을 짧게 할 수 있고, 결과로서 우물층의 열화를 억제할 수 있다. 또한, 도달 안정 시간이란, 온도가 어떤 값에 도달하여, 온도가 안정되기까지의 시간을 말한다. 예컨대, 온도 상승 기간 내의 한 시각에 앞선 전(前)기간의 온도 변화의 평균 속도는, 상술한 시각 후의 후기간의 온도 변화의 평균 속도보다 크며, 여기서, 평균 속도는 기간의 시점과 종점을 직선으로 연결하여 근사함으로써 얻어진다.
이 방법에 따르면, 우물층(25a)이, 반극성의 주요면(23a) 상에 성장된다. 이 주요면(23a) 상에의 우물층(25a)의 성장 완료 직후에, 보호층(27a)이 우물층(25a)의 주요면을 덮도록 성장된다. 이런 후에, 성장로(10)의 온도가, 장벽층을 성장시키기 위해서, 우물층 성장 온도 TW보다 큰 장벽층 성장 온도 TB로 변경된다. 한편, c면 주요면 상에 성장된 우물층의 반도체 결정의 분해, 즉 우물층 결정과 보호층 결정의 혼정화(混晶化), 또는 우물층 결정의 In 편석(偏析)은, 반극성면 상에 성장된 우물층에 비해서 발생하기 쉽다. 그러므로, 우물층(25a)을 성장시킨 후에 다음 장벽층을 성장 온도 TB에서 성장시킬 때, 보호층(27a)에 덮힌 우물층(25a)의 반도체 결정의 분해는, c면 주요면 상의 우물층에 비해서 작아진다. 따라서, 양호 한 발광 특성을 갖는 질화물계 반도체 광소자가, 질화갈륨계 반도체 영역의 반극성면 상에 제조된다.
시각 t8에서, 성장로(10)의 승온이 완료된다.
도 3c에 도시되는 바와 같이, 공정 S109에서는, 성장로(10)의 온도를 성장 온도 TB로 유지하면서, 시각 t8∼t9에서, 질화갈륨계 반도체로 이루어지는 장벽층(29a)을 성장시킨다.
성장 온도 TB는 성장 온도 TW보다 높다. 또한, 성장 온도 TB는, 양호한 결정 품질을 갖는 장벽층의 성장을 가능하게 하는 제1 온도 TR 이상이다. 성장로의 온도가 온도 TR에 도달했을 때, 장벽층(29a)의 성장이 개시된다.
보호층(27a, 27b, 27c)의 성장 온도 TP는, 우물층 성장 온도 TW 이상이고 제1 온도 TR 이하의 온도 범위를 가지며, 본 실시예에서는, 성장 온도 TP는 성장 온도 TW와 동일하다. 장벽층(29a)의 두께 DB2는 보호층(27a)의 두께 DP보다 크다. 우물층도 아니고 장벽층도 아닌 보호층(27a)을 얇게 하여, 장벽층(29a)의 두께를 크게 할 수 있다. 본 실시예에서는, 장벽층(29a)은 예컨대 GaN으로 이루어지고, 장벽층(29a)의 두께 DB2는 예컨대 14 ㎚이다. 장벽층(29a)은, 보호층(27a)의 주요면 상에 에피택셜로 성장되기 때문에, 장벽층(29a)의 주요면은, 질화갈륨계 반도체의 c면으로부터 10도 이상 85도 이하의 범위의 각도로 경사져 있다. 장벽층(29a)의 표면은, 우물층(25a)의 표면 구조를 계승하고 있다.
도 4a에 도시되는 바와 같이, 상기와 마찬가지로 성장을 행하여, 활성층(21)을 형성한다. 반복되는 공정 S110에서, 온도 TB로부터 온도 TW로의 강온(기간 t9∼t10∼t11), 우물층의 성장(기간 t11∼t12), 보호층의 성장(기간 t12∼t13), 온도 TW로부터 온도 TB로의 승온(기간 t13∼t14∼t15), 및 장벽층의 성장(기간 t15∼t16)을 반복하여, 양자 우물 구조를 완성시킨다. 도 5에 도시되는 바와 같이, 양자 우물 구조는, 장벽층(23, 29a, 29b, 29c), 우물층(25a, 25b, 25c), 보호층(27a, 27b, 27c)을 포함한다.
보호층(27a∼27c)의 막 두께 DP는, 각각 0.5 ㎚ 이상 5 ㎚ 이하일 수 있다. 우물층(25a∼25c)의 막 두께는, 각각 1 ㎚ 이상 10 ㎚ 이하일 수 있다. 또한, InXGa1-XN 우물층(25a, 25b, 25c)의 인듐 조성 X는, 각각 0.01보다 클 수 있다. 우물층(25a∼25c)의 InXGa1-XN은 0.4보다 작을 수 있다. 이 범위의 인듐 조성의 InGaN의 성장이 가능해져, 파장 370 ㎚ 이상 650 ㎚ 이하의 발광 소자를 얻을 수 있다. 보호층(27a∼27c)을 GaN, 장벽층(23, 29a, 29b, 29c)을 InYGa1-YN(인듐 조성 Y: 0≤Y＜1, Y는 변형 조성)으로 할 수도 있다.
도 4b를 참조하면, 공정 S111에서는, 활성층(21) 상에, 제2 도전형 질화갈륨계 반도체 영역(31)을 에피택셜로 성장시킨다. 이 성장은, 성장로를 이용하여 행해지고, 제2 도전형 질화갈륨계 반도체 영역(31)의 성장 온도 T2는 우물층(25a∼25c)의 성장 온도 TW보다 높다. 제2 도전형 질화갈륨계 반도체 영역(31)은, 예컨대 전자 블록층(33), 제1 p형 콘택트층(35) 및 제2 p형 콘택트층(37)을 포함할 수 있다. 전자 블록층(33)은 예컨대 AlGaN으로 이루어질 수 있다. p형 콘택트층(35, 37)은 p형 GaN으로 이루어질 수 있다. 제2 p형 콘택트층(37)의 도펀트 농도 N37은 제1 p형 콘택트층(35)의 도펀트 농도 N35보다 크다. 본 실시예에서는, 전자 블록층(33), p형 콘택트층(35, 37)의 성장 온도는, 예컨대 섭씨 1100도이다. 제2 도전형 질화갈륨계 반도체 영역(31)의 형성 공정에서, 도 4b에 도시되는 에피택셜 웨이퍼(E)가 완성된다. 필요한 경우에는, 반도체 레이저의 광가이드를 위해 한 쌍의 광가이드층을 성장시킬 수 있다. 한 쌍의 광가이드층은 활성층을 사이에 둔다. 이들 광가이드층은, 예컨대 InGaN 또는 GaN으로 이루어질 수 있다.
또한, p형 콘택트층(35, 37)의 성장 속도는, 우물층(25a∼25c) 및 장벽층(23, 29a∼29c)의 성장 속도보다 크다. 활성층(21)을 형성한 후에, 우물층(25a∼25c)의 성장 온도 TW보다 고온에서 행해지는 p형 콘택트층(35, 37)의 성장 시간을 짧게 할 수 있다.
에피택셜 웨이퍼(E)에서, 제1 도전형 질화갈륨계 반도체 영역(13), 활성층(21), 및 제2 도전형 질화갈륨계 반도체 영역(31)은, 기판(11)의 주요면(11a)의 법선축의 방향으로 배열되어 있을 수 있다. 상기 기판(11)의 육방 결정계 반도체의 c축의 방향은 기판(11)의 주요면(11a)의 법선축의 방향과 다르다. 에피택셜 성장의 성장 방향은 c축 방향인 한편, 이 성장 방향은, 법선축의 방향으로 적층되는 반도체층(13, 21, 31)의 적층 방향과 다르다.
다음 공정에서는, 에피택셜 웨이퍼(E) 상에 전극을 형성한다. 제1 전극(예컨대, 애노드 전극)이 콘택트층(37) 상에 형성되고, 제2 전극(예컨대, 캐소드 전극)이 기판 이면(11b) 상에 형성된다.
전극 형성 후에, m면 또는 a면 벽개를 행하여 공진기면으로서 제작할 수 있다. 벽개에 의해 형성된 m면 또는 a면을 공진기면으로 하는 반도체 레이저의 제작이 가능해진다. 또한, 기판(11)에서의 c축 경사의 방향과 기판(11)의 질화갈륨계 반도체의 m축 또는 a축의 방향은 89도 이상 91도 이하의 범위일 수 있다. 기판 주요면(11a)에서의 c면으로부터 m축 또는 a축 방향으로 경사진 각도가 -1도 이상 +1도 이하의 범위를 초과하면, 레이저로서의 특성의 저하가 현저해진다. 또한, 에피택셜 반도체 영역(23)의 반극성 주요면(23a)의 경사 방향이 질화갈륨계 반도체의 m축 방향이면, a면을 벽개면으로서 사용할 수 있다. 또한, 반극성 주요면(23a)의 경사 방향이 질화갈륨계 반도체의 a축 방향이면, 벽개가 보다 용이한 m면을 벽개면으로 사용할 수 있다.
도 6은 실시형태에서 사용 가능한 GaN 기판의 일 구조를 도시하는 도면이다. 기판(11)은, c축 방향으로 신장하는 관통 전위 밀도가 제1 관통 전위 밀도보다 큰 복수의 제1 영역(12a)과, c축 방향으로 신장하는 관통 전위 밀도가 제1 관통 전위 밀도보다 작은 복수의 제2 영역(12b)을 포함할 수 있다. 기판(11)의 주요면(11a)에는 제1 및 제2 영역(12a, 12b)이 나타나 있다. 기판(11)의 주요면(11a)에서, 제1 영역(12a)의 폭은, 예컨대 30 마이크로미터, 및 제2 영역(12b)의 폭은, 각각 370 마이크로미터이다. 제1 및 제2 영역(12a, 12b)은 미리 정해진 방향으로 교대로 배 치되어 있다. 기판이 질화갈륨으로 이루어질 때, 미리 정해진 방향은 상기 질화갈륨의 a축 방향일 수 있다.
제1 영역(12a)은 고전위 밀도의 결함 집중 영역의 반도체부이고, 제2 영역(12b)은 저전위 밀도의 결함 저감 영역의 반도체부이다. 기판(11)의 저전위 밀도의 영역에 질화물계 반도체 발광 소자를 제작함으로써, 발광 소자의 발광 효율, 신뢰성을 향상시킬 수 있다. 제2 영역(12b)의 관통 전위 밀도가 1×107 ㎝-2 미만이면, 실제 사용에 충분한 신뢰성을 갖는 반도체 레이저를 얻을 수 있다.
(실시예 1) 오프각
계속해서 본 실시형태의 실시예를 설명한다. 유기 금속 기상 성장법을 이용하여 발광 다이오드(LED)를 제작하였다. 유기 금속 기상 성장을 위한 갈륨 원료, 인듐 원료, 알루미늄 원료, 및 질소 원료로서, 각각, 트리메틸갈륨(TMG), 트리메틸인듐(TMI), 트리메틸알루미늄(TMA) 및 암모니아를 이용하였다. n형 도펀트 및 p형 도펀트로서, SiH4 및 Cp2Mg를 이용하였다. 도 7에는, 주요한 제조 조건이 나타나 있다. GaN 웨이퍼(41)를 준비하였다.
계속해서, 도 7 및 도 8을 참조하면서, LED 구조의 제작을 설명한다. GaN 웨이퍼(41)의 주요면은 GaN 웨이퍼(41)의 c면에 대하여 75도의 각도로 경사져 있다. GaN 웨이퍼(41)를 성장로에 배치한 후에, 암모니아 및 수소 분위기 내에서 열처리를 행하였다. 열처리 온도는 섭씨 1050도이고, 열처리 시간은 10분 정도였다.
열처리 후에, TMG(24.4 μmol/분), TMA(4.3 μmol/분), NH3(5 slm), SiH4를 성장로에 공급하여, GaN 웨이퍼(41) 상에 n형 AlGaN층(43)을 섭씨 1100도에서 성장시켰다. n형 AlGaN층(43)의 두께는 50 ㎚였다. n형 AlGaN층(43)의 성장 속도는 9.8 ㎚/분이었다. n형 AlGaN층(43)의 Al 조성은 0.12였다.
이어서, TMG(243.8 μmol/분), NH3(7.5 slm), SiH4를 성장로에 공급하여, n형 AlGaN층(43) 상에 n형 GaN층(45)을 섭씨 950도에서 성장시켰다. n형 GaN층(45)의 두께는 2000 ㎚였다. n형 GaN층(45)의 성장 속도는 129.6 ㎚/분이었다.
TMG(24.4 μmol/분), TMI(2.1 μmol/분), NH3(6 slm), SiH4를 성장로에 공급하여, n형 InGaN층(47)을 n형 GaN층(45) 상에 섭씨 840도에서 성장시켰다. n형 InGaN층(47)의 두께는 100 ㎚였다. n형 InGaN층(47)의 성장 속도는 6.7 ㎚/분이었다. n형 InGaN층(47)의 In 조성은 0.02였다.
이어서, 활성층(49)을 성장시켰다. TMG(24.4 μmol/분), NH3(6 slm)를 성장로에 공급하여, 언도프 GaN층(49a)을 n형 InGaN층(47) 상에 섭씨 870도에서 성장시켰다. 언도프 GaN층(49a)의 두께는 15 ㎚였다. 언도프 GaN층(49a)의 성장 속도는 6.7 ㎚/분이었다.
계속해서, 성장로의 온도를 섭씨 870도로부터 섭씨 745도로 변경하였다. TMG(15.6 μmol/분), TMI(58.0 μmol/분), NH3(8 slm)를 성장로에 공급하여, 언도프 InGaN층(49b)을 언도프 GaN층(49a) 상에 섭씨 745도에서 성장시켰다. 언도프 InGaN층(49b)의 두께는 2.5 ㎚였다. 언도프 InGaN층(49b)의 성장 속도는 3.6 ㎚/분이었다. 언도프 InGaN층(49b)의 In 조성은 0.20이었다.
이어서, 성장로의 온도를 섭씨 745도로 유지하면서, TMG(15.6 μmol/분), NH3(8 slm)를 성장로에 공급하여, 언도프 GaN층(49c)을 언도프 InGaN층(49b) 상에 섭씨 745도에서 성장시켰다. 언도프 GaN층(49c)의 두께는 1 ㎚였다. GaN층(49c)의 성장 속도는 예컨대 3.6 ㎚/분이었다.
언도프 GaN층(49c)을 성장시킨 후에, 성장로의 온도를 섭씨 745도로부터 섭씨 870도로 변경하였다. 이런 후에, TMG(24.4 μmol/분), NH3(6 slm)를 성장로에 공급하여, 언도프 GaN층(49d)을 언도프 GaN층(49c) 상에 섭씨 870도에서 성장시켰다. GaN층(49d)의 두께는 14 ㎚였다. GaN층(49d)의 성장 속도는 6.7 ㎚/분이었다.
우물층(49b), 보호층(49c) 및 장벽층(49d)의 성장을 반복하여, 활성층(49)을 형성하였다. 이런 후에, TMG(13.0 μmol/분), NH3(6 slm)를 성장로에 공급하여, 언도프 GaN층(N2-GaN층)(51)을 활성층(49) 상에 섭씨 870도에서 성장시켰다. GaN층(51)의 두께는 3 ㎚였다. GaN층(51)의 성장 속도는 4.5 ㎚/분이었다. 또한, TMG(98.7 μmol/분), NH3(5 slm)를 성장로에 공급하여, 언도프 GaN층(53)을 GaN층(51) 상에 섭씨 1100도에서 성장시켰다. GaN층(53)의 두께는 10 ㎚였다. GaN층(53)의 성장 속도는 60.0 ㎚/분이었다.
이어서, TMG(24.4 μmol/분), TMA(2.3 μmol/분), NH3(6 slm), Cp2Mg를 성장로에 공급하여, p형 AlGaN층(55)을 GaN층(53) 상에 섭씨 1100도에서 성장시켰다. AlGaN층(55)의 두께는 20 ㎚였다. AlGaN층(55)의 성장 속도는 5.9 ㎚/분이었다. p형 AlGaN층(55)의 Al 조성은 0.07이었다.
TMG(98.7 μmol/분), NH3(5 slm), Cp2Mg를 성장로에 공급하여, p형 GaN층(57)을 p형 AlGaN층(55) 상에 섭씨 1100도에서 성장시켰다. p형 GaN층(57)의 두께는 25 ㎚였다. GaN층(57)의 성장 속도는 58.2 ㎚/분이었다.
또한, TMG(67.0 μmol/분), NH3(5 slm), Cp2Mg를 성장로에 공급하여, p형 GaN층(59)을 p형 GaN층(57) 상에 섭씨 1100도에서 성장시켰다. p형 GaN층(59)의 두께는 25 ㎚였다. GaN층(59)의 성장 속도는 36.3 ㎚/분이었다. 이들 공정에 의해 에피택셜 웨이퍼가 제작되었다. 이 에피택셜 웨이퍼 상에 애노드(61a) 및 캐소드(61b)를 형성하였다. 도 8에 도시되는 LED가 얻어졌다. 도 8에는, 오프각 75도를 나타내는 c면(Sc)이 그려져 있고, c축, a축 및 m축이 나타내는 결정 좌표계 CR 및 X축, Y축 및 Z축이 나타내는 위치 좌표계 S가 나타나 있다. Z축이 반도체 적층의 방향이고, 이 방향은 c축의 방향과 다르다.
또한, GaN 웨이퍼(41)와는 별도로, (0001)면 사파이어 기판을 준비하였다. 이 사파이어 기판에 적절한 제조 조건을 이용하여, GaN 웨이퍼를 이용한 에피택셜 웨이퍼의 구조와 동일한 반도체 적층 구조를 성장시켰다. 사파이어 기판을 이용한 에피택셜 웨이퍼의 주요한 제조 조건 등을 설명한다. 사파이어 기판을 성장로에 배치한 후에, 수소 분위기 내에서 열처리를 행하였다. 열처리 온도는 섭씨 1100도이고, 열처리 시간은 10분 정도였다. 열처리 후에, TMG(49 μmol/분), NH3(5 slm) 를 성장로에 공급하여, 사파이어 기판 상에 언도프 GaN층을 섭씨 500도에서 성장시켰다. 이어서, TMG(243.8 μmol/분), NH3(5.0 slm), SiH4를 성장로에 공급하여, 언도프 GaN층 위에 n형 GaN층을 섭씨 950도에서 성장시켰다. n형 GaN층의 두께는 5000 ㎚였다. n형 GaN층의 성장 속도는 129.6 ㎚/분이었다. 우물층 및 보호층은 섭씨 760도에서 성장시켰다. 다른 제조 조건은 GaN 기판 상과 동일하다.
GaN 웨이퍼를 이용한 에피택셜 웨이퍼 및 사파이어 기판을 이용한 에피택셜 웨이퍼는, 모두 우물층 상에 얇은(1 ㎚ 정도) 보호층을 갖는 점에서 동일한 구조를 갖는다. 그러나, 이들 에피택셜 웨이퍼의 우물층의 표면은, 각각, 반극성면(오프각 75도) 및 c면인 점에서 다르다. 이들 에피택셜 웨이퍼의 포토루미네센스 스펙트럼(PL)을 측정하였다. 도 9는 대표적인 조건으로 제작된 발광 소자의 PL 스펙트럼(PL1, PL2)을 도시하는 도면이다. 이들 PL 스펙트럼과 우물층의 성막 조건을 나타낸다.
PL 명칭, 성막 온도 TW, 성막 온도 TP, 반치(半値) 전폭(全幅), 피크 파장;
PL1(반극성): 745℃, 745℃, 34 ㎚, 508 ㎚;
PL2(c면): 760℃, 760℃, 79 ㎚, 507 ㎚.
이 실시예의 성장 방법에서는, 도 9의 결과에 따르면, 보호층의 막 두께가 얇기 때문에, 승온 중의 우물층 보호 효과가 약하다. 따라서, c면 상의 우물층에서는, 반도체 결정의 분해가 발생하여, PL 스펙트럼의 반치 전폭은 넓어진다. 한 편, 오프각 75도의 GaN 웨이퍼 상의 우물층은, c면 상의 우물층에 비해서, 우물층의 분해가 발생하기 어려워, 양호한 발광 특성을 나타낸다.
(실시예 2): 레이저 구조
GaN 웨이퍼(41)를 준비하였다. GaN 웨이퍼(41)를 성장로에 배치한 후에, 암모니아 및 수소 분위기 내에서 열처리를 행하였다. 열처리 온도는 섭씨 1100도이고, 열처리 시간은 약 10분이었다.
도 10에는, 주요한 제조 조건이 나타난다.
열처리 후에, TMG(98.7 μmol/분), TMA(8.2 μmol/분), NH3(6 slm), SiH4를 성장로에 공급하여, 클래드층을 위한 n형 AlGaN층(81)을 GaN 웨이퍼(41) 상에 섭씨 1150도에서 성장시켰다. n형 AlGaN층(81)의 두께는 2000 ㎚였다. n형 AlGaN층(81)의 성장 속도는 46.0 ㎚/분이었다. n형 AlGaN층(81)의 Al 조성은 0.04였다.
이어서, TMG(98.7 μmol/분), NH3(5 slm), SiH4를 성장로에 공급하여, n형 AlGaN층(81) 상에 n형 GaN층(83)을 섭씨 1150도에서 성장시켰다. n형 GaN층(83)의 두께는 50 ㎚였다. n형 GaN층(83)의 성장 속도는 58.0 ㎚/분이었다.
TMG(24.4 μmol/분), TMI(4.6 μmol/분), NH3(6 slm)를 성장로에 공급하여, 광가이드층을 위한 언도프 InGaN층(85a)을 n형 GaN층(83) 상에 섭씨 840도에서 성장시켰다. 언도프 InGaN층(85a)의 두께는 50 ㎚였다. 언도프 n형 InGaN층(85a)의 성장 속도는 6.7 ㎚/분이었다. 언도프 InGaN층(85a)의 In 조성은 0.05였다.
활성층(87)을 성장시켰다. TMG(24.4 μmol/분), TMI(1.6 μmol/분), NH3(6 slm)를 성장로에 공급하여, 장벽층을 위한 언도프 InGaN층(87a)을 언도프 InGaN층(85a) 상에 섭씨 870도에서 성장시켰다. 언도프 InGaN층(87a)의 두께는 15 ㎚였다. 언도프 InGaN층(87a)의 성장 속도는 6.7 ㎚/분이었다. 언도프 InGaN층(87a)의 In 조성은 0.01이었다.
이어서, 성장로의 온도를 섭씨 870도로부터 섭씨 745도로 변경하였다. 이런 후에, TMG(15.6 μmol/분), TMI(29.0 μmol/분), NH3(8 slm)를 성장로에 공급하여, 언도프 InGaN층(87b)을 언도프 InGaN층(87a) 상에 섭씨 745도에서 성장시켰다. 언도프 InGaN층(87b)의 두께는 3 ㎚였다. 언도프 InGaN층(87b)의 성장 속도는 3.1 ㎚/분이었다. 언도프 InGaN층(87b)의 In 조성은 0.25였다.
이어서, 성장로의 온도를 섭씨 745도로 유지하면서, TMG(15.6 μmol/분), TMI(0.3 μmol/분), NH3(8 slm)를 성장로에 공급하여, 언도프 InGaN층(87c)을 언도프 InGaN층(87b) 상에 섭씨 745도에서 성장시켰다. 언도프 InGaN층(87c)의 두께는 1 ㎚였다. 언도프 InGaN층(87c)의 성장 속도는 3.1 ㎚/분이었다.
언도프 InGaN층(87c)을 성장시킨 후에, 성장로의 온도를 섭씨 745도로부터 섭씨 870도로 변경하였다. 이런 후에, TMG(24.4 μmol/분), TMI(1.6 μmol/분), NH3(6 slm)를 성장로에 공급하여, 언도프 InGaN층(87d)을 언도프 InGaN층(87c) 상에 섭씨 870도에서 성장시켰다. 언도프 InGaN층(87d)의 두께는 14 ㎚였다. 언도프 InGaN층(87d)의 성장 속도는 6.7 ㎚/분이었다.
우물층(87b), 보호층(87c) 및 장벽층(87d)의 성장을 반복하여, 활성층(87)을 형성하였다. 이런 후에, TMG(24.4 μmol/분), TMI(4.6 μmol/분), NH3(6 slm)를 성장로에 공급하여, 광가이드층을 위한 언도프 InGaN층(85b)을 활성층(87) 상에 섭씨 840도에서 성장시켰다. 언도프 InGaN층(85b)의 두께는 50 ㎚였다. 언도프 InGaN층(85b)의 성장 속도는 6.7 ㎚/분이었다. 이어서, TMG(98.7 μmol/분), NH3(5 slm)를 성장로에 공급하여, 언도프 GaN층(언도프 GaN층)(89)을 언도프 InGaN층(85b) 상에 섭씨 1100도에서 성장시켰다. 언도프 GaN층(89)의 두께는 50 ㎚였다. 언도프 GaN층(89)의 성장 속도는 58.0 ㎚/분이었다.
이어서, TMG(16.6 μmol/분), TMA(2.8 μmol/분), NH3(6 slm), Cp2Mg를 성장로에 공급하여, p형 AlGaN층(91)을 언도프 GaN층(89) 상에 섭씨 1100도에서 성장시켰다. p형 AlGaN층(91)의 두께는 20 ㎚였다. p형 AlGaN층(91)의 성장 속도는 4.9 ㎚/분이었다. p형 AlGaN층(91)의 Al 조성은 0.18이었다.
TMG(36.6 μmol/분), TMA(3.0 μmol/분), NH3(6 slm), Cp2Mg를 성장로에 공급하여, p형 AlGaN층(93)을 p형 AlGaN층(91) 상에 섭씨 1100도에서 성장시켰다. AlGaN층(93)의 두께는 400 ㎚였다. AlGaN층(93)의 성장 속도는 13.0 ㎚/분이었다. 또한, TMG(34.1 μmol/분), NH3(5 slm), Cp2Mg를 성장로에 공급하여, p형 GaN층(95)을 p형 AlGaN층(93) 상에 섭씨 1100도에서 성장시켰다. p형 GaN층(95)의 두께는 50 ㎚였다. p형 GaN층(95)의 성장 속도는 18.0 ㎚/분이었다. 이들 공정에 의해 에피택셜 웨이퍼가 제작되었다. 이 에피택셜 웨이퍼 상에 애노드(97a) 및 캐소 드(97b)를 형성하였다.
이상의 공정을 거쳐, 도 11에 도시되는 반도체 다이오드가 얻어졌다. 애노드 전극(97a)은, 10 마이크로미터 폭의 스트라이프 창을 갖는 절연막을 통해 p형 GaN층(95)에 전기적으로 접속된다. 애노드 전극(97a)은 Ni/Au로 이루어지고, 캐소드(97b)는 Ti/Al/Au로 이루어진다. 도 11에는, 오프각 75도를 나타내는 c면(Sc)이 그려져 있고, c축, a축 및 m축이 나타내는 결정 좌표계 CR 및 X축, Y축 및 Z축이 나타내는 위치 좌표계 S가 나타나 있다. Z축이 반도체 적층의 방향이고, 이 방향은 c축과 다른 방향이다. a면에서 벽개하여, 600 마이크로미터 길이의 레이저 바를 제작하였다. 발진 파장은 520 ㎚이고, 임계값 전류는 900 ㎃였다.
(제2 실시형태)
도 12를 참조한다. 도 12는 활성층의 형성에서의 원료 가스 및 성장로의 온도 변화를 나타내는 타임차트이다. 본 실시형태에서는, 질화물계 반도체 발광 소자의 활성층(21a)을 제작한다. 이하, 활성층(21a)의 양자 우물 구조를 제작하는 순서를, 도면을 참조하여 상세히 설명한다.
성장로의 온도란, 예컨대 성장로의 서셉터와 같은 성장로 내의 부재의 온도를 의미한다. 시각 s0에서, 활성층의 하지가 되는 질화갈륨계 반도체의 퇴적이 완료된다. 시각 s0∼s1의 기간에서, 성장로(10)의 온도를, 활성층을 위한 반도체 성장을 위한 온도로 변경한다. 제1 실시형태와 마찬가지로, 공정 S104에서, 질화갈륨계 반도체로 이루어지는 에피택셜 반도체 영역(23)을 형성한다. 이 성장은, 시 각 s1∼s2 사이에 성장 온도 TB에서 성장된다. GaN 장벽층(DB1)의 두께는 예컨대 15 ㎚이다. 에피택셜 반도체 영역(23)의 표면은, 주요면(13a)의 표면 구조를 계승하고 있다. 시각 s2에서, 갈륨 원료의 공급을 정지하여 질화갈륨계 반도체의 퇴적을 정지시킨다. 공정 S105에서는, 우물층을 성장시키기 전에 성장 온도 TB로부터 성장 온도 TW로 성장로의 온도를 변경한다.
온도의 변경은, 시각 s2∼s4 사이에 행해진다. 장벽층의 성장에서의 질소 소스의 공급량이, 우물층의 성장에서의 질소 소스의 공급량과 다를 때, 시각 s2∼s3 사이에, 질소 소스의 공급량을 변경하여 우물층의 성장에서의 질소 소스의 공급량에 맞춘다. 시각 s4에서, 성장로(10)의 온도가 우물층의 성장 온도 TW에 도달한다. 제1 실시형태와 마찬가지로, 공정 S106에서, 성장로(10)의 온도를 우물층 성장 온도 TW로 유지하면서, 반극성 주요면(23a) 상에 시각 s4∼s5의 기간에서 양자 우물 구조를 위한 우물층(65a)을 성장시킨다. 에피택셜 반도체 영역(23)의 주요면 상에 우물층(65a)이 에피택셜로 성장되기 때문에, 우물층(65a)의 표면은, 에피택셜 반도체 영역(23)의 표면 구조를 계승한다. 또한, 우물층(65a)의 주요면의 경사각은, 에피택셜 반도체 영역(23)의 주요면의 경사각을 반영하고 있다. 그 경사각은, 질화갈륨계 반도체의 c면으로부터 10도 이상 85도 이하의 범위의 각도로 경사져 있다. InGaN 우물층의 두께 DW는 예컨대 4 ㎚이다.
시각 s5에서, 우물층(65a)의 성장이 완료된다. 공정 S207에서는, 온도 TW로 부터 제2 장벽층(69a)의 성장 온도 TB로 변경한다. 이 승온은, 예컨대 시각 S5∼S6의 기간에 행해진다. 이 승온 중의 우물층(65a)의 열화를 방지하기 위해서, 우물층(65a)의 표면을 덮도록 보호층(67a)을 성장시킨다. 우물층(65a)의 성장 완료 직후에, 우물층(65a)의 주요면을 덮는 보호층(67a)의 성장이 개시된다. 보호층(67a)의 성장 기간의 온도 변경은, 시간과 함께 온도 상승 속도를 작게 하며, 시각 s5∼s6 사이의 온도 프로파일은 위로 볼록한 형상을 이룬다. 이 승온 프로파일에 의해, 성장 온도 TB까지의 도달 안정 시간을 짧게 할 수 있고, 우물층의 열화를 억제할 수 있다.
보호층(67a)은, 보호층(27a)과 마찬가지로, 우물층(65a)의 재료보다 큰 밴드갭을 갖는 질화갈륨계 반도체로 이루어진다. 시각 s5∼s6의 전체 기간에 걸쳐, 상술한 질화갈륨계 반도체로 이루어지는 보호층(67a)이 에피택셜로 성장된다. 보호층(67a)의 두께는 장벽층(69a)의 두께보다 얇다. 또한, 보호층(67a)의 두께는 우물층(65a)의 두께보다 얇다. 보호층(67a)은, 장벽층(69a)의 성장 속도보다 작은 성장 속도로 성장된다. 예컨대 갈륨 원료의 공급량을 감소시켜 성장 속도를 조정하고, 시각 s5∼s6의 기간에서 질소 원료의 공급량을 감소시킨다. 본 실시예에서는, 보호층(67a)은 에피택셜 반도체 영역(23)과 동일한 재료로 이루어지며, GaN이다. 보호층(67a)을 GaN, 장벽층(23)을 InYGa1-YN(인듐 조성 Y: 0≤Y＜1, Y는 변형 조성)으로 해도 좋다. 보호층(67a)의 두께 DP는 예컨대 2.5 ㎚이다. 보호층(67a)은 우물층(65a)의 주요면 상에 에피택셜로 성장되기 때문에, 보호층(67a)의 표면 은, 우물층(65a)의 표면 구조를 계승한다.
공정 S208에서, 장벽층(69a)은, 보호층(67a)의 성장 후에 이어서 성장된다. 시각 s6에서, 성장로(10)의 승온이 완료된다. 보호층(27a)을 성장시킨 후에, 성장로(10)의 온도를 성장 온도 TB로 유지하면서, 시각 s6∼s7에서, 질화갈륨계 반도체로 이루어지는 장벽층(69a)을 성장시킨다. 성장 온도 TB는, 양호한 결정 품질을 갖는 장벽층의 성장을 가능하게 하는 제1 온도 TR 이상이다. 보호층(67a∼67c)의 성장 온도 TP는, 우물층 성장 온도 TW 이상이고 제1 온도 TR 이하의 온도 범위이며, 본 실시예에서는 보호층(67a∼67c)의 성장 온도 TP는 성장 온도 TW보다 크다. 장벽층(69a)의 두께 DB2 및 우물층(65a)의 두께 DW는 보호층(67a)의 두께 DP보다 크다. 우물층 및 장벽층도 아닌 보호층(67a)을 얇게 하여, 장벽층(69a)의 두께를 크게 할 수 있다. 본 실시예에서는, 장벽층(69a)은 예컨대 GaN으로 이루어지며, 장벽층(69a)의 두께 DB2는 예컨대 12.5 ㎚이다. 장벽층(69a)은, 보호층(67a)의 주요면 상에 에피택셜로 성장되기 때문에, 장벽층(69a)의 표면은, 우물층(65a)의 표면 구조를 계승하고 있다.
마찬가지로 하여, 도 12에 도시되는 바와 같이, 활성층(21a)을 형성한다. 공정 S209에서, 온도 TB로부터 온도 TW로의 강온(기간 s7∼s8∼s9), 우물층의 성장(기간 s9∼s10), 온도 TW로부터 온도 TB로의 승온 및 보호층의 성장(기간 s10∼s11) 및 장벽층의 성장(기간 s11∼s12)을 반복하여, 양자 우물 구조를 완성시킨다. 도 12에 도시되는 바와 같이, 양자 우물 구조는, 장벽층(23, 69a∼69c), 우물층(65a∼65c), 보호층(67a∼67c)을 포함한다. 보호층(67a∼67c)의 막 두께 DP는 예컨대 0.5 ㎚ 이상 5 ㎚ 이하이다.
이 방법에 따르면, 우물층(65a)의 성장 완료 직후에, 보호층(67a)이 성장된다. 이 성장은 성장로(10)의 온도를 성장 온도 TB로 성장 온도 TW로부터 승온하면서 행해진다. 보호층(67a∼67c)을 성장시키면서 성장로(10)의 온도가 승온되기 때문에, 반극성을 나타내는 주요면을 갖는 우물층(65a∼65c)의 반도체 결정의 분해는, c면 주요면 상에 성장된 우물층에 비해서 발생하기 어렵다. 또한, 승온 중에 보호층(67a∼67c)의 성장이 행해지기 때문에, 우물층(65a∼65c)이 고온에 노출되는 기간이 단축된다.
또한, 제1 실시형태에 따르면, 우물층(25a∼25c)의 성장 완료 직후에, 우물층 성장 온도 TW와 동일한 온도에서 얇은 보호층(27a∼27c)을 성장시키고 있다. 그리고, 비교적 낮은 온도에서 성장되는 보호층(67a)에 의해, 우물층(65a)을 보호할 수 있다. 따라서, 승온 기간의 후반에 있어서, 보호층을 성장시켜도 성장시키지 않아도, 보호층은 보호능을 발휘한다.
예컨대, 성장로(10)의 온도를 성장 온도 TB보다 작은 중간 온도 TM으로 성장 온도 TW로부터 승온하면서, 보호층을 성장시키도록 해도 좋다. 이 방법은, 보호층 을 성장시킨 후에, 질화갈륨계 반도체를 성장시키지 않고서, 성장로(10)의 온도를 상술한 중간 온도 TM으로부터 성장 온도 TB를 향해 승온하는 공정을 더 마련할 수 있다. 이 온도 프로파일에 있어서, 성장 온도 TW로부터 중간 온도 TM으로의 평균 승온 속도는, 중간 온도 TM으로부터 성장 온도 TB로의 평균 승온 속도보다 크다. 이 방법에 따르면, 보호층을 성장시키는 기간의 온도 변경 속도가 크기 때문에, 보호층은, 성장 기간이 진행됨에 따라 보다 높은 온도에서 성막된다. 그러므로, 양호한 결정 품질의 보호층이 성장 가능하다.
(실시예 3): 오프각 75도
GaN 웨이퍼를 준비하였다. GaN 웨이퍼의 주요면은, GaN 웨이퍼의 c면에 대하여 75도의 각도로 경사져 있다. GaN 웨이퍼를 성장로에 배치한 후에, 암모니아 및 수소 분위기 내에서 열처리를 행하였다. 열처리 온도는 섭씨 1050도이고, 열처리 시간은 10분 정도였다. 활성층의 성장 조건 외에는, 도 7에 나타낸 조건을 이용하였다.
활성층의 성막 조건으로서 이하의 것을 이용하였다. TMG(24.4 μmol/분), NH3(6 slm)를 성장로에 공급하여, n형 InGaN층 상에 언도프 GaN층(장벽층)을 섭씨 860도에서 성장시켰다. GaN 장벽층의 두께는 15 ㎚였다. 이 GaN층의 성장 속도는 6.7 ㎚/분이었다.
이어서, 성장로의 온도를 섭씨 860도로부터 섭씨 750도로 변경하였다. 온도 변경이 완료된 후에, 섭씨 750도에서, TMG(15.6 μmol/분), TMI(58.0 μmol/분), NH3(8 slm)를 성장로에 공급하여, 언도프 InGaN층(우물층)을 GaN 장벽층 상에 성장시켰다. InGaN층의 두께는 4 ㎚였다. InGaN 우물층의 성장 속도는 5 ㎚/분이었다. n형 InGaN 우물층(47)의 In 조성은 0.20이었다.
InGaN 우물층을 성장시킨 후에, 성장로의 온도를 섭씨 750도로부터 섭씨 860도로 변경하면서, GaN 보호층을 성장시켰다. 원료 가스의 조건은, TMG(24.4 μmol/분), NH3(6 slm)를 성장로에 공급하였다. GaN 보호층의 두께는 2.5 ㎚였다. GaN 보호층의 평균 성장 속도는 0.8 ㎚/분이었다.
GaN 보호층을 성장시킨 후에, 성장로의 온도를 섭씨 860도로 유지하면서, GaN 장벽층을 성장시켰다. 원료 가스의 조건은, TMG(24.4 μmol/분), NH3(6 slm)를 성장로에 공급하였다. GaN 장벽층의 두께는 12.5 ㎚였다. GaN 장벽층의 평균 성장 속도는 6.7 ㎚/분이었다.
InGaN 우물층, GaN 보호층 및 GaN 장벽층의 성장을 반복하여, 활성층을 형성하였다. 이런 후에, p형 질화갈륨계 반도체 영역을 실시예 1과 동일하게 제작하였다.
또한, GaN 웨이퍼와는 별도로, 실시예 1과 마찬가지로, (0001)면 사파이어 기판을 준비하였다. 이 사파이어 기판에 적절한 제조 조건을 이용하여, GaN 웨이퍼를 이용한 에피택셜 웨이퍼의 구조와 동일한 반도체 적층 구조를 성장시켰다. 사파이어 기판을 이용한 에피택셜 웨이퍼의 주요한 제조 조건을 설명한다. 사파이어 기판을 성장로에 배치한 후에, 수소 분위기 내에서 열처리를 행하였다. 열처리 온도는 섭씨 1100도이고, 열처리 시간은 10분 정도였다. 열처리 후에, TMG(49 μmol/분), NH3(5 slm)를 성장로에 공급하여, 사파이어 기판 상에 언도프 GaN층을 섭씨 500도에서 성장시켰다. 이어서, TMG(243.8 μmol/분), NH3(5.0 slm), SiH4를 성장로에 공급하여, 언도프 GaN층 위에 n형 GaN층을 섭씨 950도에서 성장시켰다. n형 GaN층의 두께는 5000 ㎚였다. n형 GaN층의 성장 속도는 129.6 ㎚/분이었다. 우물층은 섭씨 760도에서 성장시켰다. 다른 제조 조건은 GaN 기판 상과 동일하다.
GaN 웨이퍼를 이용한 에피택셜 웨이퍼 및 사파이어 기판을 이용한 에피택셜 웨이퍼는, 모두 전체 승온 기간에 있어서 성장된 보호층(두께 2.5 ㎚)을 우물층 상에 갖는 점에서 동일한 구조를 갖지만, 이들 에피택셜 웨이퍼의 우물층의 표면은, 각각, 반극성면(오프각 75도) 및 c면인 점에서 다르다. 이들 에피택셜 웨이퍼의 PL 스펙트럼을 측정하였다. 도 13은 대표적인 조건으로 제작된 발광 소자의 PL 스펙트럼(PL3, PL4)을 도시하는 도면이다. 이들 PL 스펙트럼과 우물층의 성막 조건을 나타낸다.
PL 명칭, 성막 온도 TW, 성막 온도 TP, 반치 전폭, 피크 파장:
PL3(반극성): 750℃, 승온하면서, 30 ㎚, 503 ㎚;
PL4(c면): 760℃, 승온하면서, 53 ㎚, 529 ㎚.
이 실시예의 성장 방법에서는, 도 13a를 참조하면, PL1과 PL3의 비교에 의해, 보호층의 두께가 증가함으로써 승온에 대한 보호능이 향상된 것을 나타내고 있다.
또한, PL3의 반치 전폭은 PL1의 반치 전폭보다 좁아지고, PL 스펙트럼은, PL1에 비해서 더 뾰족해지며, 또한 PL 강도도 향상되었다. 도 13b를 참조하면, PL3과 PL4의 비교에 의해, c면 상의 우물층 내에서 반도체 결정의 분해가 발생하여, PL 스펙트럼의 반치 전폭은 넓어진다. 한편, 오프각 75도의 GaN 웨이퍼 상의 우물층은, c면 상의 우물층에 비해서, 우물층 내에서 반도체 결정의 분해가 발생하기 어려워, 양호한 발광 특성을 나타낸다.
(실시예 4): 오프각 58도
GaN 웨이퍼를 준비하였다. GaN 웨이퍼의 주요면은 이 웨이퍼의 c면에 대하여 58도의 각도로 경사진다. GaN 웨이퍼를 성장로에 배치한 후에, 암모니아 및 수소 분위기 내에서 열처리를 행하였다. 열처리 온도는 섭씨 1050도이고, 열처리 시간은 10분 정도였다. 활성층의 성장 조건 외에는 도 7에 나타낸 조건을 이용하였다.
활성층의 성막 조건으로서 이하의 것을 이용하였다. TMG(24.4 μmol/분), NH3(6 slm)를 성장로에 공급하여, n형 InGaN층 상에 언도프 GaN층(장벽층)을 섭씨 860도에서 성장시켰다. GaN 장벽층의 두께는 15 ㎚였다. 이 GaN층의 성장 속도는 6.7 ㎚/분이었다.
이어서, 성장로의 온도를 섭씨 860도로부터 섭씨 770도로 변경하였다. 온도 변경이 완료된 후에, 섭씨 770도에서, TMG(15.6 μmol/분), TMI(29.0 μmol/분), NH3(8 slm)를 성장로에 공급하여, 언도프 InGaN층(우물층)을 GaN 장벽층 상에 성장 시켰다. InGaN층의 두께는 2.7 ㎚였다. InGaN 우물층의 성장 속도는 5 ㎚/분이었다. n형 InGaN층(47)의 In 조성은 0.20이었다.
InGaN 우물층의 성장 후에, 성장로의 온도를 섭씨 770도로부터 섭씨 860도로 변경하면서, GaN 보호층을 성장시켰다. 원료 가스의 조건은, TMG(24.4 μmol/분), NH3(6 slm)를 성장로에 공급하였다. GaN 보호층의 두께는 2.5 ㎚였다. GaN 보호층의 평균 성장 속도는 0.8 ㎚/분이었다.
GaN 보호층을 성장시킨 후에, 성장로의 온도를 섭씨 860도로 유지하면서, GaN 장벽층을 성장시켰다. 원료 가스의 조건은, TMG(24.4 μmol/분), NH3(6 slm)를 성장로에 공급하였다. GaN 장벽층의 두께는 12.5 ㎚였다. GaN 장벽층의 평균 성장 속도는 6.7 ㎚/분이었다.
InGaN 우물층, GaN 보호층 및 GaN 장벽층의 성장을 반복하여, 활성층을 형성하였다. 이런 후에, p형 질화갈륨계 반도체 영역을 실시예 1과 마찬가지로 제작하였다. 도 14에 PL 스펙트럼을 도시한다.
PL 명칭, 성막 온도 TW, 성막 온도 TP, 반치 전폭, 피크 파장;
PL5(반극성): 770℃, 승온하면서, 42 ㎚, 506 ㎚;
PL4(c면): 760℃, 승온하면서, 53 ㎚, 529 ㎚.
이 실시예의 성장 방법에서는, PL1과 PL5의 비교에 의해, 보호층의 두께가 증가함으로써 승온에 대한 보호능이 향상되었다. 또한, PL5의 반치 전폭은 PL4의 반치 전폭보다 좁아지고, PL5의 스펙트럼 형상은, PL4에 비해서 더 뾰족해지며, 또 한 PL 강도도 향상되었다. PL4와 PL5의 비교에 의해, c면 상의 우물층에서는, 반도체 결정의 분해가 발생하여, PL 스펙트럼의 반치 전폭은 넓어진다. 한편, 오프각 58도의 GaN 웨이퍼 상의 우물층은, c면 상의 우물층에 비해서, 우물층에 있어서 반도체 결정의 분해가 발생하기 어려워, 양호한 발광 특성을 나타낸다.
(제3 실시형태)
본 실시형태에서는, 질화물계 반도체 발광 소자의 활성층(21b)을 제작한다. 이하, 활성층(21b)의 양자 우물 구조를 제작하는 순서를, 도 15를 참조하면서 상세히 설명한다. 도 15는 활성층의 형성에서의 원료 가스 및 성장로의 온도 변화를 나타내는 타임차트이다.
성장로의 온도란, 예컨대 성장로의 서셉터와 같은 성장로 내의 부재의 온도를 의미한다. 시각 u0에서, 활성층의 하지가 되는 질화갈륨계 반도체의 퇴적이 완료된다. 시각 u0∼u1의 기간에서, 성장로(10)의 온도를, 활성층을 위한 반도체 성장을 위한 온도로 변경한다. 제1 실시형태와 마찬가지로, 공정 S104에서, 질화갈륨계 반도체로 이루어지는 에피택셜 반도체 영역(23)을 형성한다. 이 성장은, 시각 u1∼u2 사이에 성장 온도 TB에서 성장된다. GaN 장벽층(DB1)의 두께는 예컨대 15 ㎚이다. 에피택셜 반도체 영역(23)의 표면은, 주요면(13a)의 표면 구조를 계승하고 있다. 시각 u2에서, 갈륨 원료의 공급을 정지하여 질화갈륨계 반도체의 퇴적을 정지시킨다. 공정 S105에서는, 우물층을 성장시키기 전에 성장 온도 TB로부터 성장 온도 TW로 성장로의 온도를 변경한다.
온도의 변경은, 시각 u2∼u4 사이에 행해진다. 시각 u2∼u3 사이에, 질소 소스의 공급량을 변경하여 우물층의 성장에서의 질소 소스의 공급량에 맞춘다. 시각 u4에서, 성장로(10)의 온도가 우물층의 성장 온도 TW에 도달한다. 제1 실시형태와 마찬가지로, 공정 S106에서, 성장로(10)의 온도를 우물층 성장 온도 TW로 유지하면서, 반극성 주요면(23a) 상에 시각 u4∼u5의 기간에서 양자 우물 구조를 위한 우물층(75a)을 성장시킨다. 우물층(75a)은, 에피택셜 반도체 영역(23)의 주요면 상에 에피택셜로 성장되기 때문에, 우물층(75a)의 표면은, 에피택셜 반도체 영역(23)의 표면 구조를 계승한다. InGaN 우물층의 두께 DW는 예컨대 3 ㎚이다.
시각 u5에서 우물층(75a)의 성장이 완료된다. 공정 S307에서는, 온도 TW로부터, 제2 장벽층(79a)의 성장 온도 TB로 온도를 변경한다. 이 승온은, 예컨대 시각 u5∼u7의 기간에 행해진다. 이 승온 중의 우물층(75a)의 열화를 방지하기 위해서, 우물층(75a)의 표면을 덮도록 보호층(77a)을 시각 u5∼u6의 기간에 성장시킨다. 우물층(75a)의 성장 완료 직후에, 우물층(75a)의 주요면을 덮는 보호층(77a)의 성장이 개시된다. 보호층(77a)의 성장 기간의 온도 변경은, 시간과 함께 온도 상승 속도를 작게 하며, 시각 u5∼u6 사이의 온도 프로파일은 위로 볼록한 형상을 이룬다. 이 승온 프로파일에 의해, 성장 온도 TB까지의 도달 안정 시간을 짧게 할 수 있으며, 우물층의 열화를 억제할 수 있다. 보호층(77a)은, 보호층(27a)과 마찬가지로, 우물층(75a)의 재료보다 큰 밴드갭을 갖는 질화갈륨계 반도체로 이루어진 다. 시각 u5∼u6의 전체 기간에 걸쳐, 보호층(77a)이 에피택셜로 성장된다. 보호층(77a)의 두께는 장벽층(79a)의 두께보다 얇다. 또한, 보호층(77a)의 두께는 우물층(75a)의 두께보다 얇다. 보호층(77a)은 장벽층(79a)의 성장 속도보다 작은 성장 속도로 성장된다. 예컨대 시각 u5∼u7의 기간에서 질소 원료의 공급량을 감소시키고 갈륨 원료의 공급량을 감소시켜 성장 속도를 조정한다. 본 실시예에서는, 보호층(77a)은 에피택셜 반도체 영역(23)과 동일한 재료로 이루어지며, GaN이다. 보호층(77a)의 두께 DP는 예컨대 1.1 ㎚이다. 보호층(77a)은 우물층(75a)의 주요면 상에 에피택셜로 성장되기 때문에, 보호층(77a)의 표면은 우물층(75a)의 표면 구조를 계승한다.
공정 S308에서, 장벽층(79a)은, 보호층(77a)의 성장 후에 이어서 성장된다. 시각 u6에서도, 성장로(10)의 승온이 계속해서 행해진다. 보호층(77a)을 성장시킨 후에, 성장로(10)의 온도를 성장 온도 TB를 향해 상승시키면서, 시각 u6∼u7에서, 질화갈륨계 반도체로 이루어지는 장벽층(79a)을 성장시킨다. 성장 온도 TB는, 양호한 결정 품질을 갖는 장벽층의 성장을 가능하게 하는 제1 온도 TR 이상이다. 보호층(77a, 77b, 77c)의 성장 온도 TP는, 우물층 성장 온도 TW 이상이며, 제1 온도 TR 이하의 온도 범위이고, 본 실시예에서는, 보호층(77a∼77c)의 성장 온도 TP는 성장 온도 TW보다 크다. 장벽층(79a)의 두께 DB2는 보호층(77a)의 두께 DP보다 크다. 우물층 및 장벽층도 아닌 보호층(77a)을 얇게 하여, 장벽층(79a)의 두께를 크게 할 수 있다. 본 실시예에서는, 장벽층(79a)은 예컨대 GaN으로 이루어지고, 장벽층(79a)의 두께 DB2는 예컨대 13.9 ㎚이다. 장벽층(79a)은, 보호층(77a)의 주요면 상에 에피택셜로 성장되기 때문에, 장벽층(79a)의 표면은, 우물층(75a)의 표면 구조를 계승한다.
도 15에 도시되는 바와 같이, 동일하게 하여 활성층(21b)의 형성을 계속한다. 공정 S309에서, 온도 TB로부터 온도 TW로의 강온(기간 u7∼u8∼u9), 우물층의 성장(기간 u9∼u10), 온도 TW로부터 온도 TB로의 승온 및 보호층의 성장(기간 u10∼u11, u13∼u14) 및 장벽층의 성장(기간 u11∼u12, u14∼u15)을 반복하여, 양자 우물 구조를 완성시킨다. 도 15에 도시되는 바와 같이, 양자 우물 구조는, 장벽층(23, 79a∼79c), 우물층(75a∼75c), 보호층(77a∼77c)을 포함한다. 보호층(77a∼77c)의 막 두께 DP는 0.5 ㎚ 이상 5 ㎚ 이하일 수 있다.
우물층(75a∼75c)의 성장 완료 직후에, 보호층(77a∼77c)은, 각각, 성장 온도 TW로부터 성장 온도 TB로 승온하면서 성장된다. 보호층(77a∼77c)을 성장시키면서 성장로(10)의 온도가 승온되기 때문에, 반극성을 나타내는 주요면을 갖는 우물층(75a∼75c)의 분해는, c면 주요면 상에 성장된 우물층에 비해서 발생하기 어렵다. 또한, 승온 중에 보호층(77a∼77c) 및 장벽층(79a∼79c)의 성장이 행해지기 때문에, 우물층(75a∼75c)이 고온에 노출되는 기간이 단축된다. 본 실시형태의 온도 프로파일에 있어서, 성장 온도 TW로부터 온도 TR로의 평균 승온 속도는, 온도 TR 로부터 성장 온도 TB로의 평균 승온 속도보다 크다. 이 방법에 따르면, 보호층을 성장시키는 기간의 온도 변경 속도가 크기 때문에, 보호층은, 성장 기간이 경과함에 따라, 보다 높은 온도에서 성막된다.
(실시예 5): 오프각 75도
GaN 웨이퍼를 준비하였다. GaN 웨이퍼의 주요면은 이 웨이퍼의 c면에 대하여 75도의 각도로 경사진다. GaN 웨이퍼를 성장로에 배치한 후에, 암모니아 및 수소 분위기 내에서 열처리를 행하였다. 열처리 온도는 섭씨 1050도이고, 열처리 시간은 10분 정도였다. 활성층의 성장 조건 외에는 도 7에 나타낸 조건을 이용하였다.
활성층의 성막 조건으로서 이하의 것을 이용하였다. TMG(24.4 μmol/분), NH3(6 slm)를 성장로에 공급하여, n형 InGaN층 상에 언도프 GaN층(장벽층)을 섭씨 870도에서 성장시켰다. GaN 장벽층의 두께는 15 ㎚였다. 이 GaN층의 성장 속도는 6.7 ㎚/분이었다.
이어서, 성장로의 온도를 섭씨 870도로부터 섭씨 745도로 변경하였다. 온도 변경이 완료된 후에, 섭씨 745도에서, TMG(15.6 μmol/분), TMI(58.0 μmol/분), NH3(8 slm)를 성장로에 공급하여, 언도프 InGaN층(우물층)을 GaN 장벽층 상에 성장시켰다. InGaN층의 두께는 4 ㎚였다. InGaN 우물층의 성장 속도는 3.6 ㎚/분이었다. InGaN층의 In 조성은 0.20이었다.
InGaN 우물층을 성장시킨 후에, 성장로의 온도를 섭씨 745도로부터 섭씨 850 도로 변경하면서, GaN 보호층을 성장시켰다. 원료 가스의 조건은, TMG(24.4 μmol/분), NH3(6 slm)를 성장로에 공급하였다. GaN 보호층의 두께는 1.1 ㎚였다. GaN 보호층의 평균 성장 속도는 1.1 ㎚/분이었다.
GaN 보호층을 성장시킨 후에, 성장로의 온도를 섭씨 850도로부터 섭씨 870도로 변경하면서, GaN 장벽층을 성장시켰다. 원료 가스의 조건은, TMG(24.4 μmol/분), NH3(6 slm)를 성장로에 공급하였다. GaN 장벽층의 두께는 13.9 ㎚였다. GaN 장벽층의 평균 성장 속도는 6.7 ㎚/분이었다.
InGaN 우물층, GaN 보호층 및 GaN 장벽층의 성장을 반복하여, 활성층을 형성하였다. 이런 후에, p형 질화갈륨계 반도체 영역을 실시예 1과 동일하게 제작하였다.
또한, GaN 웨이퍼와는 별도로, 실시예 1과 마찬가지로, (0001)면 사파이어 기판을 준비하였다. 이 사파이어 기판에 적절한 제조 조건을 이용하여, GaN 웨이퍼를 이용한 에피택셜 웨이퍼의 구조와 동일한 반도체 적층 구조를 성장시켰다. 사파이어 기판을 이용한 에피택셜 웨이퍼의 주요한 제조 조건을 설명한다. 사파이어 기판을 성장로에 배치한 후에, 수소 분위기 내에서 열처리를 행하였다. 열처리 온도는 섭씨 1100도이고, 열처리 시간은 10분 정도였다. 열처리 후에, TMG(49 μmol/분), NH3(5 slm)를 성장로에 공급하여, 사파이어 기판 상에 언도프 GaN층을 섭씨 500도에서 성장시켰다. 이어서, TMG(243.8 μmol/분), NH3(5.0 slm), SiH4를 성장로에 공급하여, 언도프 GaN층 위에 n형 GaN층을 섭씨 950도에서 성장시켰다. n 형 GaN층의 두께는 5000 ㎚였다. n형 GaN층의 성장 속도는 129.6 ㎚/분이었다. 우물층은 섭씨 760도에서 성장시켰다. 다른 제조 조건은 GaN 기판 상과 동일하다.
GaN 웨이퍼를 이용한 에피택셜 웨이퍼 및 사파이어 기판을 이용한 에피택셜 웨이퍼는, 모두 보호층을 우물층 상에 갖는 점에서 동일한 구조를 갖지만, 이들 에피택셜 웨이퍼의 우물층의 표면은, 각각, 반극성면(오프각 75도) 및 c면인 점에서 다르다. 이들 에피택셜 웨이퍼의 PL 스펙트럼을 측정하였다. 도 16은 대표적인 조건으로 제작된 발광 소자의 PL 스펙트럼(PL6, PL7)을 도시하는 도면이다. 이들 PL 스펙트럼과 우물층의 성막 조건을 나타낸다.
PL 명칭, 성막 온도 TW, 성막 온도 TP, 반치 전폭, 피크 파장;
PL6(반극성): 745℃, 승온하면서, 35 ㎚, 526 ㎚;
PL7(c면): 760℃, 승온하면서, 45 ㎚, 531 ㎚.
이 실시예의 성장 방법에서는, PL1과 PL6의 비교에 의해, 보호층의 두께가 증가함으로써 승온에 대한 보호능이 향상되었다. 또한, 도 16을 참조하면, PL6의 반치 전폭은 PL7의 반치 전폭보다 좁아지고, PL6의 스펙트럼 형상은, PL7에 비해서 더 뾰족해지며, 또한 PL 강도도 향상되었다. 도 16을 참조하면, PL6과 PL7의 비교에 의해, c면 상의 우물층에서는, 반도체 결정의 분해가 발생하여, PL 스펙트럼의 반치 전폭은 넓어진다. 한편, 오프각 75도의 GaN 웨이퍼 상의 우물층은, c면 상의 우물층에 비해서, 우물층 중의 반도체 결정의 분해가 발생하기 어려워, 양호한 발광 특성을 나타낸다. 승온 도중에, 장벽층을 성장시키기 때문에, 에피택셜 성장에 필요한 시간을 단축할 수 있다. 또한, 우물층에서의 반도체 결정의 분해를 억제할 수 있다. 장벽층의 일부를 온도 TR 이하의 저온에서 성장시키기 때문에, c면 기판 상의 양자 우물 구조의 결정 품질이 양호하지 않게 되어, 발광 특성이 악화된다. 또한, 반극성면을 이용함으로써, 피에조 전계의 영향이 저감된다.
도 17은 인듐 도입량의 오프각 의존성을 도시하는 도면이다.
데이터명, 오프각, 인듐 조성
P1: 43도, 4.3 퍼센트
P2: 62도, 22.7 퍼센트
P3: 75도, 19.6 퍼센트
P4: 90도, 23.1 퍼센트.
c면에 대하여 경사지는 주요면의 GaN 웨이퍼에서는, 오프각에 따라, 인듐 도입량이 변화하고 있다. 발명자들의 지견에 따르면, 오프각이 50도 이상 80도 미만에서는, 인듐의 도입량이 크다. 그러므로, InGaN 우물층이 고온에 노출되어도, 우물층에서의 반도체 결정의 분해는 발생하기 어렵다고 생각된다.
NH3 분위기 내에서는 에피택셜 성장 중의 최외측 표면에서는, 최외측 표면의 Ⅲ족 원자에 NHX가 결합한 상태라고 생각된다. c면 상에서는, 이 NHX는 1개의 Ⅲ족 원자와만 결합할 수 있기 때문에, c면 상에 성장된 InGaN은 열분해가 발생하기 쉽다. 한편, 반극성면 상에서는, NHX는 2개 이상의 Ⅲ족 원자와 결합할 수 있고, 또한 2개 이상의 Ⅲ족 원자와 결합하는 비율이 c면에 비해서 현격히 높아진다. 그러 므로, 반극성면 상에서는 구성 원소끼리의 결합이 강해져, c면 상의 InGaN에 비해서, 반극성면 상의 InGaN의 열분해가 발생하기 어렵다. 따라서, 반극성면에서의 InGaN 우물층의 표면은, c면 상의 InGaN 우물층의 표면과 다르다.
또한, 50도보다 크고 80도 미만의 범위 내의 오프각에 대응하는 반도체면, 예컨대 (20-21)면에서는 테라스 폭이 좁기 때문에, In이 테라스 상에서 받아들여졌을 때 충분한 In 마이그레이션은 발생하지 않는다. 이 때문에, 성장 중단 중에도 원자의 퇴적 시에 In이 흡착된 장소에 머물기 쉬워, 우물층의 분해가 발생하기 어렵다.
이용 가능한 재료에 관해서, 우물층/보호층/장벽층의 조합은 예컨대 이하의 것이다. 우물층/보호층/장벽층의 순으로 기재할 때, InGaN/InGaN/GaN, InGaN/GaN/InGaN, InGaN/InGaN/InGaN 등의 조합이 예시된다.
적합한 실시형태에 있어서 본 발명의 원리를 도시하여 설명해 왔으나, 본 발명은, 그러한 원리에서 벗어나지 않고서 배치 및 상세에 있어서 변경될 수 있는 것은 당업자에 의해 인식된다. 본 발명은, 본 실시형태에 개시된 특정한 구성에 한정되는 것이 아니다. 따라서, 특허 청구의 범위 및 그 정신의 범위에서 오는 모든 수정 및 변경에 권리를 청구한다.
도 1a 내지 도 1c는 본 실시형태에 따른 질화물계 반도체 광소자를 제조하는 방법 및 에피택셜 웨이퍼를 제조하는 방법에서의 주요한 공정을 도시하는 도면이다.
도 2a 내지 도 2c는 본 실시형태에 따른 질화물계 반도체 광소자를 제조하는 방법 및 에피택셜 웨이퍼를 제조하는 방법에서의 주요한 공정을 도시하는 도면이다.
도 3a 내지 도 3c는 본 실시형태에 따른 질화물계 반도체 광소자를 제조하는 방법 및 에피택셜 웨이퍼를 제조하는 방법에서의 주요한 공정을 도시하는 도면이다.
도 4a 및 도 4b는 본 실시형태에 따른 질화물계 반도체 광소자를 제조하는 방법 및 에피택셜 웨이퍼를 제조하는 방법에서의 주요한 공정을 도시하는 도면이다.
도 5는 제1 실시형태에서의, 활성층의 형성에서의 원료 가스 및 성장로의 온도 변화를 나타내는 타임차트이다.
도 6은 실시형태에서 사용 가능한 GaN 기판의 일 구조를 도시하는 도면이다.
도 7은 실시예 1의 주요한 제조 조건을 도시하는 도면이다.
도 8은 실시예 1의 발광 다이오드의 구조를 도시하는 도면이다.
도 9는 실시예 1의 PL 스펙트럼을 도시하는 도면이다.
도 10은 실시예 2에서의 주요한 제조 조건을 도시하는 도면이다.
도 11은 실시예 2의 레이저 다이오드의 구조를 도시하는 도면이다.
도 12는 제2 실시형태에서의, 활성층의 형성에서의 원료 가스 및 성장로의 온도 변화를 나타내는 타임차트이다.
도 13a 및 도 13b는 실시예 3에서의 PL 스펙트럼을 도시하는 도면이다.
도 14는 실시예 4에서의 PL 스펙트럼을 도시하는 도면이다.
도 15는 제3 실시형태에서의, 활성층의 형성에서의 원료 가스 및 성장로의 온도 변화를 나타내는 타임차트이다.
도 16은 실시예 5에서의 PL 스펙트럼을 도시하는 도면이다.
도 17은 m축 방향으로 c축으로부터 규정된 경사각(오프각)의 GaN 주요면 상에 퇴적된 InGaN의 In 조성과 오프각과의 관계를 도시하는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
11: 기판 11a: 기판 주요면
11c: 개질된 주요면 13: 제1 도전형 질화갈륨계 반도체 영역
15, 17, 19: 질화갈륨계 반도체층
21, 21a, 21b: 활성층 23: 에피택셜 반도체 영역
29a∼29c, 69a∼69c, 79a∼79c: 장벽층
25a∼25c, 65a∼65c, 75a∼75c: 우물층
27a∼27c, 67a∼67c, 77a∼77c: 보호층
31: 제2 도전형 질화갈륨계 반도체 영역
33: 전자 블록층 35, 37: p형 콘택트층

Claims (20)

  1. 질화물계 반도체 광소자를 제조하는 방법으로서,
    성장로의 온도를 우물층 성장 온도로 유지하면서, 반(半)극성의 주요면을 갖는 질화갈륨계 반도체 영역 상에, 활성층을 위한 우물층을 성장시키는 공정과,
    상기 우물층의 성장 완료 직후에, 상기 우물층의 주요면을 덮는 보호층을 성장시키는 공정과,
    상기 보호층을 성장시킨 후에, 상기 보호층의 주요면 상에 상기 활성층을 위한 장벽층을 장벽층 성장 온도에서 성장시키는 공정
    을 포함하고,
    상기 보호층의 두께는 상기 장벽층의 두께보다 작으며,
    상기 장벽층 성장 온도는, 상기 우물층 성장 온도보다 큰 제1 온도 이상이고,
    상기 장벽층의 성장은, 상기 성장로의 온도가 상기 제1 온도에 도달했을 때에 개시되며, 상기 보호층의 성장 온도는, 상기 우물층 성장 온도 이상이고 상기 제1 온도 미만의 온도 범위를 가지며,
    상기 우물층은, 인듐을 포함하는 질화갈륨계 반도체로 이루어지고,
    상기 장벽층은, 상기 우물층의 밴드갭 에너지보다 큰 밴드갭 에너지를 갖는 질화물 반도체로 이루어지며,
    상기 보호층은, 상기 우물층의 밴드갭 에너지보다 큰 밴드갭 에너지를 갖는 질화갈륨계 반도체로 이루어지고,
    상기 우물층의 주요면은 반극성면을 가지며,
    상기 보호층의 주요면은 반극성면을 가지며,
    상기 장벽층의 주요면은 반극성면을 갖는 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  2. 제1항에 있어서, 상기 보호층을 성장시킨 후에, 성장시키지 않고서, 상기 성장로의 온도를 상기 우물층 성장 온도로부터 상기 제1 온도로 승온시키는 공정을 더 포함하고,
    상기 보호층은, 상기 성장로의 온도 변경을 개시하기 전에, 상기 우물층 성장 온도와 동일한 온도에서 성장되는 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  3. 제1항에 있어서, 상기 보호층은, 상기 성장로의 온도를 상기 우물층 성장 온도로부터 승온시키면서 성장되는 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  4. 제3항에 있어서, 상기 보호층은, 상기 성장로의 온도를 상기 우물층 성장 온도로부터 상기 제1 온도로 변경하는 전체 기간에 걸쳐 성장되고,
    상기 장벽층은, 상기 보호층의 성장 직후에 계속해서 성장되는 것을 특징으 로 하는 질화물계 반도체 광소자의 제조 방법.
  5. 제3항에 있어서, 상기 보호층은, 상기 성장로의 온도를 상기 장벽층 성장 온도보다 작은 제2 온도로 상기 우물층 성장 온도로부터 승온시키는 기간의 적어도 일부분에서 성장되고,
    상기 방법은, 상기 보호층을 성장시킨 후에, 질화갈륨계 반도체를 성장시키지 않고서, 상기 성장로의 온도를 상기 제2 온도로부터 상기 제1 온도를 향해 승온시키는 공정을 더 포함하며,
    상기 우물층 성장 온도로부터 상기 제2 온도로의 평균 승온 속도는, 상기 제2 온도로부터 상기 제1 온도로의 평균 승온 속도보다 큰 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 장벽층 성장 온도는 일정하게 유지되는 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  7. 제1항 또는 제2항에 있어서, 상기 장벽층의 적어도 일부분은, 상기 제1 온도로부터, 상기 제1 온도보다 큰 제3 온도로 변경하면서 성장되는 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  8. 제7항에 있어서, 상기 우물층 성장 온도로부터 상기 제1 온도로의 평균 승온 속도는, 상기 제1 온도로부터 상기 제3 온도로의 평균 승온 속도보다 큰 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  9. 제1항 또는 제2항에 있어서, 상기 보호층의 성장에서의 갈륨 원료의 공급량은, 상기 장벽층의 성장에서의 갈륨 원료의 공급량보다 작은 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  10. 제1항 또는 제2항에 있어서, 육방 결정계 반도체 InSAlTGa1-S-TN(0≤S≤1, 0≤T≤1, 0≤S+T≤1)으로 이루어지는 기판을 준비하는 공정을 더 포함하고,
    상기 기판의 상기 주요면은, 그 육방 결정계 반도체의 {0001}면 또는 {000-1}면을 기준으로 하여 10도 이상 85도 이하의 범위의 각도로 경사져 있는 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  11. 제10항에 있어서, 상기 기판 상에 반도체를 형성하기 전에, 상기 기판의 상기 주요면에 열처리를 행함으로써, 상기 기판에, 개질된 주요면을 형성하는 공정을 더 포함하고,
    상기 열처리는, 암모니아 및 수소를 포함하는 가스 분위기 내에서 행해지며,
    상기 질화갈륨계 반도체 영역은, 상기 기판의 상기 개질된 주요면 상에 마련되는 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  12. 제10항에 있어서, 제1 도전형 질화갈륨계 반도체 영역을 상기 기판 상에 에피택셜로 성장시키는 공정을 더 포함하고,
    상기 제1 도전형 질화갈륨계 반도체 영역의 주요면은, 상기 질화갈륨계 반도체의 {0001}면 또는 {000-1}면을 기준으로 하여 50도보다 크고 80도 미만의 범위의 각도로 경사져 있는 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  13. 제10항에 있어서, 상기 기판은, c축 방향으로 신장하는 관통 전위의 밀도가 제1 관통 전위 밀도보다 큰 복수의 제1 영역과, c축 방향으로 신장하는 관통 전위의 밀도가 제1 관통 전위 밀도보다 작은 복수의 제2 영역을 포함하고,
    상기 제1 및 제2 영역은 교대로 배치되어 있으며,
    상기 기판의 상기 주요면에는 상기 제1 및 제2 영역이 나타나 있는 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  14. 제10항에 있어서, 상기 제2 영역의 상기 관통 전위의 밀도는 1×107 ㎝-2 미만인 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  15. 제10항에 있어서, 상기 기판은 GaN으로 이루어지는 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  16. 제1항 또는 제2항에 있어서, 상기 질화갈륨계 반도체 영역의 상기 주요면은, 질화갈륨계 반도체 영역의 a축 방향으로 경사져 있는 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  17. 제1항 또는 제2항에 있어서, 상기 질화갈륨계 반도체 영역의 상기 주요면은, 질화갈륨계 반도체 영역의 m축 방향으로 경사져 있는 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  18. 제1항 또는 제2항에 있어서, 상기 질화갈륨계 반도체 영역의 상기 주요면은, 질화갈륨계 반도체 영역의 ＜12-30>축 방향으로 경사져 있는 것을 특징으로 하는 질화물계 반도체 광소자의 제조 방법.
  19. 질화물계 반도체 광소자를 위한 에피택셜 웨이퍼를 제조하는 방법으로서,
    육방 결정계 반도체 InSAlTGa1-S-TN(0≤S≤1, 0≤T≤1, 0≤S+T≤1)으로 이루어지고, 반극성의 주요면을 갖는 기판을 준비하는 공정과,
    상기 기판의 주요면 상에, 반극성의 주요면을 갖는 질화갈륨계 반도체 영역을 형성하는 공정과,
    성장로의 온도를 우물층 성장 온도로 유지하면서, 상기 질화갈륨계 반도체 영역 상에, 활성층을 위한 우물층을 성장시키는 공정과,
    상기 우물층의 주요면을 덮는 보호층을 성장시키는 공정과,
    상기 보호층을 성장시킨 후에, 상기 보호층의 주요면 상에 상기 활성층을 위한 장벽층을 장벽층 성장 온도에서 성장시키는 공정
    을 포함하고,
    상기 보호층의 두께는 상기 장벽층의 두께보다 작으며,
    상기 장벽층 성장 온도는 상기 우물층 성장 온도보다 큰 제1 온도 이상이고,
    상기 장벽층의 성장은, 상기 성장로의 온도가 상기 제1 온도에 도달했을 때에 개시되며, 상기 보호층의 성장 온도는, 상기 우물층 성장 온도 이상이고 제1 온도 미만의 온도 범위를 가지며,
    상기 우물층은, 인듐을 포함하는 질화갈륨계 반도체로 이루어지고,
    상기 장벽층은, 상기 우물층의 밴드갭 에너지보다 큰 밴드갭 에너지를 갖는 질화물 반도체로 이루어지며,
    상기 보호층은, 상기 우물층의 밴드갭 에너지보다 큰 밴드갭 에너지를 갖는 질화갈륨계 반도체로 이루어지고,
    상기 우물층의 주요면은 반극성면을 가지며,
    상기 보호층의 주요면은 반극성면을 가지며,
    상기 장벽층의 주요면은 반극성면을 갖는 것을 특징으로 하는 질화물계 반도체 광소자를 위한 에피택셜 웨이퍼의 제조 방법.
  20. 제19항에 있어서, 상기 기판 상에 반도체를 형성하기 전에, 상기 기판의 상기 주요면에 열처리를 행하여 상기 기판에, 개질된 주요면을 형성하는 공정을 더 포함하고,
    상기 열처리는, 암모니아 및 수소를 포함하는 가스 분위기 내에서 행해지며,
    상기 기판의 상기 주요면은, 그 육방 결정계 반도체의 {0001}면 또는 {000-1}면을 기준으로 하여 50도보다 크고 80도 미만의 범위의 각도로 경사져 있는 것을 특징으로 하는 질화물계 반도체 광소자를 위한 에피택셜 웨이퍼의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170090013A (ko) * 2016-01-27 2017-08-07 삼성전자주식회사 반도체 발광소자 제조방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5515575B2 (ja) * 2009-09-30 2014-06-11 住友電気工業株式会社 Ｉｉｉ族窒化物半導体光素子、エピタキシャル基板、及びｉｉｉ族窒化物半導体光素子を作製する方法
JP2011146639A (ja) * 2010-01-18 2011-07-28 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物系半導体素子
JP2011187862A (ja) * 2010-03-11 2011-09-22 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子の製造方法
JP2012064811A (ja) * 2010-09-16 2012-03-29 Toshiba Corp 半導体素子の製造方法
TWI425666B (zh) * 2011-04-27 2014-02-01 Univ Nat Central Growth of semi - polarized nitrides
CN102769078A (zh) * 2012-07-13 2012-11-07 合肥彩虹蓝光科技有限公司 高生长速率的P型GaN结构LED制造方法
CN103236476B (zh) * 2013-04-09 2016-04-20 湘能华磊光电股份有限公司 一种生长外延片及其制备方法
KR102116829B1 (ko) * 2013-11-27 2020-06-01 서울바이오시스 주식회사 자외선 발광 다이오드 및 그것을 제조하는 방법
JP2015156408A (ja) * 2014-02-19 2015-08-27 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子の製造方法
JP2015170803A (ja) * 2014-03-10 2015-09-28 住友電気工業株式会社 ＩＩＩ族窒化物半導体素子、ｐ型コンタクト構造、ＩＩＩ族窒化物半導体素子を作製する方法
TWI612686B (zh) * 2014-09-03 2018-01-21 晶元光電股份有限公司 發光元件及其製造方法
CN106972083B (zh) * 2017-02-17 2019-02-12 华灿光电（浙江）有限公司 一种发光二极管的外延片的制备方法
JP7642553B2 (ja) 2019-11-08 2025-03-10 ヌヴォトンテクノロジージャパン株式会社 半導体発光素子、及び半導体発光素子の製造方法
CN113451462B (zh) * 2020-11-24 2022-07-26 重庆康佳光电技术研究院有限公司 一种led外延结构及其制备方法与led芯片
CN113036600B (zh) * 2021-03-04 2022-08-02 东莞理工学院 一种氮化镓基绿光激光器及其制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2932467B2 (ja) 1993-03-12 1999-08-09 日亜化学工業株式会社 窒化ガリウム系化合物半導体発光素子
JP3371830B2 (ja) 1995-11-24 2003-01-27 日亜化学工業株式会社 窒化物半導体発光素子
JPH1012922A (ja) 1996-06-19 1998-01-16 Toyoda Gosei Co Ltd ３族窒化物半導体発光素子
JP3304787B2 (ja) 1996-09-08 2002-07-22 豊田合成株式会社 半導体発光素子及びその製造方法
JP3624794B2 (ja) * 2000-05-24 2005-03-02 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体発光素子の製造方法
JP4724901B2 (ja) * 2000-07-21 2011-07-13 パナソニック株式会社 窒化物半導体の製造方法
JP2003229645A (ja) * 2002-01-31 2003-08-15 Nec Corp 量子井戸構造およびそれを用いた半導体素子ならびに半導体素子の製造方法
JP2003327497A (ja) * 2002-05-13 2003-11-19 Sumitomo Electric Ind Ltd ＧａＮ単結晶基板、窒化物系半導体エピタキシャル基板、窒化物系半導体素子及びその製造方法
JP4389723B2 (ja) * 2004-02-17 2009-12-24 住友電気工業株式会社 半導体素子を形成する方法
JP4617922B2 (ja) * 2005-02-25 2011-01-26 ソニー株式会社 半導体装置の製造方法
EP1900013A4 (en) 2005-06-01 2010-09-01 Univ California TECHNOLOGY FOR GROWTH AND MANUFACTURE OF SEMIPOLARS (GA, AL, IN, B) N THIN FILMS, HETEROSTRUCTURES AND COMPONENTS
US7501299B2 (en) * 2005-11-14 2009-03-10 Palo Alto Research Center Incorporated Method for controlling the structure and surface qualities of a thin film and product produced thereby
JP5896442B2 (ja) * 2006-01-20 2016-03-30 国立研究開発法人科学技術振興機構 Ｉｉｉ族窒化物膜の成長方法
EP1984545A4 (en) * 2006-02-17 2013-05-15 Univ California PROCESS FOR THE GROWTH OF SEMIPOLARS (AL, IN, GA, B) N OPTOELECTRONIC COMPONENTS
JP2008118049A (ja) * 2006-11-07 2008-05-22 Rohm Co Ltd ＧａＮ系半導体発光素子
US7769066B2 (en) * 2006-11-15 2010-08-03 Cree, Inc. Laser diode and method for fabricating same
US20080137701A1 (en) * 2006-12-12 2008-06-12 Joseph Michael Freund Gallium Nitride Based Semiconductor Device with Reduced Stress Electron Blocking Layer
JP5363996B2 (ja) * 2007-02-12 2013-12-11 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア Ａｌ（ｘ）Ｇａ（１−ｘ）Ｎクラッディングフリー非極性ＩＩＩ族窒化物ベースのレーザダイオードおよび発光ダイオード

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170090013A (ko) * 2016-01-27 2017-08-07 삼성전자주식회사 반도체 발광소자 제조방법

Also Published As

Publication number Publication date
EP2161764A2 (en) 2010-03-10
JP4917585B2 (ja) 2012-04-18
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US8183071B2 (en) 2012-05-22
CN101661986A (zh) 2010-03-03

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