KR20090020528A - 반도체 디바이스 - Google Patents
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Abstract
외부 접속 단자와 내부 회로 영역 사이에 제공되는 정전기 방전 (ESD) 보호 소자를 포함하는 반도체 디바이스가 제공된다. 반도체 디바이스에서, 외부 접속 단자로부터 ESD 보호 소자로 연장하는 인터커넥트 (interconnect) 는 복수의 금속 인터커넥트 층을 포함하여 외부 접속 단자로부터 ESD 보호 소자로 연장하는 인터커넥트의 저항이 ESD 보호 소자로부터 내부 소자로 연장하는 인터커넥트의 저항보다 작게 된다. ESD 보호 소자로부터 내부 소자로 연장하는 인터커넥트는 외부 접속 단자로부터 ESD 보호 소자로 연장하는 인터커넥트에서 이용된 복수의 인터커넥트 층과 같거나 보다 적은 수의 금속 인터커넥트 층을 포함한다.
ESD, 반도체 디바이스, 정전기 방전, 오프 트랜지스터
Description
본 발명은 정전기 방전 (electrostatic discharge; ESD) 으로 인한 파손으로부터 내부 회로 영역에 형성된 내부 소자를 보호하기 위해, 외부 접속 단자와 내부 회로 영역 사이에 배치된 ESD 보호 소자를 갖는 반도체 디바이스에 관한 것이다.
MOS 트랜지스터를 포함하는 반도체 디바이스에서, 그 게이트 전위가 접지 전위 (Vss) 로 고정된, 오프-상태에서 제공되는 NMOS 트랜지스터인 오프 트랜지스터가 외부 접속을 위해 제공된 패드 (pad) 로부터 공급된 정전기로 인한 내부 회로의 파손을 방지하는 ESD 보호 소자로서 이용된다.
내부 소자의 ESD 파손을 피하기 위해, 정전기 펄스의 대부분을 가능한 많이 오프 트랜지스터로 드로잉하여, 내부 소자로의 정전기 펄스의 전파를 방지하는 것, 또는 내부 회로 소자로 통과하기 전에 빠르고 큰 정전기 펄스를 느리고 작은 신호로 변화시키는 것이 중요하다.
로직 회로와 같은 내부 회로를 형성하는 보통의 MOS 트랜지스터와는 상이하게 오프 트랜지스터는 정전기에 의해 생성된 많은 양의 전류를 한번에 흘려보내야 하기 때문에, 많은 경우에 약 수 백 마이크로미터의 큰 폭 (폭 W) 이 트랜지스터에 대해 요구된다.
따라서, 오프 트랜지스터는 종종 복수의 드레인 영역, 소스 영역, 및 게이트 전극을 콤브 형상 (comb shape) 으로 결합시킴으로써 획득되는 형태를 취한다. 그러나, 복수의 트랜지스터가 결합된 구조는 ESD 보호를 위해 전체 NMOS 트랜지스터를 균일하게 동작시키는 것을 어렵게 한다. 예를 들어, 외부 접속 단자에 더 근접한 부분에서의 전류 집중 발생은 오프 트랜지스터가 원래 ESD 보호 기능을 충분히 보여주지 못하고 파손되게 한다.
대응책으로서, 외부 접속 단자로부터의 거리가 더 길어짐에 따라, 드레인 영역에 형성된 컨택 홀 (contact hole) 과 게이트 전극 사이의 거리가 더 작아져 트랜지스터의 동작을 가속화시키는 방법이 제공된다 (예를 들어, JP 7-45829 A 의 도 2 참조).
그러나, 폭 W 가 오프 트랜지스터의 균일한 동작을 위해 더욱 작아지는 경우, 보호 기능은 충분히 달성되지 못한다. 또한, JP 7-45829 A 에서, 드레인 영역에서 컨택과 게이트 전극 사이의 거리가 조정되어, 이에 의해 트랜지스터 동작 속도를 국부적으로 조정한다. 그러나 이 방법은 드레인 영역의 폭에서의 감소에 따라 소망하는 컨택 위치가 보장될 수 없고, 최근에 내화 금속 (refractory metal) 을 포함하는 인터커넥트를 통해 인터커넥트 저항이 낮아져 와서, 이에 의해 서지 (surge) 의 전파 속도를 가속하여, 트랜지스터 동작 속도가 컨택과 게이트 전극 사이의 거리에 의해서만은 조정될 수 없는 경우를 유발하고, 또한 트랜지스터에 대한 인터커넥트가 트랜지스터의 폭 방향에 대해 수직 방향으로부터 도입되는 경우에 이 방법을 적용하기가 어렵다는 문제를 갖는다. 또한, JP 7-45829 A 에서는, 정전기 펄스의 대부분을 가능한 많이 오프 트랜지스터로 드로잉하여 내부 소자로의 정전기 펄스의 전파를 방지하는 방법, 또는 내부 소자의 ESD 파손을 피하기 위해 내부 소자를 통과하기 전에 빠르고 큰 정전기 펄스를 느리고 작은 신호로 변화시키는 방법이 개시되지 않는다.
전술한 문제를 해결하기 위해, 본 발명에 따른 반도체 디바이스가 다음과 같이 구성된다.
본 발명은, 내부 회로 영역에서 형성된 내부 소자, 정전기 방전으로 인한 파 손으로부터 내부 소자를 보호하기 위해 외부 접속 단자와 내부 회로 영역 사이에 형성된 정전기 방전 보호 소자; 외부 접속 단자로부터 정전기 방전 보호 소자로 연장되는 인터커넥트; 및 정전기 방전 보호 소자로부터 내부 소자로 연장되는 인터커넥트를 포함하며, 외부 접속 단자로부터 정전기 방전 보호 소자로 연장되는 인터커넥트의 저항은 정전기 방전 보호 소자로부터 내부 소자로 연장되는 인터커넥트의 저항보다 작은, 반도체 디바이스를 제공한다.
전술한 바와 같이, 본 발명에 따르면, 내부 소자의 ESD 파손을 피하기 위해, 정전기 펄스의 대부분을 가능한 많이 오프 트랜지스터로 드로잉하여 정전기 펄스의 내부 소자로의 전파를 방지하는 것, 또는 내부 소자를 통과하기 전에 빠르고 큰 정전기 펄스를 느리고 작은 신호로 변화시키는 것이 가능하다. 그 결과, 충분한 ESD 보호 기능을 획득할 수 있는 ESD 보호 소자를 포함하는 반도체 디바이스가 획득될 수 있다.
제 1 실시형태
도 1 은 외부 접속 단자, ESD 보호 소자, 및 내부 소자가 접속되는, 본 발명에 따른 반도체 디바이스의 개략적인 회로도이다.
외부 접속 단자 (801) 및 ESD 보호 소자로서 ESD 보호용 NMOS 트랜지스터 (710) 는 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 을 통해 서로 접속된다. ESD 보호용 NMOS 트랜지스터 (710) 및 내부 소자 (990) 는 ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 을 통해 서로 접속된다.
또한, 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 의 저항은 ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 의 저항보다 작도록 구성된다.
그 결과, 정전기 펄스 및 ESD 의 서지는 ESD 보호 소자로 우선적으로 드로잉되고, 빠르고 큰 정전기 펄스는 그대로 내부 소자로 전파되지는 않고, 전달 전에 느리고 작은 신호로 변화된다.
도 1 은, 접지 전위로 고정된 게이트 전위를 가지며 ESD 보호 소자로서 작용하는 NMOS 트랜지스터, 및 외부 접속 단자로부터 인터커넥트에 접속된 게이트 전극을 갖는 MOS 트랜지스터인 내부 소자가 이용된 입력 단자의 일부분의 예를 도시한다. 내부 소자로서 작용하는 MOS 트랜지스터의 드레인 영역이 외부 접속 단자로 접속되는 출력 단자의 경우에도 유사한 효과가 획득될 수 있다. 또한, ESD 보호 소자로서 NMOS 트랜지스터 이외에 다이오드 등을 이용하는 경우, 또는 MOS 트랜지스터 대신 내부 소자로서 또 다른 소자를 이용하는 경우에도, 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 의 저항은 ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 의 저항보다 작도록 구성되어, 이에 의해 유사한 효과가 획득될 수 있다.
제 2 실시형태
도 2 는 본 발명의 또 다른 실시형태에 따른 반도체 디바이스를 도시하는 개 략적인 단면도이다.
p-타입 실리콘 기판 (101) 상에, n-타입의 헤비 도핑된 (heavily doped) 불순 영역을 포함하는 소스 영역 (201) 및 드레인 영역 (202) 이 형성된다. 소스 영역 (201) 과 드레인 영역 (202) 사이에 위치한 p-타입 실리콘 기판 (101) 상에, 게이트 전극 (204) 이 실리콘 산화막과 같은 절연막으로 형성된 게이트 절연막 (203) 을 통해 배열되어, 이에 의해 ESD 보호용 NMOS 트랜지스터 (710) 가 형성된다. 여기서, 소스 영역 (201) 및 게이트 전극 (204) 은 접지 전위에서 고정되어 소위 오프 트랜지스터라 칭하는 형태를 취한다.
또한, 내화 금속을 포함하는 알루미늄 등으로 형성된 제 1 금속 인터커넥트 (310) 는 제 1 절연막 (410) 을 통해 소스 영역 (201), 드레인 영역 (202), 및 게이트 전극 (204) 상에 형성된다.
다수의 컨택 홀 (510) 이 드레인 영역 (202) 상에 형성된 제 1 절연막 (410) 에 제공되어, 제 1 금속 인터커넥트 (310) 와 드레인 영역 (202) 을 전기적으로 접속시킨다. 여기서, 드레인 영역 (202) 상에 형성된 컨택 홀 (510) 은 실질적으로 드레인 영역 (202) 의 전체 표면에 걸쳐 배열되도록 광범위하게 분포된다. 이것은 ESD 보호용 NMOS 트랜지스터 (710) 가 ESD 서지를 수신하고 바이폴라 동작을 통해 전류를 방출하는 기능을 달성하는 경우, 한쪽 부분에서 기능의 발생이 방지되기 때문이다.
보호 기능을 달성하기 위해 ESD 보호용 NMOS 트랜지스터 (710) 에 대해 대량의 전류의 관리가 요구되기 때문에, ESD 보호용 NMOS 트랜지스터 (710) 는 큰 채널 폭 W 을 갖도록 설계된다. 그러나, 예를 들어, 컨택 홀 (510) 의 국부적인 배열은 큰 채널 폭의 전체적 이용을 방해하고, 부분적인 영역에서만 동작하게 하여, 대량의 전류의 국부적인 집중에 의해 파손을 일으키고, 그 결과 소망하는 ESD 방지가 발휘될 수 없다.
드레인 영역 (202) 의 실질적으로 전체 표면에 걸쳐 형성된 다수의 컨택 홀 (510) 의 광범위한 분포 및 배열은, 인입되는 정전기 펄스에 대항하여 ESD 보호용 NMOS 트랜지스터 (710) 의 균일하고 전체적인 동작을 가능하게 하여, 전체 채널 폭을 통해 정전기 펄스의 효과적인 관리 (방출) 를 허용한다.
다음으로, 드레인 영역 (202) 상에 배치된 부분에 형성된 제 1 금속 인터커넥트 (310) 상에, 외부 접속 단자 (801) 영역, 및 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910), 내화 금속을 포함하는 알루미늄 등으로 형성된 제 2 금속 인터커넥트 (320) 가 제 2 절연막 (420) 을 통해 형성된다.
제 1 비아-홀 (via-hole; 520) 은 드레인 영역 (202) 및 외부 접속 단자 (801) 영역 상에 위치한 부분에 형성된 제 2 절연막 (420) 에서 형성되고, 제 2 절연막 (420) 은 제 1 금속 인터커넥트 (310) 상에 형성된다. 제 1 금속 인터커넥트 (310) 와 제 2 금속 인터커넥트 (320) 는 제 1 비아-홀 (520) 을 통해 접속된다.
또한, 내화 금속을 포함하는 알루미늄 등으로 형성된 제 3 금속 인터커넥트 (330) 는 제 3 절연막 (430) 을 통해 제 2 금속 인터커넥트 (320) 상에 형성된다. 드레인 영역 (202) 및 외부 접속 단자 (801) 영역에 위치한 부분에서, 제 2 비 아-홀 (530) 이 제 2 금속 인터커넥트 (320) 상에 형성된 제 3 절연막 (430) 에 형성된다. 제 2 금속 인터커넥트 (320) 및 제 3 금속 인터커넥트 (330) 는 제 2 비아-홀 (530) 을 통해 서로 접속된다.
최상위 층의 금속 인터커넥트가 되는 제 3 금속 인터커넥트 (330) 는, 중간 층이 되는 제 1 금속 인터커넥트 (310) 및 제 2 금속 인터커넥트 (320) 에 비해 에칭과 같은 제조 공정에 대해 더 높은 마진을 갖기 때문에, 막 두께가 두꺼워질 수 있다. 따라서, 제 3 금속 인터커넥트 (330) 는 더 낮은 저항을 갖는 인터커넥트로서 효과적으로 이용될 수 있다.
제 3 금속 인터커넥트 (330) 및 제 3 절연막 (430) 은 외부 접속 단자 (801) 영역을 제외하고 실리콘 질화막 등으로 형성된 보호막 (440) 으로 커버된다.
전술한 바와 같이, 제 1 금속 인터커넥트 (310), 제 2 금속 인터커넥트 (320), 및 제 3 금속 인터커넥트 (330) 는 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 및 ESD 보호용 NMOS 트랜지스터 (710) 의 드레인 영역 (202) 상에 형성되어, 외부 접속 단자 (801) 와 ESD 보호용 NMOS 트랜지스터 (710) 의 드레인 영역 (202) 을 접속시킨다.
이러한 경우, 제 1 금속 인터커넥트 (310), 제 2 금속 인터커넥트 (320), 및 제 3 금속 인터커넥트 (330) 는 상부로부터 관측시, 동일한 패턴으로 적층 (laminated) 되도록 형성된다. 제 1 금속 인터커넥트 (310), 제 2 금속 인터커넥트 (320), 및 제 3 금속 인터커넥트 (330) 각각은 추가적인 영역을 필요로 하지 않고 외부 접속 단자 (801) 와 ESD 보호용 NMOS 트랜지스터 (710) 의 드레인 영역 (202) 을 접속시킬 수 있다.
전술한 바와 같이, 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 에서, 복수의 금속 인터커넥트 층을 효과적이고 최상으로 이용함으로써 더 낮은 저항이 획득된다.
반면에, ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 에서, ESD 보호용 NMOS 트랜지스터 (710) 로부터 내부 소자 (미도시) 로의 인터커넥트는 제 1 금속 인터커넥트 (310) 로만 형성된다. 인터커넥트 영역 (920) 은 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 보다 큰 저항을 갖는다.
전술한 바와 같이, 도 2 에 도시된 본 발명의 일 실시형태에서, 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 의 저항은 ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 의 저항보다 작도록 구성된다. 따라서, ESD 의 서지 또는 정전기 펄스를 우선적으로 ESD 보호 소자로 드로잉하여, 빠르고 큰 정전기 펄스를 그대로 내부 소자로 확산되게 하지 않으면서 빠르고 큰 정전기 펄스를 전달될 느리고 작은 신호로 변화시키는 것이 가능하다.
도 2 의 본 발명의 실시형태는, 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 이 인터커넥트를 위해 3 개의 금속 인터커넥트 층을 이용하고, ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 이 인터커넥트를 위해 1 개의 금속 층을 이용하는 예를 도시한다. 그러나, 금속 층의 수는 이들 층의 수로 제한되지 않는다. 외부 접속 단자와 ESD 보호 소자 사 이에 형성된 인터커넥트 영역 (910) 은 복수의 금속 인터커넥트 층으로 형성되기만 하면 될 수도 있다. ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 은 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 을 위해 이용된 복수의 금속 인터커넥트와 같거나 보다 적은 수의 금속 인터커넥트 층으로 형성되기만 하면 될 수도 있다.
반도체 기판으로서 p-타입 실리콘 기판 (101) 이 이용된 예가 개시되었지만, n-타입 실리콘 기판이 p-타입 실리콘 기판 (101) 대신에 이용될 수도 있고, p-웰 (p-well) 영역이 그 위에 제공되어 p-웰 영역에서 ESD 보호용 NMOS 트랜지스터 (710) 를 형성할 수도 있다.
제 1 금속 인터커넥트 (310) 와 제 2 금속 인터커넥트 (320) 를 접속시키는 제 1 비아-홀 (520), 및 제 2 금속 인터커넥트 (320) 와 제 3 금속 인터커넥트 (330) 를 접속시키는 제 2 비아-홀 (530) 은 ESD 보호용 NMOS 트랜지스터 (710) 의 드레인 영역 (202) 및 외부 접속 단자 (801) 영역의 상부에만 배열되는 예가 개시되었다. 이에 부가하여, 제 1 비아-홀 (520) 및 제 2 비아-홀 (530) 은 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 에서 적절히 세팅되어 제 1 금속 인터커넥트 (310), 제 2 금속 인터커넥트 (320), 및 제 3 금속 인터커넥트 (330) 사이에서 전기적 접속을 달성할 수도 있다.
또한, 도 1 및 도 2 에서 도시된 본 발명의 실시형태에서는, 외부 접속 단자와 ESD 보호 소자 사이에 형성된 인터커넥트 영역 (910) 의 금속 인터커넥트가 저항을 더 낮추도록 복수의 층으로 되어, 그 결과 이 저항은 ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 의 저항보다 비교적 작게 되는 예가 개시되었다. ESD 보호 소자를 포함하는 반도체에서, 외부 접속 단자로부터 ESD 보호 소자로 연장되는 인터커넥트의 저항을 ESD 보호 소자로부터 내부 소자로 연장되는 인터커넥트의 저항보다 작게 하기 위해, ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 에 추가적인 저항을 제공하거나, ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 의 인터커넥트의 폭을 훨씬 좁게 하여 ESD 보호 소자와 내부 소자 사이에 형성된 인터커넥트 영역 (920) 의 저항을 증가시킴으로써, 외부 접속 단자로부터 ESD 보호 소자로 연장되는 인터커넥트의 저항을 ESD 보호 소자로부터 내부 소자로 연장되는 인터커넥트의 저항보다 비교적 작게하는 것이 가능하다.
전술한 바와 같이, 본 발명에 따른 반도체 디바이스에서, 외부 접속 단자로부터 ESD 보호 소자로 연장되는 인터커넥트의 저항은 ESD 보호 소자로부터 내부 소자로 연장되는 인터커넥트의 저항보다 작게 되도록 구성된다. 그 결과, 정전기 펄스 및 ESD 의 서지는 ESD 보호 소자로 우선적으로 드로잉되어, 빠르고 큰 정전기 펄스는 그대로 내부 소자로 확산되지 않고 내부 소자로 전달될 느리고 작은 신호로 변화된다. 따라서, 충분한 ESD 보호 기능을 달성할 수 있는 ESD 보호 소자를 포함하는 반도체 디바이스가 획득될 수 있다.
도 1 은 외부 접속 단자, ESD 보호 소자, 및 내부 소자가 접속되는 본 발명에 따른 반도체 디바이스의 개략적인 회로도이다.
도 2 는 본 발명의 일 실시형태에 따른 반도체 디바이스를 도시하는 개략적인 단면도이다.
※ 도면의 주요 부분에 대한 부호의 설명 ※
101 : p-타입 실리콘 기판 201 : 소스영역
202 : 드레인 영역 204 : 게이트 영역
310 : 제 1 금속 인터커넥트 320 : 제 2 금속 인터커넥트
330 : 제 3 금속 인터커넥트 510 : 컨택 홀
520 : 제 1 비아-홀 530 : 제 2 비아-홀
801 : 외부 접속 단자 990 : 내부 소자
910, 920 : 인터커넥트 영역
Claims (6)
- 내부 회로 영역에 배치되는 내부 소자;상기 내부 소자를 정전기 방전으로 인한 파손으로부터 보호하기 위해, 외부 접속 단자와 상기 내부 회로 영역 사이에 배치되는 정전기 방전 보호 소자;상기 외부 접속 단자로부터 상기 정전기 방전 보호 소자로 연장되는 제 1 인터커넥트 (interconnect); 및상기 정전기 방전 보호 소자로부터 상기 내부 소자로 연장되는 제 2 인터커넥트를 포함하며,상기 제 1 인터커넥트의 저항은 상기 제 2 인터커넥트의 저항보다 작은, 반도체 디바이스.
- 제 1 항에 있어서,상기 정전기 방전 보호 소자는, 게이트 전위가 접지 전위로 고정된 정전기 방전 보호 NMOS 트랜지스터를 포함하는, 반도체 디바이스.
- 제 1 항에 있어서,상기 제 1 인터커넥트는 복수의 인터커넥트 층을 포함하고,상기 제 2 인터커넥트는 상기 제 1 인터커넥트를 위해 이용된 복수의 인터커넥트 층과 같거나 보다 적은 수의 인터커넥트 층을 포함하는, 반도체 디바이스.
- 제 1 항에 있어서,오직 상기 제 1 인터커넥트와, 상기 제 1 인터커넥트 및 상기 제 2 인터커넥트 모두 중 일방은, 상부에서 관측시 동일한 패턴하에 적층된 (laminated) 복수의 인터커넥트 층을 포함하는, 반도체 디바이스.
- 제 1 항에 있어서,상기 제 1 인터커넥트 및 상기 제 2 인터커넥트는 내화 금속 (refractory metal) 을 포함한 금속 재료를 포함하는, 반도체 디바이스.
- 제 2 항에 있어서,상기 제 1 인터커넥트는 복수의 인터커넥트 층을 포함하고,상기 정전기 방전 보호 NMOS 트랜지스터는, 상기 복수의 인터커넥트 층이 드레인 영역의 전체 표면에 걸쳐 배열되는 상기 드레인 영역을 포함하고, 상기 드레인 영역의 인터커넥트와 상기 복수의 인터커넥트 층은 컨택 홀 (contact hole) 및 비아-홀 (via-hole) 을 통해 서로 전기적으로 접속되는, 반도체 디바이스.
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