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JP7613029B2 - 半導体装置 - Google Patents

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JP7613029B2 JP2020151424A JP2020151424A JP7613029B2 JP 7613029 B2 JP7613029 B2 JP 7613029B2 JP 2020151424 A JP2020151424 A JP 2020151424A JP 2020151424 A JP2020151424 A JP 2020151424A JP 7613029 B2 JP7613029 B2 JP 7613029B2
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Description

本開示は、半導体装置に関する。
電極パッドと、内部回路を静電気放電（electro-static discharge：ＥＳＤ）から保護するための保護回路とを備えた半導体装置が知られている。
特開２０１４－２３６０４４号公報 特開２０１８－２００９１６号公報 特開２０１８－１９５７７５号公報 特開２０１３－１２０７９７号公報 特開２００７－２５０９６５号公報
従来の半導体装置では、配線微細化にともなって、保護回路が設けられていても、電極パッドに静電気が入力されたときに、電極パッドと保護回路との間の配線層が損傷することがある。
本開示の目的は、配線層の損傷を抑制することができる半導体装置を提供することにある。
本開示に係る半導体装置は、パッド部と、平面視で前記パッド部から離れた位置に配置された保護回路と、前記保護回路と前記パッド部との間に積層され、前記パッド部と前記保護回路とを接続するＮ（Ｎは３以上の整数）個の配線層と、積層方向で隣り合う前記配線層同士を接続する複数の導電ビアと、を有し、平面視で、第１領域と、第２領域と、前記第１領域と前記第２領域とを繋ぐ第３領域と、を有し、前記Ｎ個の配線層は、前記第１領域、前記第２領域及び前記第３領域にわたって配置され、前記積層方向で前記Ｎ個の配線層のうちで前記パッド部側から第１番目に位置する第１配線層は、前記第１領域において前記パッド部に接続され、前記積層方向で前記Ｎ個の配線層のうちで前記パッド部側から第Ｎ番目に位置する第Ｎ配線層は、前記第２領域において前記保護回路に接続され、前記第２領域及び前記第３領域内で、前記Ｎ個の配線層のうちで上から第ｉ番目に位置する第ｉ配線層と、第ｉ＋１番目に位置する第ｉ＋１配線層とを接続する第ｉ導電ビアの総断面積をＳｉ（ｉは１以上Ｎ－１以下の整数）としたとき、Ｓ１はＳｊ（ｊは２以上Ｎ－１以下の整数）のいずれよりも小さく、前記Ｎ個の配線層は、それぞれ、電気的に前記パッド部及び前記保護回路に接続される信号線を有し、前記第１配線層に含まれる第１信号線は、前記第ｉ＋１配線層に含まれる第ｉ＋１信号線よりも細い。
本開示によれば、配線層の損傷を抑制することができる。
第１実施形態に係る半導体装置のレイアウトを示す図である。 第１実施形態に係る半導体装置に含まれる入出力セル領域の構成を示す回路図である。 入出力セル領域のレイアウトを示す図である。 第１実施形態における入出力セル領域の構成を示す断面図である。 第１実施形態における配線層と、入出力パッドと、保護回路との位置関係を示す模式図である。 ダイオードの平面構成の一例を示す模式図である。 第２実施形態に係る半導体装置における配線層と、入出力パッドと保護回路との位置関係を示す模式図である。 第３実施形態に係る半導体装置における配線層と、入出力パッドと保護回路との位置関係を示す模式図である。 第４実施形態に係る半導体装置における配線層と、入出力パッドと保護回路との位置関係を示す模式図である。 第５実施形態に係る半導体装置における配線層と、入出力パッドと保護回路との位置関係を示す模式図である。 第６実施形態に係る半導体装置における信号線を示す模式図である。 第７実施形態に係る半導体装置における配線層と、入出力パッドと保護回路との位置関係を示す模式図である。 本開示が適用可能な回路の一例を示す回路図である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、以下の説明において、基板の表面に平行で互いに直交する２つの方向をＸ方向、Ｙ方向とし、基板の表面に垂直な方向をＺ方向とする。
（第１実施形態）
まず、第１実施形態について説明する。図１は、第１実施形態に係る半導体装置のレイアウトを示す図である。図２は、第１実施形態に係る半導体装置に含まれる入出力セル領域の構成を示す回路図である。図３は、入出力セル領域のレイアウトを示す図である。
図１に示すように、第１実施形態に係る半導体装置１は、複数の内部回路領域１０及びその周辺に配置された入出力（Ｉ／Ｏ）セル領域２０を含む。なお、内部回路領域１０の配置数は１でもよいし、３以上であってもよい。
図２に示すように、Ｉ／Ｏセル領域２０は、ＶＳＳパッド３１と、ＶＤＤパッド３２と、Ｉ／Ｏパッド３３とを有する。ＶＳＳパッド３１に、内部回路領域１０にＶＳＳの電源電位を供給するＶＳＳ配線が接続される。ＶＳＳの電源電位は、例えば接地電位である。ＶＤＤパッド３２に、内部回路領域１０にＶＤＤの電源電位を供給するＶＤＤ配線が接続される。Ｉ／Ｏパッド３３に、内部回路領域１０の信号線が接続される。Ｉ／Ｏセル領域２０は、例えば、ＮチャネルＭＯＳトランジスタ４０１とＰチャネルＭＯＳトランジスタ４０２とを含むインバータを有する。例えば、ＮチャネルＭＯＳトランジスタ４０１のゲートとＰチャネルＭＯＳトランジスタ４０２のゲートとがＩ／Ｏパッド３３に接続される。例えば、ＮチャネルＭＯＳトランジスタ４０１のソースがＶＳＳパッド３１に接続され、ＰチャネルＭＯＳトランジスタ４０２のソースがＶＤＤパッド３２に接続される。ＶＳＳ配線は接地配線とよばれることもあり、ＶＤＤ配線は電源配線ともよばれることがある。
図２に示すように、Ｉ／Ｏセル領域２０は、ダイオード２００とダイオード３００とを含む保護回路４００を有する。ダイオード２００のアノードがＶＳＳパッド３１に接続され、カソードがＩ／Ｏパッド３３に接続される。ダイオード３００のアノードがＩ／Ｏパッド３３に接続され、カソードがＶＤＤパッド３２に接続される。
図３に示すように、Ｉ／Ｏパッド３３はパッシベーション膜５７９から露出するように設けられ、保護回路４００はパッシベーション膜５７９に覆われる。保護回路４００は、平面視で、Ｉ／Ｏパッド３３から離れた位置に配置される。Ｉ／Ｏパッド３３に内部回路領域１０の信号線１１が接続され、信号線１１に保護回路４００が接続される。
次に、第１実施形態におけるＩ／Ｏセル領域２０の詳細について説明する。図４は、第１実施形態におけるＩ／Ｏセル領域２０の構成を示す断面図である。図５は、第１実施形態における配線層と、Ｉ／Ｏパッドと、保護回路との位置関係を示す模式図である。図４は、図３中のIV-IVに沿った断面図に相当する。
図４及び図５に示すように、保護回路４００は、平面視で、Ｉ／Ｏパッド３３から離れた位置に配置される。Ｉ／Ｏセル領域２０は、平面視で、第１領域５１と、第２領域５２と、第１領域５１と第２領域５２とを繋ぐ第３領域５３とを有する。
図４に示すように、保護回路４００は基板１０１の表面に形成されている。保護回路４００を覆うように絶縁膜５４９が形成され、絶縁膜５４９の表面に第４配線層５４０が形成されている。第４配線層５４０は、第１領域５１、第２領域５２及び第３領域５３にわたって形成されている。絶縁膜５４９には、第４配線層５４０と保護回路４００とを接続する複数の導電ビア６４０が設けられている。導電ビア６４０は第２領域５２に形成されている。第４配線層５４０は第２領域５２において保護回路４００に接続されている。
第４配線層５４０を覆うように絶縁膜５３９が形成され、絶縁膜５３９の表面に第３配線層５３０が形成されている。絶縁膜５３９には、第３配線層５３０と第４配線層５４０とを接続する複数の導電ビア６３０が設けられている。第３配線層５３０を覆うように絶縁膜５２９が形成され、絶縁膜５２９の表面に第２配線層５２０が形成されている。絶縁膜５２９には、第２配線層５２０と第３配線層５３０とを接続する複数の導電ビア６２０が設けられている。第２配線層５２０を覆うように絶縁膜５１９が形成され、絶縁膜５１９の表面に第１配線層５１０が形成されている。絶縁膜５１９には、第１配線層５１０と第２配線層５２０とを接続する複数の導電ビア６１０が設けられている。第１配線層５１０、第２配線層５２０及び第３配線層５３０は、第１領域５１、第２領域５２及び第３領域５３にわたって形成されている。導電ビア６１０、６２０及び６３０も、第１領域５１、第２領域５２及び第３領域５３にわたって形成されている。
第１配線層５１０を覆うように絶縁膜５５９が形成され、絶縁膜５５９の表面に第２パッドコンタクト層５５０が形成されている。絶縁膜５５９には、第２パッドコンタクト層５５０と第１配線層５１０とを接続する複数の導電ビア６５０が設けられている。第２パッドコンタクト層５５０を覆うように絶縁膜５６９が形成され、絶縁膜５６９の表面に第１パッドコンタクト層５６０が形成されている。絶縁膜５６９には、第１パッドコンタクト層５６０と第２パッドコンタクト層５５０とを接続する複数の導電ビア６６０が設けられている。第２パッドコンタクト層５５０及び第１パッドコンタクト層５６０は、第１領域５１に形成されている。導電ビア６５０及び導電ビア６６０も、第１領域５１に形成されている。
第６配線層及び絶縁膜５６９を覆うようにパッシベーション膜５７９が設けられている。パッシベーション膜５７９には、第１パッドコンタクト層５６０の一部を露出する開口５７８が形成されている。開口５７８の内側にＩ／Ｏパッド３３が設けられている。Ｉ／Ｏパッド３３、第１パッドコンタクト層５６０、導電ビア６６０、第２パッドコンタクト層５５０及び導電ビア６５０がパッド部３４に含まれる。第１配線層５１０は第１領域５１においてパッド部３４に接続される。
第１領域５１内で、導電ビア６１０の総断面積と、導電ビア６２０の総断面積と、導電ビア６３０の総断面積とが等しい。一方、第２領域５２及び第３領域５３内では、導電ビア６１０の総断面積Ｓ１が、導電ビア６２０の総断面積Ｓ２、導電ビア６３０の総断面積Ｓ３のいずれよりも小さい。例えば、導電ビア６１０、導電ビア６２０及び導電ビア６３０の個々の径及び断面積が等しく、第２領域５２及び第３領域５３内で、導電ビア６１０の総数Ａ１が、導電ビア６２０の総数Ａ２、導電ビア６３０の総数Ａ３のいずれよりも小さい。なお、本開示において、導電ビアの断面積とは、当該導電ビアの基板の主面に平行な面での断面積である。すなわち、半導体装置１の厚さ方向に垂直な面での断面積である。導電ビアの断面積が高さ方向（厚さ方向）で変化している場合は、最も径が小さい部分での断面積とする。なお、断面積が等しいとは、製造ばらつきなどにより個々の導電ビアの径および断面積に変動が生じたものを含み、総断面積が等しいとは、各層において個々の導電ビアの断面積の変動により製造された導電ビアの断面積の合計に変動が生じたものを含む。また、導電ビア６１０、導電ビア６２０及び導電ビア６３０の個々の径及び断面積が異なっていてもよい。
図５に示すように、第１配線層５１０は、信号線５１１と、電源線５１２とを含む。電源線５１２は、例えば、ＶＳＳパッド３１又はＶＤＤパッド３２に接続される。信号線５１１は、導電ビア６５０、第２パッドコンタクト層５５０、導電ビア６６０及び第１パッドコンタクト層５６０を介してＩ／Ｏパッド３３に接続される。図５では、信号線５１１に隠れているが、信号線５１１と等しい幅の信号線が第２配線層５２０、第３配線層５３０及び第４配線層５４０にも含まれる。これら信号線が信号線１１（図３参照）を構成する。また、図５では、電源線５１２に隠れているが、電源線５１２と等しい幅の電源線が第２配線層５２０、第３配線層５３０及び第４配線層５４０にも含まれる。なお、等しい幅とは、製造ばらつきなどにより配線幅に変動が生じたものを含む。
第１実施形態では、第２領域５２及び第３領域５３において、第１配線層５１０と第２配線層５２０との間の電気抵抗が、第２配線層５２０と第３配線層５３０との間の電気抵抗及び第３配線層５３０と第４配線層５４０との間の電気抵抗よりも高い。また、第１領域５１において、第１配線層５１０と第２配線層５２０との間の電気抵抗と、第２配線層５２０と第３配線層５３０との間の電気抵抗と、第３配線層５３０と第４配線層５４０との間の電気抵抗とは同等である。従って、導電ビア６１０の総断面積Ｓ１が、導電ビア６２０の総断面積Ｓ２及び導電ビア６３０の総断面積Ｓ３と同等である場合と比較して、Ｉ／Ｏパッド３３に流入したＥＳＤ電流が第２配線層５２０及び第３配線層５３０に流れやすい。このため、第１配線層５１０へのＥＳＤ電流の集中を緩和し、第１配線層５１０の損傷を抑制することができる。
ここで、ダイオード２００及び３００の一例について説明する。図６は、ダイオード２００及び３００の平面構成の一例を示す模式図である。
図６に示すように、ダイオード２００とダイオード３００とがＸ方向に並んで配置されている。複数の、ここでは３個の信号線９３がダイオード２００とダイオード３００とに共通に設けられている。
ダイオード２００は、主部２０１と、平面視で主部２０１を取り囲むガードリング部２０２とを有する。
主部２０１では、Ｙ方向で隣り合う２個の信号線９３の間に、４個のＮ型フィン２１１と、４個のＰ型フィン２２１と、４個のＮ型フィン２１１とが、この順で設けられている。上記のように、３個の信号線９３が設けられている。従って、主部２０１は、４個のＮ型フィン２１１と、４個のＰ型フィン２２１と、４個のＮ型フィン２１１との組を２組有する。そして、ローカル配線２１２及び２２２と、疑似ゲート電極２１０及び２２０と、コンタクトホール１９３及び１８１と、電源配線８１とが設けられている。
ガードリング部２０２内には、複数のＰ型フィン２２１が環状に配置されている。また、ガードリング部２０２は、Ｐ型フィン２２１に接続されるローカル配線２２２と、ローカル配線２２２に接続される電源配線８１とを有する。ガードリング部２０２内の電源配線８１の一部が、主部２０１内の電源配線８１の一部と共通であってもよい。
ダイオード３００は、主部３０１と、平面視で主部３０１を取り囲むガードリング部３０２とを有する。
主部３０１では、Ｙ方向で隣り合う２個の信号線９３の間に、４個のＰ型フィン３１１と、４個のＮ型フィン３２１と、４個のＰ型フィン３１１とが、この順で設けられている。上記のように、３個の信号線９３が設けられている。従って、主部３０１は、４個のＰ型フィン３１１と、４個のＮ型フィン３２１と、４個のＰ型フィン３１１との組を２組有する。そして、第１の実施形態と同様に、ローカル配線３１２及び３２２と、疑似ゲート電極３１０及び３２０と、コンタクトホール１９３及び１８２と、電源配線８２とが設けられている。
ガードリング部３０２内には、複数のＮ型フィン３２１が環状に配置されている。また、ガードリング部３０２は、Ｎ型フィン３２１に接続されるローカル配線３２２と、ローカル配線３２２に接続される電源配線８２とを有する。ガードリング部３０２内の電源配線８２の一部が、主部３０１内の電源配線８２の一部と共通であってもよい。
例えば、信号線９３が信号線１１（図３参照）を介してＩ／Ｏパッド３３に接続される。また、ダイオード２００がガードリング部２０２を含み、ダイオード３００がガードリング部３０２を含むため、主部２０１及び３０１から外部への電流の漏れを抑制することができる。
なお、ダイオード２００及び３００は、フィンを含んで構成されている必要はなく、プレーナ型のダイオードなどであってもよい。また、保護回路４００が、ダイオード２００及び３００に代えてトランジスタを含んでいてもよい。
（第２実施形態）
次に、第２実施形態について説明する。図７は、第２実施形態に係る半導体装置における配線層と、Ｉ／Ｏパッドと保護回路との位置関係を示す模式図である。
第２実施形態では、図７に示すように、第１配線層５１０に含まれる信号線５１１が、第２配線層５２０に含まれる信号線５２１よりも細い。図７では、信号線５２１に隠れているが、信号線５２１と等しい幅の信号線が第３配線層５３０及び第４配線層５４０にも含まれる。
他の構成は第１実施形態と同様である。
第２実施形態では、第２領域５２及び第３領域５３において、第１配線層５１０と第２配線層５２０との間の電気抵抗が、第２配線層５２０と第３配線層５３０との間の電気抵抗及び第３配線層５３０と第４配線層５４０との間の電気抵抗よりも更に高い。従って、Ｉ／Ｏパッド３３に流入したＥＳＤ電流が第２配線層５２０及び第３配線層５３０により流れやすい。このため、第１配線層５１０へのＥＳＤ電流の集中を更に緩和し、第１配線層５１０の損傷を更に抑制することができる。
（第３実施形態）
次に、第３実施形態について説明する。図８は、第３実施形態に係る半導体装置における配線層と、Ｉ／Ｏパッドと保護回路との位置関係を示す模式図である。
第３実施形態では、図８に示すように、Ｉ／Ｏパッド３３のＹ方向の寸法が、第２パッドコンタクト層５５０のＹ方向の寸法よりも小さい。また、平面視で、第１パッドコンタクト層５６０はＩ／Ｏパッド３３と同等の範囲に設けられており、Ｙ方向で、第１パッドコンタクト層５６０は、第２パッドコンタクト層５５０の一部のみに重なる。平面視で第１パッドコンタクト層５６０と重なる信号線５１１は、平面視で第２パッドコンタクト層５５０と重なる信号線５１１よりも少ない。そして、平面視で第１パッドコンタクト層５６０と重なる信号線５１１は、平面視で第１パッドコンタクト層５６０と重ならない信号線５１１よりも細い。また、平面視で第１パッドコンタクト層５６０と重ならない信号線５１１のうちで、第１パッドコンタクト層５６０に近く位置するものほど細い。
他の構成は第２実施形態と同様である。
第３実施形態では、複数の信号線５１１の間で、平面視で第１パッドコンタクト層５６０に近い信号線５１１ほど細くなっている。このため、複数の信号線５１１の間において、平面視で第１パッドコンタクト層５６０と重なる信号線５１１等へのＥＳＤ電流の集中を更に緩和し、第１配線層５１０の損傷を更に抑制することができる。
（第４実施形態）
次に、第４実施形態について説明する。図９は、第４実施形態に係る半導体装置における配線層と、Ｉ／Ｏパッドと保護回路との位置関係を示す模式図である。
第４実施形態では、図９に示すように、第１配線層５１０に含まれる信号線５１１が、第２領域５２において、第１領域５１よりも細い。また、信号線５１１の幅は、信号線５１１が延びる方向で、複数段階、ここでは２段階に変化している。図９では、信号線５１１に隠れているが、信号線５１１と等しい幅の信号線が第２配線層５２０、第３配線層５３０及び第４配線層５４０にも含まれる。
他の構成は第１実施形態と同様である。
第４実施形態によっても第１実施形態と同様の効果が得られる。また、第１配線層５１０、第２配線層５２０、第３配線層５３０及び第４配線層５４０を形成する際に化学的機械的研磨（chemical mechanical polishing：ＣＭＰ）が行われることがあり、ＣＭＰの際に厚さを均一に調整しやすい。
なお、第１配線層５１０のみ幅に変化を持たせ、第２配線層５２０、第３配線層５３０及び第４配線層５４０の幅は、第１実施形態と同様に均一としてもよい。
（第５実施形態）
次に、第５実施形態について説明する。図１０は、第５実施形態に係る半導体装置における配線層と、Ｉ／Ｏパッドと保護回路との位置関係を示す模式図である。
第５実施形態では、図１０に示すように、第１配線層５１０に含まれる電源線５１２が、第２領域５２において、第１領域５１よりも太い。図１０では、電源線５１２に隠れているが、電源線５１２と等しい幅の電源線が第２配線層５２０、第３配線層５３０及び第４配線層５４０にも含まれる。
他の構成は第４実施形態と同様である。
第５実施形態によっても第４実施形態と同様の効果が得られる。
（第６実施形態）
次に、第６実施形態について説明する。図１１は、第６実施形態に係る半導体装置における信号線を示す模式図である。
第６実施形態では、図１１に示すように、第１配線層５１０に含まれる信号線５１１の幅が、第３領域５３及び第２領域５２において、２段階で狭くなるように変化している。同様に、第２配線層５２０に含まれる信号線５２１の幅が、第３領域５３及び第２領域５２において、２段階で狭くなるように変化し、第３配線層５３０に含まれる信号線５３１の幅が、第３領域５３及び第２領域５２において、２段階で狭くなるように変化している。
信号線５１１は、幅がＷ１Ａの第１部分５１１Ａと、幅がＷ１Ｂの第２部分５１１Ｂと、幅がＷ１Ｃの第３部分５１１Ｃとを有する。幅Ｗ１Ａは幅Ｗ１Ｂよりも大きく、幅Ｗ１Ｂは幅Ｗ１Ｃよりも大きい。第２部分５１１Ｂが第１部分５１１Ａと第３部分５１１Ｃとの間に位置する。
信号線５２１は、幅がＷ２Ａの第１部分５２１Ａと、幅がＷ２Ｂの第２部分５２１Ｂと、幅がＷ２Ｃの第３部分５２１Ｃとを有する。幅Ｗ２Ａは幅Ｗ２Ｂよりも大きく、幅Ｗ２Ｂは幅Ｗ２Ｃよりも大きい。第２部分５２１Ｂが第１部分５２１Ａと第３部分５２１Ｃとの間に位置する。
信号線５３１は、幅がＷ３Ａの第１部分５３１Ａと、幅がＷ３Ｂの第２部分５３１Ｂと、幅がＷ３Ｃの第３部分５３１Ｃとを有する。幅Ｗ３Ａは幅Ｗ３Ｂよりも大きく、幅Ｗ３Ｂは幅Ｗ３Ｃよりも大きい。第２部分５３１Ｂが第１部分５３１Ａと第３部分５３１Ｃとの間に位置する。
平面視で、第１部分５１１Ａ、５２１Ａ及び５３１Ａが重なっている。幅Ｗ１Ａ、Ｗ２Ａ及びＷ３Ａは等しい。平面視で、第２部分５１１Ｂ、５２１Ｂ及び５３１Ｂが重なっている。幅Ｗ１Ｂは幅Ｗ２Ｂよりも小さく、幅Ｗ２Ｂは幅Ｗ３Ｂよりも小さい。平面視で、第３部分５１１Ｃ、５２１Ｃ及び５３１Ｃが重なっている。幅Ｗ１Ｃは幅Ｗ２Ｃよりも小さく、幅Ｗ２Ｃは幅Ｗ３Ｃよりも小さい。
このように、第６実施形態では、信号線５１１～５３１の幅が第１領域５１から離れるほど小さく、かつ、積層方向でパッド部３４から保護回路４００に近づくほど大きい。
他の構成は第１実施形態と同様である。
第６実施形態によれば、第２実施形態と同様の効果及び第４実施形態と同様の効果が得られる。
（第７実施形態）
次に、第７実施形態について説明する。図１２は、第７実施形態に係る半導体装置における配線層と、Ｉ／Ｏパッドと保護回路との位置関係を示す模式図である。
第７実施形態では、図１２に示すように、Ｉ／Ｏパッド３３のＹ方向の寸法が、第２パッドコンタクト層５５０のＹ方向の寸法よりも小さい。また、平面視で、第１パッドコンタクト層５６０はＩ／Ｏパッド３３と同等の範囲に設けられており、Ｙ方向で、第１パッドコンタクト層５６０は、第２パッドコンタクト層５５０の一部のみに重なる。平面視で第１パッドコンタクト層５６０と重なる信号線５１１は、平面視で第２パッドコンタクト層５５０と重なる信号線５１１よりも少ない。そして、導電ビア６１０の数は、第１パッドコンタクト層５６０と重なる範囲のＹ方向における中心に近いほど少ない。
他の構成は第１実施形態と同様である。
第６実施形態では、第１領域５１において、第１配線層５１０と第２配線層５２０との間の電気抵抗は、第１パッドコンタクト層５６０と重なる範囲のＹ方向における中心に近い部分ほど高い。従って、Ｉ／Ｏパッド３３に流入したＥＳＤ電流は、第１パッドコンタクト層５６０と重なる範囲のＹ方向における中心から離れた信号線５１１にも流れやすい。このため、特定の信号線５１１へのＥＳＤ電流の集中を更に緩和し、第１配線層５１０の損傷を更に抑制することができる。
なお、いずれの実施形態においても、配線層の数及びパッドコンタクト層の数は限定されない。
また、保護回路が接続される電極パッドはＩ／Ｏパッドに限定されない。例えば、図１３に示すように、ＶＳＳパッド３１とＶＤＤパッド３２との間に、ＥＳＤトリガー回路３６と保護回路としてのＮチャネルＭＯＳトランジスタ３７とが並列に接続された半導体装置において、ＶＳＳパッド３１又はＶＤＤパッド３２とトランジスタ３７との間に上記実施形態の構成が適用されてもよい。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
１：半導体装置
１０：内部回路領域
２０：Ｉ／Ｏセル領域
３１：ＶＳＳパッド
３２：ＶＤＤパッド
３３：Ｉ／Ｏパッド
３４：パッド部
３６：ＥＳＤトリガー回路
３７：ＮチャネルＭＯＳトランジスタ
５１、５２、５３：領域
５１０、５２０、５３０、５４０：配線層
５１１、５２１、５３１：信号線
５５０、５６０：パッドコンタクト層
６１０、６２０、６３０、６４０、６５０、６６０：導電ビア

Claims (10)

  1. パッド部と、
    平面視で前記パッド部から離れた位置に配置された保護回路と、
    前記保護回路と前記パッド部との間に積層され、前記パッド部と前記保護回路とを接続するＮ（Ｎは３以上の整数）個の配線層と、
    積層方向で隣り合う前記配線層同士を接続する複数の導電ビアと、
    を有し、
    平面視で、
    第１領域と、
    第２領域と、
    前記第１領域と前記第２領域とを繋ぐ第３領域と、
    を有し、
    前記Ｎ個の配線層は、前記第１領域、前記第２領域及び前記第３領域にわたって配置され、
    前記積層方向で前記Ｎ個の配線層のうちで前記パッド部側から第１番目に位置する第１配線層は、前記第１領域において前記パッド部に接続され、
    前記積層方向で前記Ｎ個の配線層のうちで前記パッド部側から第Ｎ番目に位置する第Ｎ配線層は、前記第２領域において前記保護回路に接続され、
    前記第２領域及び前記第３領域内で、前記Ｎ個の配線層のうちで上から第ｉ番目に位置する第ｉ配線層と、第ｉ＋１番目に位置する第ｉ＋１配線層とを接続する第ｉ導電ビアの総断面積をＳ ｉ （ｉは１以上Ｎ－１以下の整数）としたとき、Ｓ １ はＳ ｊ （ｊは２以上Ｎ－１以下の整数）のいずれよりも小さく、
    前記Ｎ個の配線層は、それぞれ、電気的に前記パッド部及び前記保護回路に接続される信号線を有し、
    前記第１配線層に含まれる第１信号線は、前記第ｉ＋１配線層に含まれる第ｉ＋１信号線よりも細いことを特徴とする半導体装置。
  2. 前記パッド部は、
    電極パッドと、
    前記積層方向で前記電極パッドと前記第１配線層との間に配置された複数のパッドコンタクト層と、
    を有し、
    平面視で、前記複数のパッドコンタクト層のうちで前記電極パッドに最も近く位置する第１パッドコンタクト層は、前記信号線が並ぶ方向で、前記第１配線層に最も近く位置する第２パッドコンタクト層の一部のみに重なり、
    平面視で前記第１信号線のうちで前記第１パッドコンタクト層と重なる第１信号線は、平面視で前記第１信号線のうちで前記第１パッドコンタクト層と重ならない第１信号線よりも細いことを特徴とする請求項１に記載の半導体装置。
  3. 平面視で、前記第１信号線のうちで前記第１パッドコンタクト層と重ならない第１信号線は、前記第１パッドコンタクト層に近く位置するものほど細いことを特徴とする請求項２に記載の半導体装置。
  4. パッド部と、
    平面視で前記パッド部から離れた位置に配置された保護回路と、
    前記保護回路と前記パッド部との間に積層され、前記パッド部と前記保護回路とを接続するＮ（Ｎは３以上の整数）個の配線層と、
    積層方向で隣り合う前記配線層同士を接続する複数の導電ビアと、
    を有し、
    平面視で、
    第１領域と、
    第２領域と、
    前記第１領域と前記第２領域とを繋ぐ第３領域と、
    を有し、
    前記Ｎ個の配線層は、前記第１領域、前記第２領域及び前記第３領域にわたって配置され、
    前記積層方向で前記Ｎ個の配線層のうちで前記パッド部側から第１番目に位置する第１配線層は、前記第１領域において前記パッド部に接続され、
    前記積層方向で前記Ｎ個の配線層のうちで前記パッド部側から第Ｎ番目に位置する第Ｎ配線層は、前記第２領域において前記保護回路に接続され、
    前記第２領域及び前記第３領域内で、前記Ｎ個の配線層のうちで上から第ｉ番目に位置する第ｉ配線層と、第ｉ＋１番目に位置する第ｉ＋１配線層とを接続する第ｉ導電ビアの総断面積をＳ ｉ （ｉは１以上Ｎ－１以下の整数）としたとき、Ｓ １ はＳ ｊ （ｊは２以上Ｎ－１以下の整数）のいずれよりも小さく、
    前記Ｎ個の配線層は、それぞれ、電気的に前記パッド部及び前記保護回路に接続される信号線を有し、
    前記第１配線層に含まれる第１信号線は、前記第２領域において、前記第１領域よりも細いことを特徴とする半導体装置。
  5. 前記第１信号線の幅は、前記第１信号線が延びる方向で、複数段階に変化していることを特徴とする請求項４に記載の半導体装置。
  6. 前記第ｉ＋１配線層に含まれる第ｉ＋１信号線は、前記第２領域において、前記第１領域よりも細いことを特徴とする請求項４又は５に記載の半導体装置。
  7. 前記第ｉ＋１信号線の幅は、前記第ｉ＋１信号線が延びる方向で、複数段階に変化していることを特徴とする請求項６に記載の半導体装置。
  8. 平面視で、前記第ｉ信号線は、前記第ｉ＋１信号線よりも細いことを特徴とする請求項７に記載の半導体装置。
  9. パッド部と、
    平面視で前記パッド部から離れた位置に配置された保護回路と、
    前記保護回路と前記パッド部との間に積層され、前記パッド部と前記保護回路とを接続するＮ（Ｎは３以上の整数）個の配線層と、
    積層方向で隣り合う前記配線層同士を接続する複数の導電ビアと、
    を有し、
    平面視で、
    第１領域と、
    第２領域と、
    前記第１領域と前記第２領域とを繋ぐ第３領域と、
    を有し、
    前記Ｎ個の配線層は、前記第１領域、前記第２領域及び前記第３領域にわたって配置され、
    前記積層方向で前記Ｎ個の配線層のうちで前記パッド部側から第１番目に位置する第１配線層は、前記第１領域において前記パッド部に接続され、
    前記積層方向で前記Ｎ個の配線層のうちで前記パッド部側から第Ｎ番目に位置する第Ｎ配線層は、前記第２領域において前記保護回路に接続され、
    前記第２領域及び前記第３領域内で、前記Ｎ個の配線層のうちで上から第ｉ番目に位置する第ｉ配線層と、第ｉ＋１番目に位置する第ｉ＋１配線層とを接続する第ｉ導電ビアの総断面積をＳ ｉ （ｉは１以上Ｎ－１以下の整数）としたとき、Ｓ １ はＳ ｊ （ｊは２以上Ｎ－１以下の整数）のいずれよりも小さく、
    前記Ｎ個の配線層は、それぞれ、電気的に前記パッド部及び前記保護回路に接続される信号線を有し、
    前記パッド部は、
    電極パッドと、
    前記積層方向で前記電極パッドと前記第１配線層との間に配置された複数のパッドコンタクト層と、
    を有し、
    平面視で、前記複数のパッドコンタクト層のうちで前記電極パッドに最も近く位置する第１パッドコンタクト層は、前記信号線が並ぶ方向で、前記第１配線層に最も近く位置する第２パッドコンタクト層の一部のみに重なり、
    前記複数の導電ビアのうちで前記第１配線層に接続される導電ビアの数は、前記第１パッドコンタクト層と重なる範囲の前記信号線が並ぶ方向における中心に近い部分ほど少ない半導体装置。
  10. 前記複数の導電ビアの間で径が等しく、
    前記第２領域及び前記第３領域内で、前記第ｉ導電ビアの総数をＡｉとしたとき、Ａ１はＡｊのいずれよりも小さいことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
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