JP6624912B2

JP6624912B2 - 半導体装置

Info

Publication number: JP6624912B2
Application number: JP2015238817A
Authority: JP
Inventors: 雅幸橋谷; 長谷川　尚; 尚長谷川; 隆之高品; 裕之増子
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2015-02-05
Filing date: 2015-12-07
Publication date: 2019-12-25
Anticipated expiration: 2035-12-07
Also published as: TWI678791B; KR20160096555A; KR102407896B1; JP2016149528A; TW201640647A

Description

本発明は、静電放出（Electro Static Discharge以下、ＥＳＤとする）により発生した静電気パルスによる破壊から半導体集積回路（以下、ＩＣとする）を、保護するために、外部接続端子と内部回路領域、あるいは、外部接続端子と出力素子との間に形成されたＥＳＤ保護素子を有する半導体装置に関する。

従来から、ＩＣに代表される半導体装置では、ＥＳＤ保護素子を備えており、そのＥＳＤ保護素子は、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（以下、ＶＳＳとする）に固定して、定常状態でオフ状態としてある、いわゆるオフトランジスタが知られている。

ＥＳＤ対策として、内部回路素子、あるいは、ドライバーに代表される出力素子のＥＳＤ破壊を防止するために、できる限り多くの割合の静電気パルスをオフトランジスタに取り込み、ＶＳＳへと放出することが重要になってくる。そのため、ＥＳＤから保護すべき、内部回路素子および出力素子に対して、ＥＳＤの静電気パルスにより発生する電流をＶＳＳへと流すために、オフトランジスタは、ＩＣのＶＳＳからみて、寄生抵抗が低減されるようにすることが重要になっている。

しかしながら、例えば、ＩＣサイズが大きくなる場合、ＶＳＳからオフトランジスタまでの距離が遠くなることで、オフトランジスタのソースの寄生抵抗の影響が顕在化し、オフトランジスタが十分な能力を発揮できずに、本来取り込むべき静電気パルスを、内部回路素子、あるいは、出力素子へ静電気パルスが伝播してしまい、ＥＳＤに起因するＩＣ破壊になることがある。

この不具合の改善策の例として、下記の特許文献にあるように、外部接続端子からＥＳＤ保護素子までの寄生抵抗と、ＥＳＤ保護素子から内部回路素子までの寄生抵抗に、寄生抵抗の大小関係を備えることで、出来る限り多くの静電気パルスをＥＳＤ保護素子に取り込むことを特徴としたデバイス構成も提案されている。

従来から、特にボルテージディテクタあるいはボルテージレギュレータに代表されるパワーマネジメントＩＣは、高駆動能力および高付加価値に着目して開発がされてきた。高駆動能力についての工夫は、例えば、出力素子をＶＳＳ近辺に配置することで、寄生抵抗を低減してきた。高付加価値についての工夫は、例えば、従来のＣＭＯＳプロセスで内部回路を構成することで、オリジナルな機能を付加してきた。

しかしながら、前述の高駆動能力化においては、オフトランジスタよりも出力素子の寄生抵抗が低減されてしまった結果、静電気パルスをオフトランジスタで十分に取り込むことができずに、出力素子に伝播して、ＩＣ破壊に至ってしまうことが懸念される。

また、後述の高付加価値においては、ＩＣサイズが大きくなってしまったため、外部接続端子がＩＣのＶＳＳから遠くなることで、オフトランジスタのソースの寄生抵抗が顕在化してしまった結果、静電気パルスがオフトランジスタで十分に取り込むことが出来ずに、内部回路素子に伝播して、ＩＣ破壊に至ってしまうことが懸念される。

特開２００９―４９３３１号公報

そこで、本発明においては、ソースの寄生抵抗を低減させたオフトランジスタを有する半導体装置を提供することを課題とする。

本発明は、上記課題を解決するために、以下の手段を取る。即ち、オフトランジスタを備えた、ＩＣに代表される半導体装置において、オフトランジスタのソースの寄生抵抗を低減するため、オフトランジスタのソースに接続されている電位がＶＳＳである内部配線は、ＩＣ外周に配置されているシールリング配線と並列に接続されていることを特徴とする半導体装置とする。

本発明によれば、オフトランジスタを備える半導体装置において、オフトランジスタのソースの寄生抵抗を低減させることで、オフトランジスタを速やかに動作させ、出力素子、あるいは内部回路素子へＥＳＤにより発生する静電気パルが伝播されることを抑制し、ＥＳＤに対する耐性を改善することが可能である。

本発明の実施例に係る半導体装置の外部接続端子とＥＳＤ保護素子、および出力素子を表す模式的回路図である。本発明の特徴を説明する模式的レイアウト図である。本発明を実施することが可能な半導体装置の例である。

本発明を実施するための形態について図面を用いて説明する。
図１は本発明の実施例に係る半導体装置の外部接続端子とＥＳＤ保護素子、および出力素子を表す模式的回路図である。第１の外部接続端子１は、例えば、出力のための端子である。第２の外部接続端子２は、低い側の電源電圧であり、通常接地電位ＶＳＳに接続される。第１の外部接続端子１と第２の外部接続端子２の間に接続されている素子は、ひとつはＥＳＤ保護素子であるオフトランジスタ５である。さらに、オフトランジスタ５と並列に出力素子６が接続されている。即ち、出力素子の出力が第１の外部接続端子１に接続されている。

オフトランジスタ５のソースの寄生抵抗は、オフトランジスタ５のソースから第２の外部接続端子２に至る第１の内部配線に寄生的に含まれる抵抗であり、図中の符号３で表している（以下、オフトランジスタのソース寄生抵抗３とする）、出力素子６のソースの寄生抵抗は、出力素子６のソースからオフトランジスタ５のソースに至る第２の内部配線に寄生的に含まれる抵抗であり、図中の符号４で表している。以下では出力素子のソース寄生抵抗４とする。

本発明は、出力素子のソース寄生抵抗４よりも、オフトランジスタのソース寄生抵抗３を低くすることを特徴としており、これをさらに説明するための実施例を、図２を用いて説明する。

図２は、ＩＣレイアウトの一部を示すものであり、配線の形状を示している。ＩＣの外周に設置したシールリング配線７と内部配線８とが描かれている。内部配線８を第２の外部接続端子２からオフトランジスタ５まで設置し、さらに、内部配線８をシールリング配線７と接続配線９で電気的に接続させ、内部配線８とシールリング配線７とを並列にすることで、オフトランジスタのソース寄生抵抗３を低減させることが可能となる。
この場合のシールリング配線７の電位は、第１の外部接続端子よりも低い電位に接続される第２の外部接続端子と接続されており、例えば、接地電位ＶＳＳである。

また、シールリング配線７の配線の仕方は、一般には上述のＩＣの外周に設置される。第２の外部接続端子と接続されており、例えば、接地電位ＶＳＳとしてある。途中で途切れることなくＩＣの外周すべてを周回して配置することが可能である。また、１箇所が途切れて連続していない部分があるもののほぼ周回して配置することも可能である。これはシールリング配線７の全体は同電位となっていることが好ましいからである。

図３は本発明を実施することが可能な半導体装置の例である。図３に示すように、一般に、シールリング配線７、第２の外部接続端子２、およびオフトランジスタ５はチップ形状のＩＣである半導体装置２０の外周に沿って配置されることが多いので、第２の外部接続端子２とオフトランジスタ５とを結ぶ内部配線８をシールリング配線７と並列になるように接続することは困難なことではない。

一方、出力素子６のソースからオフトランジスタ５のソースに至る配線は一層の配線のみとし、更に、幅を細くすることで寄生抵抗を相対的に大きくすることができる。さらに、出力素子６は、第２の外部接続端子２から伸びる内部配線８に沿って、オフトランジスタ５よりも遠くとなるように配置することで、寄生抵抗を相対的に大きくすることが容易となる。

さらに、多層配線を用いている場合には、図２における内部配線８は、最下層配線と最上層配線の積層構造としてもよい。この場合、さらに最下層配線と最上層配線とのあいだに複数の中間層の配線を含んでもよく、スルーホール１０（ビアとも呼ばれる）を介して電気的に接続しておけば良い。積層構造において、最上層配線の幅は、最下層配線と同幅であっても異なっていてもよい。このようにすることで出力素子のソース寄生抵抗４よりも、オフトランジスタのソース寄生抵抗３を低くすることが可能となる。

さらに、前述の複数の配線からなる積層構造は、複数の配線を電気的に接続するためのスルーホール１０を有しており、スルーホール１０は連続して配置しても、断続して飛び飛びに配置しても良い。

また、内部配線８は、シールリング配線７と接続配線９で電気的に接続されており、接続配線９は、最下層配線でも最上層配線でも、あるいは、その他中間層の配線でも電気的に接続可能である。さらに、接続配線９は、シールリング配線７と内部配線８との接続において、図２のように断続的に並列して複数配置することも、連続して面状にひとつ配置することも可能である。

なお、これまで、オフトランジスタ５よりもＩＣの内部にある素子として出力素子６を例に説明をしてきたが、出力素子６が一般の内部回路であっても、同様に本発明を実施できることは明らかである。

１第１の外部接続端子１
２第２の外部接続端子２
３オフトランジスタのソース寄生抵抗
４出力素子のソース寄生抵抗
５オフトランジスタ
６出力素子
７シールリング配線
８内部配線
９接続配線
１０スルーホール
２０半導体装置

Claims

第１の外部接続端子と、
前記第１の外部接続端子よりも低い電位に接続される第２の外部接続端子と、
前記第１の外部接続端子と前記第２の外部接続端子の間に並列に配置されたＥＳＤ保護素子であるオフトランジスタおよび出力素子と、
前記第２の外部接続端子と接続されているシールリング配線と、
からなり、
前記第２の外部接続端子および前記オフトランジスタのソースを結ぶ第１の内部配線と前記シールリング配線とが接続配線により並列に接続されており、前記第１の内部配線の寄生抵抗であるオフトランジスタのソース寄生抵抗は、前記オフトランジスタのソースと前記出力素子のソースとを結ぶ第２の内部配線の寄生抵抗である出力素子のソース寄生抵抗よりも小さいことを特徴とする半導体装置。
前記第１の内部配線は、最下層配線と最上層配線とを含む積層構造であることを特徴とする請求項１に記載の半導体装置。
前記第１の内部配線は、最下層配線と最上層配線の間に中間の配線層を含んでいる積層構造であることを特徴とする請求項２に記載の半導体装置。
前記積層構造に含まれる配線は、スルーホールを介して電気的に接続されていることを特徴とする請求項２または３に記載の半導体装置。
前記接続配線は、前記最下層配線あるいは前記最上層配線からなることを特徴とする請求項２に記載の半導体装置。
前記接続配線は、前記最下層配線、前記最上層配線、あるいは、前記中間の配線層からなることを特徴とする請求項３に記載の半導体装置。
前記シールリング配線と前記第１の内部配線とを接続する前記接続配線は、断続して並列に複数配置されているか、もしくは連続して面状にひとつ配置されていることを特徴とする請求項６に記載の半導体装置。
前記シールリング配線は、ＩＣ外周に設置され、連続的に周回していていることを特徴とする請求項１に記載の半導体装置。
前記シールリング配線は、ＩＣ外周に設置され、途切れて連続していない１箇所を除いて周回していることを特徴とする請求項１に記載の半導体装置。