[go: up one dir, main page]

KR20070111879A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

박막 트랜지스터 기판 및 이의 제조 방법 Download PDF

Info

Publication number
KR20070111879A
KR20070111879A KR1020060045258A KR20060045258A KR20070111879A KR 20070111879 A KR20070111879 A KR 20070111879A KR 1020060045258 A KR1020060045258 A KR 1020060045258A KR 20060045258 A KR20060045258 A KR 20060045258A KR 20070111879 A KR20070111879 A KR 20070111879A
Authority
KR
South Korea
Prior art keywords
etching
thin film
film transistor
titanium
transistor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020060045258A
Other languages
English (en)
Inventor
오민석
김상갑
김시열
진홍기
정유광
최승하
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060045258A priority Critical patent/KR20070111879A/ko
Publication of KR20070111879A publication Critical patent/KR20070111879A/ko
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

낮은 비저항과 보다 정밀한 미세 패턴을 구현할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법이 제공된다. 박막 트랜지스터 기판의 제조 방법은, 절연 기판 상에 반도체층과, 티타늄(또는 티타늄 합금), 알루미늄(또는 알루미늄 합금) 및 티타늄(또는 티타늄 합금)의 삼중막 구조를 가지는 다층 도전막을 형성하는 단계와, 다층 도전막 상에, 제1 두께 영역과 제1 두께 영역 양측에 제1 두께보다 두꺼운 제2 두께 영역으로 이루어진 식각 마스크를 형성하는 단계와, 식각 마스크를 사용하여 다층 도전막을 및 반도체층을 식각하는 단계와, 제1 두께 영역의 식각 마스크를 제거하는 단계와, 제1 두께 영역 하부의 다층 도전막을 건식 식각하는 단계와, 불소 계열의 가스를 사용하여 다층 도전막을 플라즈마 처리하는 단계를 포함한다.
박막 트랜지스터, 데이터 배선, 미세 패턴, 건식 식각

Description

박막 트랜지스터 기판 및 이의 제조 방법{Thin film transistor substrate and method of fabricating the same}
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 1b는 도 1a의 박막 트랜지스터 기판을 B-B' 선을 따라 절단한 단면도이다.
도 2 내지 도 11은 도 1b의 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판 22: 게이트선
26: 게이트 전극 27: 유지 전극
28: 유지 전극선 30: 게이트 절연막
40: 반도체층 42, 44: 반도체 패턴
50, 52, 55, 56: 오믹 콘택층 60: 데이터 배선용 다층 도전막
62: 데이터선 64: 소스/드레인용 도전막 패턴
65: 소스 전극 66: 드레인 전극
67: 드레인 전극 확장부 70: 보호막
77: 콘택홀 82: 화소 전극
110: 감광막 112, 114: 감광막 패턴
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 낮은 비저항과 미세한 배선 패턴을 구현할 수 있는 박막 트랜지스터 기판 및 이의 배선의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 개의 기판에 각각 구비되어 있는 형태이다. 이 중에서도, 하나의 기판(박막 트랜지스터 기판)에는 복수의 화소 전극이 매트릭스(matrix) 형태로 배열되어 있고 다른 기판(공통 전극 기판)에는 하나의 공통 전극이 기판 전면을 덮고 있다. 이러한 액정 표시 장치에서 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 전압을 전달하는 데이 터선(data line)을 기판 상에 형성한다.
한편 액정 표시 장치의 대형화, 원가 절감 및 고품질화가 지속되면서, 비저항이 낮고 미세한 패턴(fine pattern)을 가진 게이트선과 데이터선이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 낮은 비저항과 미세 패턴을 구현할 수 배선을 포함하는 박막 트랜지스터 기판을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 절연 기판과, 상기 절연 기판 상에 제1 방향으로 뻗고, 알루미늄(또는 알루미늄 합금)과 티타늄(또는 티타늄 합금)의 이중막 구조를 가지는 게이트 배선과, 상기 게이트 배선 상에 제2 방향으로 뻗고, 티타늄(또는 티타늄 합금), 알루미늄(또는 알루미늄 합금) 및 티타늄(또는 티타늄 합금)의 삼중막 구조를 가지는 데이터 배선과, 상기 데이터 배선 아래에 위치하여 상기 데이터 배선과 실질적으로 동일한 형상을 가지는 반도체 패턴을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 절연 기판 상에 반도체층과, 티타늄(또는 티타늄 합금), 알루미늄(또는 알루미늄 합금) 및 티타늄(또는 티타늄 합금)의 삼중막 구조를 가지는 다층 도전막을 형성하는 단계와, 상기 다층 도전막 상에, 제1 두께 영역과 상기 제1 두께 영역 양측에 상기 제1 두께보다 두꺼운 제2 두께 영역으로 이루어진 식각 마스크를 형성하는 단계와, 상기 식각 마스크를 사용하여 상기 다층 도전막을 및 상기 반도체층을 식각하는 단계와, 상기 제1 두께 영역의 상기 식각 마스크를 제거하는 단계와, 상기 제1 두께 영역 하부의 상기 다층 도전막을 건식 식각하는 단계와, 불소 계열의 가스를 사용하여 상기 다층 도전막을 플라즈마 처리하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 대해 설명한다.
먼저 도 1a 및 도 1b를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 구조에 대해 설명한다. 도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 1b는 도 1a의 박막 트랜지스터 기판을 B-B' 선을 따라 절단한 단면도이다.
절연 기판(10) 위에 가로 방향으로 게이트선(22)이 형성되어 있고, 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26)이 형성되어 있다. 이러한 게이트선(22) 및 게이트 전극(26)을 게이트 배선이라고 한다.
또한 절연 기판(10) 위에는 화소 영역을 가로질러 게이트선(22)과 실질적으로 평행하게 가로 방향으로 뻗어 있는 유지 전극선(28)이 형성되어 있고, 유지 전극선(28)에 연결되어 넓은 너비를 가지는 유지 전극(27)이 형성되어 있다. 유지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 커패시터를 이룬다. 이러한 유지 전극(27) 및 유지 전극선(28)을 유지 전극 배선이라고 한다.
이와 같은 유지 전극 배선(27, 28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 커패시턴스가 충분할 경우 유지 전극 배선(27, 28)이 형성되지 않을 수도 있다.
게이트 배선(22, 26) 및 유지 전극 배선(27, 28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 이중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 26) 및 유지 전극 배선(27, 28)의 신호 지연이나 전압 강하를 줄 일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 또는 알루미늄 합금 등으로 이루어질 수 있다. 그리고 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 예를 들면 티타늄(Ti) 또는 티타늄 합금 등으로 이루어질 수 있다. 여기서 티타늄 또는 티타늄 합금은, 건식 식각(dry etch)에 의하여 게이트 배선(22, 26) 등을 패터닝한 후에 잔류하는 식각 가스에 의해 게이트 배선(22, 26) 등이 부식되는 것을 방지하는 역할을 한다. 이러한 티타늄 합금은 몰리브데늄(Mo), 텅스텐(W), 바나듐(V), 네오디뮴(Nb), 지르코늄(Zr), 탄탈륨(Ta)의 첨가 원소들로 이루어진 그룹에서 선택된 하나 이상의 첨가 원소가 티타늄에 첨가된 합금을 말한다. 티타늄 합금에 첨가된 첨가 원소는 총 0.1 내지 20 at% 농도를 가질 수 있다.
이러한 이중막 구조의 좋은 예로는 알루미늄 하부막과 탄탈륨이 첨가된 티타늄 합금 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 앞서 언급한 물질들을 다양하게 조합하여 게이트 배선(22, 26) 및 유지 전극 배선(27, 28)을 형성할 수 있다.
게이트 배선(22, 26) 및 유지 전극 배선(27, 28)의 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 또는 다결정 규소 등의 반도체로 이루어진 반도체 패턴(42, 44)이 형성되어 있다. 반도체 패턴(42, 44)은 박막 트랜지스터의 채널 영역을 제외하고는 후술할 데이터 배선(62, 65, 66, 67)과 실질적으로 동일한 형상으로 패터닝되어 있다. 이는 반도체 패턴(42, 44)과 데이터 배선(62, 65, 66, 67)을 하나의 식각 마스크를 이용하여 패터닝하기 때문이며, 이에 대해서는 후에 자세히 설명하도록 한다.
반도체 패턴(42, 44)의 위에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 만들어진 오믹 콘택층(52, 55, 56)이 형성되어 있다. 이러한 오믹 콘택층(52, 55, 56)은 후술할 데이터 배선(62, 65, 66, 67)과 실질적으로 동일한 형상으로 패터닝되어 있다.
오믹 콘택층(52, 55, 56) 및 게이트 절연막(30) 위에는 데이터선(62) 및 드레인 전극(66)이 형성되어 있다. 데이터선(62)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의한다. 데이터선(62)으로부터 가지 형태로 분지되어 오믹 콘택층(55)의 상부까지 연장되어 있는 소스 전극(65)이 형성되어 있다. 그리고 드레인 전극(66)은 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하도록 오믹 콘택층(56) 상부에 형성되어 있다. 드레인 전극(66)은 드레인 전극(66)으로부터 연장되어 유지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
이러한 데이터선(62), 소스 전극(65), 드레인 전극(66) 및 드레인 전극 확장부(67)를 데이터 배선이라고 한다.
데이터 배선(62, 65, 66, 67)은 티타늄 또는 티타늄 합금의 하부막과, 비저항이 낮은 알루미늄 또는 알루미늄 합금의 중간막과, 티타늄 또는 티타늄 합금의 상부막을 포함하는 삼중막 구조를 가질 수 있다. 여기서 알루미늄 또는 알루미늄 합금은 비저항이 낮은 금속으로서 데이터 배선(62, 65, 66, 67)의 신호 지연이나 전압 강하를 줄이는 역할을 한다. 그리고 티타늄 또는 티타늄 합금은 건식 식각(dry etch)에 의하여 데이터 배선(62, 65, 66, 67)을 패터닝한 후에 잔류하는 식각 가스에 의해 데이터 배선(62, 65, 66, 67)이 부식되는 것을 방지하는 역할을 한다. 이러한 티타늄 합금은 몰리브데늄(Mo), 텅스텐(W), 바나듐(V), 네오디뮴(Nb), 지르코늄(Zr), 탄탈륨(Ta)의 첨가 원소들로 이루어진 그룹에서 선택된 하나 이상의 첨가 원소가 티타늄에 첨가된 합금을 말한다. 이러한 첨가 원소는 약 0.1 내지 20 at% 농도를 가질 수 있다.
소스 전극(65)은 게이트 전극(26)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하도록 게이트 전극(26)과 적어도 일부분이 중첩된다.
드레인 전극 확장부(67)는 유지 전극(27)과 중첩되도록 형성되어, 유지 전극(27)과 게이트 절연막(30)을 사이에 두고 유지 커패시터를 형성한다. 유지 전극(27)을 형성하지 않을 경우 드레인 전극 확장부(27)를 형성하지 않을 수 있다.
오믹 콘택층(52, 55, 56)은 그 하부의 반도체 패턴(42, 44)과 그 상부의 데이터 배선(62, 65, 66, 67)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 65, 66, 67)과 실질적으로 동일한 형태를 가진다.
한편 반도체 패턴(42, 44)은 박막 트랜지스터의 채널부를 제외하면 데이터 배선(62, 65, 66, 67) 및 오믹 콘택층(52, 55, 56)과 실질적으로 동일한 모양을 하고 있다. 즉 박막 트랜지스터의 채널부에서 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 소스 전극(65) 하부의 오믹 콘택층(55)과 드레인 전극(66) 하부의 오 믹 콘택층(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(44)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 형성한다.
데이터 배선(62, 65, 66, 67) 및 이에 의해 노출된 반도체 패턴(44) 상부에는 보호막(70)이 형성되어 있다. 보호막(70)은 질화규소 또는 산화규소 등으로 이루어진 무기 물질, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성될 수 있다. 또한 보호막(70)은 유기막의 우수한 특성을 살리면서도 노출된 반도체 패턴(44)을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(70)에는 드레인 전극 확장부(67)를 드러내는 콘택홀(77)이 형성되어 있다.
보호막(70) 위에는 화소의 모양을 따라 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 콘택홀(77)을 통하여 드레인 전극 확장부(67)와 전기적으로 연결되어 있다. 여기서 화소 전극(82)은 ITO 또는 IZO 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.
이하, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 1a 및 도 1b와 도 2 내지 도 11을 참조하여 설명하기로 한다. 도 2 내지 도 11은 도 1b의 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
먼저, 도 2에 도시된 바와 같이, 절연 기판(10) 위에 게이트 배선용 다층 금속막(미도시)를 적층한 후, 이를 패터닝하여 게이트선(22), 게이트 전극(26) 및 유지 전극(27)을 형성한다. 여기서 게이트선(22), 게이트 전극(26) 및 유지 전극(27)은 알루미늄 또는 알루미늄 합금의 하부막과, 티타늄 또는 티타늄 합금의 상부막이 적층된 이중막 구조로 이루어져 있다. 상기 이중막 구조를 구성하는 하부막 및 상부막은 스퍼터링(sputtering) 등의 방법을 이용하여 각각 1000 - 5000Å, 100 - 1000Å의 두께로 증착될 수 있다. 그리고 게이트선(22), 게이트 전극(26) 및 유지 전극(27)을 패터닝할 때 습식 식각 또는 건식 식각을 이용할 수 있다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다. 또한 건식 식각의 경우, 염소 계열의 식각 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다. 여기서 건식 식각은 이방성 식각이므로, 게이트 배선용 다층 금속막을 건식 식각하는 경우 게이트 배선을 보다 미세하게 패터닝할 수 있다.
이어서, 도 3에 도시된 바와 같이 기판(10), 게이트 배선(22, 26) 및 유지 전극 배선(27, 28)의 위에 게이트 절연막(30), 반도체층(40) 및 오믹 콘택층(50)을 예컨대, 화학 기상 증착법(CVD)을 이용하여 연속 증착한다.
이어서 오믹 콘택층(50) 위에 스퍼터링 등의 방법으로 데이터 배선용 다층 도전막(60)을 형성한다. 데이터 배선용 다층 도전막(60)은 티타늄 또는 티타늄 합금의 하부막과, 알루미늄 또는 알루미늄 합금의 중간막과, 티타늄 또는 티타늄 합금의 상부막을 포함하는 삼중막 구조를 가진다. 예를 들어 하부막은 약 100 - 1000 Å, 중간막은 약 1000 - 5000Å, 상부막은 약 100 - 1000Å의 두께로 형성될 수 있다.
이어서 데이터 배선용 다층 도전막(60)의 상부에 감광막(110)을 도포한다.
이어서, 도 4을 참조하면, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 감광막 패턴(112, 114)을 형성한다. 이때 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(도 1b의 65)과 드레인 전극(도 1b의 66) 사이에 위치한 감광막 패턴(114)은 데이터 배선부(A), 즉 데이터 배선이 형성될 부분에 위치한 감광막 패턴(112)보다 두께가 얇게 되도록 하며, 채널부(C)와 데이터 배선부(A)를 제외한 기타 부분(B)의 감광막은 모두 제거한다. 이 때 채널부(C)에 남아 있는 감광막 패턴(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막 패턴(112)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다를 수 있다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 빛 투과량을 조절하기 위하여 주로 슬릿(slit), 격자 형태의 패턴 또는 반투명막을 이용한 마스크를 사용할 수 있다. 또한 리플로우가 가능한 물질로 이루어진 감광막을 이용하여 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 이러한 얇은 두께의 감광막 패턴(114)을 형성할 수도 있다.
이어서, 도 4 및 도 5를 참조하면 감광막 패턴(114)을 식각마스크로 이용하 여 데이터 배선용 다층 도전막(60)에 대한 식각을 진행한다. 이러한 식각은 습식 식각 또는 건식 식각을 이용할 수 있으며, 습식 식각의 경우 인산, 질산, 초산 등의 식각액을 사용할 수 있고, 건식 식각의 경우 염소 계열의 식각 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다.
여기서 건식 식각은 이방성 식각이므로, 데이터 배선용 다층 도전막(60)을 건식 식각하는 경우 데이터 배선을 보다 미세하게 패터닝할 수 있다.
데이터 배선용 다층 도전막(60)에 대한 건식 식각 공정이 끝나면, 남은 도전막 패턴(62, 64)의 부식을 방지하기 위하여 불소 계열의 가스를 이용하여 플라즈마 처리(plasma treatment)를 수행하는 것이 바람직하다. 여기서 불소 계열의 가스로는 CF4, SF6, CHF3 또는 이들의 조합이 있으며, O2, N2, He, Ar 또는 H2 등과 불소 계열의 가스를 혼합하여 플라즈마 처리에 사용할 수 있다.
이전의 건식 식각 공정으로부터 잔류하는 염소 계열의 식각 가스는 도전막 패턴(62, 64), 특히 알루미늄 또는 알루미늄 합금의 중간막에 흡착되어 중간막을 부식시킬 수 있다. 따라서 알루미늄 또는 티타늄과의 반응성이 낮은 불소 계열의 가스를 이용하여 플라즈마 처리를 수행함으로써 잔류하는 염소 기를 불소 기로 치환하여 중간막이 부식되는 것을 방지할 수 있다.
다만 종래 기술에 따라 데이터 배선용 다층 도전막으로서 몰리브덴 하부막, 알루미늄 중간막, 몰리브덴 상부막을 포함하는 삼중막 구조를 사용하는 경우, 중간막의 부식을 방지하기 위해 염소 계열의 식각 가스를 이용하여 건식 식각한 후 불 소 계열의 가스를 이용하여 플라즈마 처리를 수행하더라도 중간막이 부식되는 현상을 발견할 수 있다. 이는 중간막으로서 사용되는 알루미늄의 경우 불소 기와 반응성이 낮지만, 하부막 및 상부막으로서 사용되는 몰리브덴의 경우 불소 기와 반응성이 높기 때문에 불소 계열의 가스가 알루미늄에 흡착된 염소 기와 치환하기 보다는 몰르브덴과 반응을 하기 때문에 알루미늄에 흡착된 염소 기를 효과적으로 제거하지 못하기 때문이다.
따라서 본 발명과 같이 데이터 배선용 다층 도전막(60)으로서 티타늄 또는 티타늄 합금의 하부막과, 알루미늄 또는 알루미늄 합금의 중간막과, 티타늄 또는 티타늄 합금의 상부막을 포함하는 삼중막 구조를 사용하는 경우, 플라즈마 처리를 위한 불소 계열의 가스와 티타늄의 반응성이 낮기 때문에 불소 계열의 가스는 알루미늄에 흡착된 염소 기를 치환하여 제거할 수 있으므로 알루미늄 중간막의 부식을 효과적으로 방지할 수 있다.
이렇게 하면, 도 5에 도시된 바와 같이, 채널부 및 도전막 패턴(62, 64)만이 남고 채널부 및 데이터 배선부를 제외한 기타 부분의 데이터 배선용 다층 도전막(60)은 모두 제거되어 그 하부의 오믹 콘택층(50)이 노출된다. 이 때 남은 도전막 패턴(62, 64)은 소스 전극(도 1b의 65) 및 드레인 전극(도 1b의 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(도 1b의 62, 65, 66, 67)의 형태와 동일하다.
이어서 도 5 및 도 6을 참조하면 감광막 패턴(112, 114)을 식각 마스크로 하여 오믹 콘택층(50)과 반도체층(40)을 건식 식각 방법으로 패터닝한다. 이 때 오믹 콘택층(50) 및 반도체층(40)은 동시에 식각되지만 게이트 절연막(30)은 식각되지 않는 것이 바람직하다. 예를 들어 불소 계열의 식각 가스 또는 염소 계열의 식각 가스를 사용할 수 있다. 여기서 불소 계열의 식각 가스로는 SF6, XeF2, BrF2, ClF2 등이 있고, 염소 계열의 식각 가스로는 HCl, Cl2 등이 있다.
이어서 도 6 및 도 7을 참조하면 감광막 패턴(112, 114)를 에치백(etch-back)하여 채널부의 감광막 패턴(114)을 제거한다. 이어서 애싱(ashing)을 통하여 채널부의 소스/드레인용 도전막 패턴(64) 표면에 남아 있는 감광막 잔재를 제거한다.
다음으로 도 8에 도시된 바와 같이 채널부의 소스/드레인용 도전막 패턴(64)을 건식 식각의 방법으로 제거한다. 이 때 식각 가스로는 염소 계열의 식각 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다. 여기서 건식 식각은 이방성 식각이므로, 소스/드레인용 도전막 패턴(64)를 건식 식각하는 경우 데이터 배선을 보다 미세하게 패터닝할 수 있다. 만일 본 단계에서 등방성 식각인 습식 식각 방법으로 소스/드레인용 도전막 패턴(64)을 식각하는 경우, 이미 외부로 노출된 소스/드레인용 도전막 패턴(64)의 측부도 식각될 수 있기 때문에 데이터 배선(62, 65, 66, 67)이 과식각(over-etch)되어서 정밀한 미세 패턴을 구현하기 어려운 문제가 있다. 따라서 본 발명의 일 실시예에서와 같이 건식 식각을 이용하여 소스/드레인용 도전막 패턴(64)을 패터닝하는 경우, 데이터 배선(62, 65, 66, 67)이 과식각되는 것을 방지할 수 있으므로 반도체 패턴(42, 44)의 측면 프로파일은 그 상부에 위치하는 데이 터 배선(62, 65, 66, 67)의 측면 프로파일을 따라 정렬되도록 형성될 수 있다.
같이 채널부의 소스/드레인용 도전막 패턴(64)에 대한 건식 식각 공정이 끝나면, 남은 데이터 배선(62, 65, 66, 67)의 부식을 방지하기 위하여 불소 계열의 가스를 이용하여 플라즈마 처리(plasma treatment)를 수행하는 것이 바람직하다. 여기서 불소 계열의 가스로는 CF4, SF6, CHF3 또는 이들의 조합이 있으며, O2, N2, He, Ar 또는 H2 등과 불소 계열의 가스를 혼합하여 플라즈마 처리에 사용할 수 있다.
이전의 건식 식각 공정으로부터 잔류하는 염소 계열의 식각 가스는 데이터 배선(62, 65, 66, 67), 특히 알루미늄 또는 알루미늄 합금의 중간막에 흡착되어 중간막을 부식시킬 수 있다. 따라서 알루미늄 또는 티타늄과의 반응성이 낮은 불소 계열의 가스를 이용하여 플라즈마 처리를 수행함으로써 잔류하는 염소 기를 불소 기로 치환하여 중간막이 부식되는 것을 방지할 수 있다. 앞서 언급한 바와 같이 본 발명의 일 실시예에서와 같이 데이터 배선(62, 65, 66, 67)으로서 티타늄 또는 티타늄 합금의 하부막과, 알루미늄 또는 알루미늄 합금의 중간막과, 티타늄 또는 티타늄 합금의 상부막을 포함하는 삼중막 구조를 사용하는 경우, 플라즈마 처리를 위한 불소 계열의 가스와 티타늄의 반응성이 낮기 때문에 불소 계열의 가스는 알루미늄에 흡착된 염소 기를 치환하여 제거할 수 있으므로 알루미늄 중간막의 부식을 효과적으로 방지할 수 있다.
계속해서, 채널부의 오믹 콘택층(50)을 건식 식각의 방법으로 제거한다. 여 기서 식각 가스로는 예를 들어 불소 계열의 식각 가스 또는 염소 계열의 식각 가스를 사용할 수 있다. 여기서 불소 계열의 식각 가스로는 SF6, XeF2, BrF2, ClF2 등이 있고, 염소 계열의 식각 가스로는 HCl, Cl2 등이 있다. 이 때 채널부의 반도체 패턴(44)의 일부가 제거되어 두께가 작아질 수도 있다.
이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(65, 66)과 그 하부의 오믹 콘택층(55, 56)이 완성된다.
이어서 도 9에 도시된 바와 같이 데이터 배선부에 남아 있는 감광막 패턴(112)을 제거한다.
그리고 도 10에 도시된 바와 같이 상기 결과물 상에 보호막(70)을 형성한다.
이어서 도 11에 도시된 바와 같이, 보호막(70)을 사진 식각하여 드레인 전극 확장부(67)를 드러내는 콘택홀(77)을 형성한다.
마지막으로, 도 1b에 도시한 바와 같이, 300 - 1000Å 두께의 투명 도전체 또는 반사성 도전체를 증착하고 사진 식각하여 드레인 전극 확장부(67)와 연결된 화소 전극(82)을 형성한다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 상술한 실시예 외에도 색필터 위에 박막 트랜지스터 어레이를 형성하는 AOC(Array On Color filter) 구조에도 용이하게 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있 으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 박막 트랜지스터 기판 및 이의 제조 방법에 의하면, 낮은 비저항과 보다 정밀한 미세 패턴을 가지는 게이트 배선 또는 데이터 배선을 형성할 수 있다.

Claims (17)

  1. 절연 기판 상에 반도체층과, 티타늄(또는 티타늄 합금), 알루미늄(또는 알루미늄 합금) 및 티타늄(또는 티타늄 합금)의 삼중막 구조를 가지는 다층 도전막을 형성하는 단계;
    상기 다층 도전막 상에, 제1 두께 영역과 상기 제1 두께 영역 양측에 상기 제1 두께보다 두꺼운 제2 두께 영역으로 이루어진 식각 마스크를 형성하는 단계;
    상기 식각 마스크를 사용하여 상기 다층 도전막을 및 상기 반도체층을 식각하는 단계;
    상기 제1 두께 영역의 상기 식각 마스크를 제거하는 단계;
    상기 제1 두께 영역 하부의 상기 다층 도전막을 건식 식각하는 단계; 및
    불소 계열의 가스를 사용하여 상기 다층 도전막을 플라즈마 처리하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  2. 제1 항에 있어서,
    상기 티타늄 합금은 몰리브데늄(Mo), 텅스텐(W), 바나듐(V), 네오디뮴(Nb), 지르코늄(Zr), 탄탈륨(Ta)의 첨가 원소들로 이루어진 그룹에서 선택된 하나 이상의 첨가 원소가 티타늄에 첨가된 합금인 박막 트랜지스터 기판의 제조 방법.
  3. 제2 항에 있어서,
    상기 첨가 원소는 총 0.1 내지 20 at% 농도를 가지는 박막 트랜지스터 기판의 제조 방법.
  4. 제1 항에 있어서,
    상기 다층 도전막을 식각하는 단계는 건식 식각 방법을 사용하는 박막 트랜지스터 기판의 제조 방법.
  5. 제4 항에 있어서,
    상기 건식 식각은 염소 계열의 식각 가스를 사용하는 박막 트랜지스터 기판의 제조 방법.
  6. 제5 항에 있어서,
    상기 염소 계열의 식각 가스는 Cl2 또는 BCl3인 박막 트랜지스터 기판의 제조 방법.
  7. 제4 항에 있어서, 상기 다층 도전막을 식각한 후,
    불소 계열의 가스를 사용하여 상기 다층 도전막을 플라즈마 처리하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  8. 제1 항에 있어서,
    상기 다층 도전막을 식각하는 단계는 습식 식각 방법을 사용하는 박막 트랜지스터 기판의 제조 방법.
  9. 제8 항에 있어서,
    상기 습식 식각은 인산, 질산 또는 초산의 식각액을 사용하는 박막 트랜지스터 기판의 제조 방법.
  10. 제1 항에 있어서,
    상기 다층 도전막을 건식 식각하는 단계는 염소 계열의 식각 가스를 사용하는 박막 트랜지스터 기판의 제조 방법.
  11. 제10 항에 있어서,
    상기 염소 계열의 식각 가스는 Cl2 또는 BCl3인 박막 트랜지스터 기판의 제조 방법.
  12. 제1 항에 있어서,
    상기 플라지마 처리하는 단계는 상기 불소 계열의 가스에 O2, N2, He, Ar 또는 H2를 혼합한 가스를 사용하는 박막 트랜지스터 기판의 제조 방법.
  13. 제1 항에 있어서,
    상기 불소 계열의 가스는 CF4, SF6, CHF3 또는 이들의 조합인 박막 트랜지스터 기판의 제조 방법.
  14. 절연 기판;
    상기 절연 기판 상에 제1 방향으로 뻗고, 알루미늄(또는 알루미늄 합금)과 티타늄(또는 티타늄 합금)의 이중막 구조를 가지는 게이트 배선;
    상기 게이트 배선 상에 제2 방향으로 뻗고, 티타늄(또는 티타늄 합금), 알루미늄(또는 알루미늄 합금) 및 티타늄(또는 티타늄 합금)의 삼중막 구조를 가지는 데이터 배선; 및
    상기 데이터 배선 아래에 위치하여 상기 데이터 배선과 실질적으로 동일한 형상을 가지는 반도체 패턴을 포함하는 박막 트랜지스터 기판.
  15. 제14 항에 있어서,
    상기 티타늄 합금은 몰리브데늄(Mo), 텅스텐(W), 바나듐(V), 네오디뮴(Nb), 지르코늄(Zr), 탄탈륨(Ta)의 첨가 원소들로 이루어진 그룹에서 선택된 하나 이상의 첨가 원소가 티타늄에 첨가된 합금인 박막 트랜지스터 기판.
  16. 제15 항에 있어서,
    상기 첨가 원소는 총 0.1 내지 20 at% 농도를 가지는 박막 트랜지스터 기판.
  17. 제14 항에 있어서,
    상기 반도체 패턴의 측면 프로파일은 상기 데이터 배선의 측면 프로파일을 따라 정렬되는 박막 트랜지스터 기판.
KR1020060045258A 2006-05-19 2006-05-19 박막 트랜지스터 기판 및 이의 제조 방법 Withdrawn KR20070111879A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060045258A KR20070111879A (ko) 2006-05-19 2006-05-19 박막 트랜지스터 기판 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060045258A KR20070111879A (ko) 2006-05-19 2006-05-19 박막 트랜지스터 기판 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20070111879A true KR20070111879A (ko) 2007-11-22

Family

ID=39090622

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060045258A Withdrawn KR20070111879A (ko) 2006-05-19 2006-05-19 박막 트랜지스터 기판 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR20070111879A (ko)

Similar Documents

Publication Publication Date Title
US7666697B2 (en) Thin film transistor substrate and method of manufacturing the same
KR101474774B1 (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
US9006742B2 (en) Thin film transistor array panel
JP2010199556A (ja) 多層膜の形成方法及び表示パネルの製造方法
JP2007027710A (ja) コンタクトホール形成方法及びこれ用いた薄膜トランジスタ基板の製造方法
KR20080045502A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR20100019233A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR101229277B1 (ko) 박막 트랜지스터 기판의 제조 방법
KR101061844B1 (ko) 박막 표시판의 제조 방법
KR101626899B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR20100075058A (ko) 박막 트랜지스터 기판 및 그 제조 방법
JP2008103658A (ja) 薄膜トランジスタ基板の製造方法
US20080188042A1 (en) Method of manufacturing thin film transistor panel
KR101085450B1 (ko) 박막트랜지스터 기판과 그 제조방법
KR20070111879A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR20080047166A (ko) 박막 트랜지스터 기판의 제조 방법
KR20080045961A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR20080062198A (ko) 박막 트랜지스터 기판의 제조 방법
KR100843959B1 (ko) 액정표시소자용 어레이기판 및 그 제조방법
KR20080051483A (ko) 박막 트랜지스터 기판의 제조 방법
KR20070020673A (ko) 박막 트랜지스터 기판의 제조 방법
KR20070009308A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR20070118405A (ko) 박막 트랜지스터 어레이 기판 및 이의 제조방법
KR20050079430A (ko) Ｔｆｔ ｌｃｄ 기판의 알루미늄 배선 형성방법과 이에의한 ｔｆｔ ｌｃｄ 기판
KR20060133827A (ko) 박막 트랜지스터 기판의 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20060519

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid