KR20060134678A

KR20060134678A - 반도체 집적 회로 소자 및 그 제조 방법

Info

Publication number: KR20060134678A
Application number: KR1020050054564A
Authority: KR
Inventors: 송재호; 박영훈; 김은수
Original assignee: 삼성전자주식회사
Priority date: 2005-06-23
Filing date: 2005-06-23
Publication date: 2006-12-28
Anticipated expiration: 2025-06-23
Also published as: JP4987363B2; CN1885551A; JP2007005806A; CN100568518C; US20060291115A1; KR100755662B1

Abstract

N형 및 P형 반도체 기판에 모두 적용되고 구성 회로간에 노이즈를 줄일 수 있는 반도체 집적 회로 소자 및 그 제조 방법이 제공된다. 반도체 집적 회로 소자는, 반도체 기판 내에 형성되어 서로 전기적으로 분리된 제1 도전형의 제1, 제2 및 제3 깊은 웰과, 제1, 제2 및 제3 깊은 웰과 반도체 기판의 표면 사이에 각각 형성되고 서로 다른 전원과 접속하는 제2 도전형의 제1 웰과 제2 웰, 및 액티브 픽셀 센서 어레이와, 반도체 기판 내에 형성되어 제1 웰, 제2 웰 및 액티브 픽셀 센서 어레이의 측부를 각각 둘러싸는 제1 도전형의 제1, 제2 및 제3 보호웰을 포함한다.

이미지 센서, 웰, 전원, 노이즈

Description

반도체 집적 회로 소자 및 그 제조 방법{Semiconductor integrated circuit device and method of fabricating the same}

도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 소자의 블록도이다.

도 2a는 본 발명의 일 실시예에 따른 반도체 집적 회로 소자의 단면도이다.

도 2b는 도 2a의 반도체 집적 회로 소자의 평면도이다.

도 3는 이미지 센싱 회로를 구성하는 단위 화소의 회로도이다.

도 4는 도 3의 이미지 센싱 회로를 구성하는 단위 화소의 개략적인 평면도이다.

도 5는 도 4의 이미지 센싱 회로를 구성하는 단위 화소를 Ⅴ-Ⅴ' 선을 따라 절단한 단면도이다.

도 6a 내지 도 6c는 본 발명의 일 실시예에 의한 반도체 집적 회로 소자의 제조 방법을 순차적으로 나타낸 공정 단면도이다.

도 7은 본 발명의 다른 실시예에 의한 반도체 집적 회로 소자의 단면도이다.

도 8a 내지 도 8c는 본 발명의 다른 실시예에 의한 반도체 집적 회로 소자의 제조 방법을 순차적으로 나타낸 공정 단면도이다.

<도면의 주요부분에 대한 부호의 설명>

10 : 액티브 픽셀 센서 어레이 20 : 타이밍 제너레이터

30 : 로우 디코더 40 : 로우 드라이버

50 : 상관 이중 샘플러 60 : 아날로그 디지털 컨버터

70 : 래치부 80 : 컬럼 디코더

100 : 반도체 집적 회로 소자 101 : 반도체 기판

101a : 하부 기판 영역 102 : 아날로그 회로

104 : 디지털 회로 106 : 이미지 센싱 회로

101b : 상부 기판 영역 120a : 제1 P형 깊은 웰

120b : 제2 P형 깊은 웰 120c : 제3 P형 깊은 웰

122 : 제1 포토레지스트 패턴 130a : 제1 N형 웰

130b : 제2 N형 웰 131 : N형 기판웰

132 : 제2 포토레지스트 패턴 140a : 제1 P형 보호웰

140b : 제2 P형 보호웰 140c : 제3 P형 보호웰

142 : 제3 포토레지스트 패턴 150 : 액티브 픽셀 센서 어레이

200 : 단위 화소 208 : 분리웰

209 : 소자 분리 영역 210 : 광전 변환부

212 : 포토 다이오드 214 : 피닝층

220 : 전하 검출부 230 : 전하 전송부

231 : 전하 전송부의 구송 신호 라인 232 : 불순물 영역

234 : 게이트 절연막 236 : 게이트 전극

238 : 스페이서 240 : 리셋부

241 : 리셋부의 구동 신호 라인 250 : 증폭부

260 : 선택부 261 : 선택부의 구동 신호 라인

262 : 수직 신호 라인 700 : 반도체 집적 회로 소자

701 : 반도체 기판

본 발명은 반도체 집적 회로 소자에 관한 것으로, 이미지 센서를 포함하는 반도체 집적 회로 소자에 관한 것이다.

이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.

최근 시스템 LSI(System Large Scale Integration) 칩 기술의 진보에 수반하여, 이러한 이미지 센서를 구현하는 반도체 집적 회로 소자는 디지털 회로, 아날로그 회로 및 이미지 센싱 회로를 동일한 반도체 기판 내에 집적하는 반도체 집적 회로 소자로 개발되고 있다. 이와 같은 디지털 회로, 아날로그 회로 및 이미지 센싱 회로를 혼합 탑재하는 반도체 집적 회로 소자에서는, 디지털 회로, 아날로그 회로 및 이미지 센싱 회로 상호간의 전기적인 간섭을 방지하기 위해 각 회로마다 별도의 외부 전원을 공급하는 방식을 채택함으로써 각 회로의 간섭에 의해 발생될 수 있는 노이즈(noise)를 줄이고 있다.

일반적으로 디지털 회로, 아날로그 회로 및 이미지 센싱 회로마다 별도의 외부 전원을 공급하기 위해서는 각 회로가 형성되는 반도체 기판 내에 불순물을 이온 주입하여 웰(well)을 형성하여 각 회로를 전기적으로 분리시킬 수 있다. 종래 기술에 의한 이미지 센서를 포함하는 반도체 집적 회로 소자의 경우, 반도체 기판이 P형인지 N형인지에 따라 앞서 언급한 웰 내의 불순물이 변경되어야 한다. 만약 P형 반도체 기판에 사용하던 웰 구조를 N형 반도체 기판에도 동일하게 적용할 경우 각 회로에 인가되는 외부 전원 간에 단락(short)이 발생하는 문제가 발생한다. 이와 같이 반도체 기판에 포함된 불순물의 종류에 따라, 웰 구조가 변경되거나 웰 형성을 위해 이온 주입되는 불순물이 변경되어야 한다.

또한, 종래 기술에 의한 반도체 집적 회로 소자의 경우 별도의 외부 전원을 공급하기 위해 각 회로에 대응하는 반도체 기판 상에 웰을 형성하였으나, 반도체 기판 사이에 각 웰 사이의 포텐셜 배리어가 크지 않아서 반도체 기판에 인가되는 기판용 전원에 각 회로가 영향을 받거나 각 회로에 인가되는 외부 전원에 의해 서로 영향을 받아 노이즈가 발생하는 문제가 있다.

본 발명이 이루고자 하는 기술적 과제는, N형 및 P형 반도체 기판에 모두 적용되고 구성 회로간에 노이즈를 줄일 수 있는 반도체 집적 회로 소자를 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, N형 및 P형 반도체 기판에 모두 적용되고 구성 회로간에 노이즈를 줄일 수 있는 반도체 집적 회로 소자의 제조 방법을 제공하는 데 있다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 소자는, 반도체 기판 내에 형성되어 서로 전기적으로 분리된 제1 도전형의 제1, 제2 및 제3 깊은 웰과, 상기 제1, 제2 및 제3 깊은 웰과 상기 반도체 기판의 표면 사이에 각각 형성되고 서로 다른 전원과 접속하는 제2 도전형의 제1 웰과 제2 웰, 및 액티브 픽셀 센서 어레이와, 상기 반도체 기판 내에 형성되어 상기 제1 웰, 제2 웰 및 액티브 픽셀 센서 어레이의 측부를 각각 둘러싸는 제1 도전형의 제1, 제2 및 제3 보호웰을 포함한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 소자의 제조 방법은, 반도체 기판 내에 서로 전기적으로 분리된 제1 도전형의 제1, 제2 및 제3 깊은 웰을 형성하는 (a) 단계와, 상기 제1, 제2 및 제3 깊은 웰과 상기 반도체 기판의 표면 사이에 각각 제1, 제2 및 제3 보호웰로 둘러쌓이고, 서로 다른 전원과 접속하는 제2 도전형의 제1 웰과 제2 웰, 및 액티브 픽셀 센서 어레이를 형성하는 (b) 단계를 포함한다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 나아가, n형 또는 p형은 예시적인 것이며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.

본 발명의 실시예들에 따른 반도체 집적 회로 소자는 CCD(Charge Coupled Device)와 CMOS 이미지 센서를 포함한다. 여기서, CCD는 CMOS 이미지 센서에 비해 잡음(noise)이 적고 화질이 우수하지만, 고전압을 요구하며 공정 단가가 비싸다. CMOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하며, CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, 이하에서는 본 발명의 이미지 센서로 CMOS 이미지 센서를 예시하여 설명한다. 그러 나, 본 발명의 기술적 사상은 그대로 CCD에도 적용될 수 있음은 물론이다.

이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 집적 회로 소자를 상세히 설명한다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 소자(100)는 액티브 픽셀 센서 어레이(active pixel sensor array, APS arrray)(10), 타이밍 제너레이터(timing generator)(20), 로우 디코더(row decoder)(30), 로우 드라이버(row driver)(40), 상관 이중 샘플러(Correlated Double Sampler, CDS)(50), 아날로그 디지털 컨버터(Analog to Digital Converter, ADC)(60), 래치부(latch)(70) 및 컬럼 디코더(column decoder)(80) 등을 포함한다.

액티브 픽셀 센서 어레이(10)은 2차원적으로 배열된 다수의 단위 화소를 포함한다. 다수의 단위 화소들은 광학 영상을 전기 신호로 변환하는 역할을 한다. 액티브 픽셀 센서 어레이(10)는 로우 드라이버(40)로부터 화소 선택 신호(ROW), 리셋 신호(RST), 전하 전송 신호(TG) 등 다수의 구동 신호를 수신하여 구동된다. 또한, 변환된 전기적 신호는 수직 신호 라인를 통해서 상관 이중 샘플러(50)에 제공된다.

타이밍 제너레이터(20)는 로우 디코더(30) 및 컬럼 디코더(80)에 타이밍(timing) 신호 및 제어 신호를 제공한다.

로우 드라이버(40)는 로우 디코더(30)에서 디코딩된 결과에 따라 다수의 단위 화소들을 구동하기 위한 다수의 구동 신호를 액티브 픽셀 센서 어레이(10)에 제공한다. 일반적으로 매트릭스 형태로 단위 화소가 배열된 경우에는 각 행별로 구동 신호를 제공한다.

상관 이중 샘플러(50)는 액티브 픽셀 센서 어레이(10)에 형성된 전기 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 기준 전압 레벨(이하, '잡음 레벨(noise level)')과 형성된 전기적 신호에 의한 전압 레벨(이하, '신호 레벨')을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.

아날로그 디지털 컨버터(60)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.

래치부(70)는 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코더(80)에서 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력된다.

이와 같은 반도체 집적 회로 소자(100)는 아날로그 회로, 디지털 회로 및 이미지 센싱 회로로 구성될 수 있다. 예를 들어, 반도체 집적 회로 소자(100) 중 상관 이중 샘플러(50)와 아날로그 디지털 컨버터(60)는 아날로그 회로로 구성되며, 타이밍 제너레이터(20), 로우 디코더(30), 로우 드라이버(40), 래치부(70) 및 컬럼 디코더(80)는 디지털 회로로 구성되며, 액티브 픽셀 센서 어레이(10)는 이미지 센싱 회로로 구성될 수 있다.

도 2a는 본 발명의 일 실시예에 따른 반도체 집적 회로 소자의 단면도이고, 도 2b는 도 2a의 반도체 집적 회로 소자의 평면도이다.

도 2a 및 도 2b에 도시된 바와 같이, 반도체 집적 회로 소자(100)는 반도체 기판(101) 상에 형성된 아날로그 회로(102), 디지털 회로(104) 및 이미지 센싱 회로(106)로 구성될 수 있다.

아날로그 회로(102)는 제1 N형 웰(130a), 제1 N형 웰(130a) 하부에 형성된 제1 P형 깊은 웰(120a), 및 제1 N형 웰(130a)의 측부를 둘러싸도록 형성된 제1 P형 보호웰(140a)을 포함한다. 디지털 회로(104)는 제2 N형 웰(130b), 제2 N형 웰(130b) 하부에 형성된 제2 P형 깊은 웰(120b), 및 제2 N형 웰(130b)의 측부를 둘러싸도록 형성된 제2 P형 보호웰(140b)을 포함한다. 이미지 센싱 회로(106)는 액티브 픽셀 센서 어레이(150), 액티브 픽셀 센서 어레이(150) 하부에 형성된 제3 P형 깊은 웰(120c), 및 액티브 픽셀 센서 어레이(150)의 측부를 둘러싸도록 형성된 제3 P형 보호웰(140c)을 포함한다. 앞서 언급한 바와 같이, 도 1의 상관 이중 샘플러(50) 또는 아날로그 디지털 컨버터(60)를 포함하는 아날로그 회로(102)는 제1 N형 웰(130a), 제1 P형 깊은 웰(120a) 및 제1 P형 보호웰(140a) 내에 형성된다. 그리고, 도 1의 타이밍 제너레이터(20), 로우 디코더(30), 로우 드라이버(40), 래치부(70) 또는 컬럼 디코더(80)를 포함하는 디지털 회로(104)는 제2 N형 웰(130b), 제2 P형 깊은 웰(120b) 및 제2 P형 보호웰(140b) 내에 형성된다. 그리고, 액티브 픽셀 센서 어레이(150)를 포함하는 이미지 센싱 회로(106)는 제3 N형 웰(130c), 제3 P형 깊은 웰(120c) 및 제3 P형 보호웰(140c) 내에 형성된다.

여기서, 반도체 집적 회로 소자(100)는 반도체 기판(101) 상에 형성되며, 반도체 기판(101)으로는 실리콘 웨이퍼 또는 실리콘 에피택셜층(epitaxial layer) 등을 사용할 수 있다. 또한 반도체 기판(101)에는 N형 또는 P형 불순물이 포함될 수 있는데, 본 실시예에서는 N형 반도체 기판(101)을 예로 들어 설명한다.

반도체 기판(101) 내에 소정의 깊이로 P형 깊은 웰(120a, 120b, 120c)을 형성한다. P형 깊은 웰(120A, 120B, 120C)은 P형 불순물, 예를 들어 붕소(B) 등을 이온주입하여 형성하며, 반도체 기판(101)의 표면으로부터 약 2 - 12 ㎛ 깊이에, 바람직하게는 약 2 - 3 ㎛ 깊이에 형성될 수 있다. P형 깊은 웰(120A, 120B, 120C)은 아날로그 회로(102), 디지털 회로(104) 및 이미지 센싱 회로(106)에 각각 대응하는 제1 P형 깊은 웰(120a), 제2 P형 깊은 웰(120b) 및 제3 P형 깊은 웰(120c)을 포함한다. P형 깊은 웰(120A, 120B, 120C)에 주입되는 불순물의 도우즈(dose)는 약 2×10¹² atoms/㎠ 가 될 수 있다. 이러한 P형 깊은 웰(120A, 120B, 120C)은 그 상부에 형성되는 아날로그 회로(102), 디지털 회로(104) 및 이미지 센싱 회로(106)를 서로 전기적으로 분리시키고 반도체 기판(101)에 인가되는 기판용 전원(VDD_sub)이 각 회로(102, 104, 106)에 미치는 영향을 줄이는 역할을 한다.

제1 P형 깊은 웰(120a) 상에는 제1 N형 웰(130a)이 형성되고, 제1 P형 깊은 웰(120a) 상에는 아날로그 회로(102)를 보호하기 위해 제1 N형 웰(130a)을 둘러싸는 제1 P형 보호웰(140a)이 형성되어 있다. 제1 N형 웰(130a)에는 아날로그 회로용 전원(VDD_A)이 접속되고, 제1 P형 보호웰(140a)에는 아날로그 회로용 접지(GND)가 접속된다. 예를 들어, 아날로그 회로용 전원(VDD_A)으로는 약 2.5 - 3.5 V 의 전압이 사용될 수 있다.

또한, 제2 P형 깊은 웰(120b) 상에는 제2 N형 웰(130b)이 형성되고, 제2 P형 깊은 웰(120b) 상에는 디지털 회로(104)를 보호하기 위해 제2 N형 웰(130b)을 둘러싸는 제2 P형 보호웰(140b)이 형성되어 있다. 제2 N형 웰(130b)에는 디지털 회로용 전원(VDD_D)이 접속되고, 제2 P형 보호웰(140b)에는 디지털 회로용 접지(GND)가 접속된다. 예를 들어, 디지털 회로용 전원(VDD_D)으로는 약 1 - 2 V 의 전압이 사용될 수 있다.

또한, 제3 P형 깊은 웰(120c) 상에는 액티브 픽셀 센서 어레이(150)가 형성되고, 제3 P형 깊은 웰(120c) 상에는 액티브 픽셀 센서 어레이(150)를 보호하기 위해 액티브 픽셀 센서 어레이(150)를 둘러싸는 제3 P형 보호웰(140c)이 형성되어 있다. 액티브 픽셀 센서 어레이(150)에는 이미지 센싱 회로용 전원(VDD_APS)이 접속되고, 제3 P형 보호웰(140c)에는 이미지 센싱 회로용 접지(GND)가 접속된다. 예를 들어, 이미지 센싱 회로용 전원(VDD_APS)으로는 약 2 - 3 V 의 전압이 사용될 수 있다.

그리고, 제1, 제2 및 제3 P형 보호웰(140a, 140b, 140c)은 N형 기판웰(131)에 의해 서로 분리되며, N형 기판웰(131)은 아날로그 회로(102), 디지털 회로(104) 및 이미지 센싱 회로(106)를 서로 전기적으로 분리하는 역할을 한다. N형 기판웰(131)에는 기판용 전원(VDD_sub)이 접속되고, 예를 들어 기판용 전원(VDD_sub)으로는 약 2.5 - 3.5 V의 전압이 사용될 수 있다.

예를 들어, 제1 N형 웰(130a), 제2 N형 웰(130b) 및 N형 기판웰(131)에 이온 주입되는 불순물로는 인(P)을 사용할 수 있으며, 이 불순물의 도우즈(dose)는 약 2 ×10¹³ atoms/㎠가 될 수 있다. 제1 N형 웰(130a), 제2 N형 웰(130b) 및 N형 기판웰(131)은 반도체 기판(101)의 표면으로부터 약 0.5 - 2 ㎛ 깊이까지 형성될 수 있다.

또한, 제1 P형 보호웰(140a), 제2 P형 보호웰(140b) 및 제3 P형 보호웰(140c)에 이온 주입되는 불순물로는 붕소(B)를 사용할 수 있으며, 이 불순물의 도우즈(dose)는 약 3×10¹³ atoms/㎠가 될 수 있다. 제1 P형 보호웰(140a), 제2 P형 보호웰(140b) 및 제3 P형 보호웰(140c)은 반도체 기판(101)의 표면으로부터 각각 제1 P형 깊은 웰(120a), 제2 P형 깊은 웰 및 제3 P형 깊은 웰(120c)까지 연장되어 형성됨으로써, 각각 제1 N형 웰(130a), 제2 N형 웰(130b) 및 액티브 픽셀 센서 어레이(150)를 반도체 기판(101)으로부터 전기적으로 분리시킨다.

이와 같이, P형 깊은 웰(120a, 120b, 120c)과 P형 보호웰(140a, 140b, 140c)을 이용하여 서로 다른 전원(VDD_A, VDD_D, VDD_APS)이 각각 인가되는 N형 웰(130a, 130b) 및 액티브 픽셀 센서 어레이(150)를 서로 전기적으로 분리시킴으로써, 각 회로(102, 104, 106) 간에 노이즈(noise)를 최소화할 수 있다. 즉, P형 깊은 웰(120a, 120b, 120c)과 P형 보호웰(140a, 140b, 140c)은 N형 반도체 기판(101)과 각각 PN 접합을 형성하고, 이 각 PN접합에 역바이어스(reverse bias)이 인가됨으로써 각 PN 접합부에 공핍층(depletion region)이 형성되고 이러한 공핍층은 각 회로(102, 104, 106) 간에 발생할 수 있는 노이즈의 장벽 역할을 수행한다.

이하, 도 3 내지 도 5를 참조하여 본 발명의 일 실시예에 의한 반도체 집적 회로 소자에 포함된 이미지 센싱 회로에 대하여 자세히 설명한다. 도 3는 이미지 센싱 회로를 구성하는 단위 화소의 회로도이다. 도 4는 도 3의 이미지 센싱 회로를 구성하는 단위 화소의 개략적인 평면도이다. 도 5는 도 4의 이미지 센싱 회로를 구성하는 단위 화소를 Ⅴ-Ⅴ' 선을 따라 절단한 단면도이다.

도 3 및 도 4을 참조하면, 이미지 센싱 회로의 단위 화소(200)는 광전 변환부(210), 전하 검출부(220), 전하 전송부(230), 리셋부(240), 증폭부(250), 선택부(260)를 포함한다. 본 실시예에서는 단위 화소(200)가 도 3에서와 같이 4개의 트랜지스터 구조로 이루어진 경우를 도시하고 있으나, 5개의 트랜지스터 구조로 이루어질 수 있다.

광전 변환부(210)는 입사광을 흡수하여, 광량에 대응하는 전하를 축적하는 역할을 한다. 광전 변환부(210)는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 가능하다.

전하 검출부(220)는 플로팅 확산 영역(FD; Floating Diffusion region)이 주로 사용되며, 광전 변환부(210)에서 축적된 전하를 전송받는다. 전하 검출부(220)는 기생 커패시턴스를 갖고 있기 때문에, 전하가 누적되어 저장된다. 전하 검출부(220)는 증폭부(250)의 게이트에 전기적으로 연결되어 있어, 증폭부(250)를 제어한다.

전하 전송부(230)는 광전 변환부(210)에서 전하 검출부(220)로 전하를 전송한다. 전하 전송부(230)는 일반적으로 1개의 트랜지스터로 이루어지며, 전하 전송 신호(TG)에 의해 제어된다.

리셋부(240)는 전하 검출부(220)를 주기적으로 리셋시킨다. 리셋부(240)의 소스는 전하 검출부(220)에 연결되고, 드레인은 이미지 센싱 회로용 전원(VDD_APS)에 연결된다. 또한, 리셋부(240)는 리셋 신호(RST)에 응답하여 구동된다.

증폭부(250)는 단위 화소(200) 외부에 위치하는 정전류원(미도시)과 조합하여 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 전하 검출부(220)의 전압에 응답하여 변하는 전압이 수직 신호 라인(262)으로 출력된다. 소스는 선택부(260)의 드레인에 연결되고, 드레인은 이미지 센싱 회로용 전원(VDD_APS)에 연결된다.

선택부(260)는 행 단위로 읽어낼 단위 화소(200)를 선택하는 역할을 한다. 선택 신호(ROW)에 응답하여 구동되고, 소스는 수직 신호 라인(262)에 연결된다.

또한, 전하 전송부(230), 리셋부(240), 선택부(260)의 구동 신호 라인(231, 241, 261)은 동일한 행에 포함된 단위 화소들이 동시에 구동되도록 행 방향(수평 방향)으로 연장된다.

도 5를 참조하면, 본 실시예의 이미지 센싱 회로를 구성하는 단위 화소(200)는 반도체 기판(101), 깊은 웰(deep well)(120c), 분리웰(isolation well)(208), 소자 분리 영역(209), 광전 변환부(210), 전하 검출부(220), 전하 전송부(230)을 포함한다. 설명의 편의를 위하여 본 실시예에서는 광전 변환부(210)로서 핀드 포토다이오드(Pinned Photo Diode; PPD)를 사용하여 설명하지만, 본 발명은 이에 제한되지 아니하며 앞서 언급한 다양한 광전 변환부를 사용할 수 있다.

반도체 기판(101)은 제1 도전형(예를 들어, N형)이고, 반도체 기판(101) 내의 소정 깊이에 형성되는 제2 도전형(예를 들어, P형)의 깊은 웰(120c)에 의해 하부 및 상부 기판 영역(101a, 101b)으로 분리된다. 여기서, 반도체 기판(101)은 N형을 예로 들어 설명하였으나, 이에 제한되지 않는다.

깊은 웰(120c)은 하부 기판 영역(101a)의 깊은 곳에서 생성된 전하들이 광전 변환부(210)로 흘러 들어오지 않도록 포텐셜 배리어(potential barrier)를 형성하고, 전자(electron)와 정공(hole)의 재결합(recombination) 현상을 증가시키는 역할을 한다. 따라서, 전하들의 랜덤 드리프트(random drift)에 의한 화소간 크로스토크를 줄일 수 있다.

깊은 웰(120c)은 예를 들어, 반도체 기판(101)의 표면으로부터 약 2 - 12㎛ 깊이에 형성될 수 있다. 여기서, 2 - 12㎛는 실리콘 내에서 적외선 또는 근적외선의 흡수 파장의 길이(absorption length of red or near infrared region light)와 실질적으로 동일하다. 여기서, 깊은 웰(120c)의 깊이는 반도체 기판(101)의 표면으로부터 얕을수록 확산 방지 효과가 크므로 크로스토크가 작아지나, 광전 변환부(210)의 영역 또한 얕아지므로 깊은 곳에서 광전 변환 비율이 상대적으로 큰 장파장(예를 들어, 레드 파장)을 갖는 입사광에 대한 감도가 낮아질 수 있다. 따라서, 입사광의 파장 영역에 따라 깊은 웰(120c)의 형성 위치는 조절될 수 있다.

소자 분리 영역(209)은 상부 기판 영역(101b) 내에 형성되어 활성 영역을 정의한다. 소자 분리 영역(209)은 일반적으로 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다.

또한, 소자 분리 영역(209)의 하부에는 제2 도전형(예를 들어, P형)의 분리웰(208)이 형성될 수 있다. 분리웰(208)은 다수의 포토 다이오드(212)를 서로 분리하는 역할을 한다. 포토 다이오드(212)간 수평 방향의 크로스토크를 줄이기 위해, 분리웰(208)은 포토 다이오드(212)의 형성 깊이보다 더 깊게 형성될 수 있고, 도 5에서와 같이 깊은 웰(120c)과 연결되도록 형성될 수 있다.

광전 변환부(210)는 반도체 기판(101) 내에 형성되어 N형의 포토 다이오드(212), P⁺형의 피닝층(pinning layer)(114), 포토 다이오드(212) 하부의 상부 기판 영역(101b)을 포함한다.

포토 다이오드(212)는 입사광에 대응하여 생성된 전하가 축적되고, 피닝층(214)은 상부 기판 영역(101b)에서 열적으로 생성된 EHP(Electron-Hole Pair)를 줄임으로써 암전류를 방지하는 역할을 한다. 자세히 설명하면, 이미지 센싱 회로에서 암전류(dark current)의 원인으로는 포토 다이오드의 표면 손상을 들 수 있다. 표면 손상은 주로 댕글링 실리콘 결합(dangling silicon bonds)의 형성에 의할 수도 있고, 게이트(gate), 스페이서(spacer) 등의 제조 과정 중에 에칭 스트레스(etching stress)와 관련된 결점에 의해 이루어 질 수도 있다. 따라서, 포토 다이오드(212)를 상부 기판 영역(101b) 내부에 깊게 형성하고 피닝층(214)을 형성함으로써, 상부 기판 영역(101b)의 표면에서 열적으로 생성된(thermally generated) EHP 중에서, 양전하는 P⁺형의 피닝층(214)을 통해서 접지된 기판으로 확산되고, 음전하는 피닝층(214) 내에서 양전하와 재결합하여 소멸될 수 있다.

또한, 포토 다이오드(212)는 깊은 웰(120c)로부터 소정 거리 이격되어 형성되므로, 포토 다이오드(212) 하부의 상부 기판 영역(101b)을 광전 변환하는 영역으로 사용할 수 있다. 따라서, 실리콘에서의 침투 깊이(penetration depth)가 큰 장파장(예를 들어, 레드 파장)에 대한 색감도가 향상될 수 있다.

또한, 포토 다이오드(212)의 최대 불순물 농도는 1×10¹⁵내지 1×10¹⁸ atoms/㎤ 일 수 있고, 피닝층(214)의 불순물 농도는 1×10¹⁷내지 1×10²⁰ atoms/㎤ 일 수 있다. 다만, 도핑되는 농도 및 위치는 제조 공정 및 설계에 따라서 달라질 수 있으므로 이에 제한되지 않는다.

전하 검출부(220)는 반도체 기판(101) 내에 형성되어, 광전 변환부(210)에서 축적된 전하를 전하 전송부(230)를 통해서 전송받는다.

전하 전송부(230)는 불순물 영역(232), 게이트 절연막(234), 게이트 전극(236), 스페이서(238)를 포함한다. 여기서, 불순물 영역(232)은 전하 전송부(230)가 턴오프 상태에서 센싱되는 이미지와 무관하게 발생되는 암전류를 방지하는 역할을 한다. 불순물 영역(232)은 붕소(B) 및/또는 불화 붕소(BF₂)가 도핑될 수 있다.

게이트 절연막(234)은 SiO₂, SiON, SiN, Al2O3, Si₃N₄, Ge_xO_yN_z, Ge_xSi_yO_z또는 고유전율 물질 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO₂, ZrO₂, Al₂O₃, Ta₂O₅, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 원자층 증착법으로 형성할 수 있다. 또한, 게이트 절연막(234)은 예시된 막질들 중에서 2 종 이상의 선택된 물질을 복수 층으로 적층하여 구성될 수도 있다. 게이트 절연막(234)은 두께는 5 내지 100Å으로 형성할 수 있다.

게이트 전극(236)은 도전성 폴리실리콘막, W, Pt, 또는 Al과 같은 금속막, TiN과 같은 금속 질화물막, 또는 Co, Ni, Ti, Hf, Pt와 같은 내화성 금속(refractory metal)으로부터 얻어지는 금속 실리사이드막, 또는 이들의 조합막으로 이루어질 수 있다. 또는, 게이트 전극(236)은 도전성 폴리실리콘막과 금속 실리사이드막을 차례대로 적층하여 형성하거나, 도전성 폴리실리콘막과 금속막을 차례대로 적층하여 형성할 수도 있으나, 이에 제한되지 않는다.

스페이서(238)는 게이트 전극(236) 양 측벽에 형성되며, 질화막(SiN)으로 형성될 수 있다.

이하, 도 6a 내지 도 6c를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 소자의 제조 방법에 대하여 설명한다.

도 6a를 참조하면, 반도체 기판(101) 상에 제1 포토레지스트 패턴(122)을 형성한 후 반도체 기판(101) 내에 P형 불순물을 이온 주입하여 제1, 제2 및 제3 P형 깊은 웰(120a, 120b, 120c)을 형성한다. 예를 들어, 제1, 제2 및 제3 P형 깊은 웰(120a, 120b, 120c)은 붕소(B)를 약 2×10¹² atoms/㎠의 도우즈(dose)로 반도체 기판(101)의 표면으로부터 약 2 - 12 ㎛ 깊이에 이온 주입하여 형성한다. 그리고, 제1 포토레지스트 패턴(122)을 제거한다.

도 6b를 참조하면, 반도체 기판(101) 상에 제2 포토레지스트 패턴(132)을 형 성한 후 반도체 기판(101) 내에 N형 불순물을 이온 주입하여 제1 및 제2 N형 웰(130a, 130b) 및 N형 기판웰(131)을 형성한다. 제1 및 제2 N형 웰(130a, 130b)은 반도체 기판(101)의 표면으로부터 각각 제1 및 제2 P형 깊은 웰(120a, 120b) 사이에 형성되도록 한다. 예를 들어, 제1 및 제2 N형 웰(130a, 130b) 및 N형 기판웰(131)은 인(P)을 약 2×10¹³ atoms/㎠의 도우즈(dose)로 반도체 기판(101)의 표면으로부터 약 0.5 - 2 ㎛ 깊이까지 이온 주입하여 형성한다. 그리고, 제2 포토레지스트 패턴(132)을 제거한다.

도 6c를 참조하면, 반도체 기판(101) 상에 제3 포토레지스트 패턴(142)을 형성한 후 반도체 기판(101) 내에 P형 불순물을 이온 주입하여 제1, 제2 및 제3 P형 보호웰(140a, 140b, 140c)을 형성한다. 제1, 제2 및 제3 P형 보호웰(140a, 140b, 140c)은 반도체 기판(101)의 표면으로부터 각각 제1, 제2 및 제3 P형 깊은 웰(120a, 120b, 120c)까지 연장되어 형성됨으로써, 각각 제1 N형 웰(130a), 제2 N형 웰(130b) 및 액티브 픽셀 센서 어레이(150)를 반도체 기판(101)으로부터 전기적으로 분리시킨다. 예를 들어, 제1, 제2 및 제3 P형 보호웰(140a, 140b, 140c)은 붕소(B)를 약 3×10¹³ atoms/㎠ 의 도우즈(dose)로 이온 주입하여 형성한다. 그리고, 제3 포토레지스트 패턴(142)을 제거한다.

여기서, 도 6b와 도 6c에 도시된 웰 형성 공정은 서로 순서가 바뀔 수 있다.

그 후 제3 P형 보호웰(140c)에 의해 둘러쌓인 반도체 기판(101)에 도 5의 이미지 센싱 회로를 구성하는 단위 화소(200)가 다수개 배열된 액티브 픽셀 센서 어 레이(150)를 형성하여 도 2a 및 도 2b에 도시된 반도체 집적 회로 소자(100)를 완성한다.

후속하는 절연막 형성 공정, 컨택홀(contact hole) 형성 공정 및 금속 배선 형성 공정 등을 통상의 제조 공정이 적용될 수 있다.

이상, N형 반도체 기판에 형성된 반도체 집적 회로 소자에 대하여 설명하였으나, 본 발명은 이에 한정되지 않으며 동일한 보호웰 및 깊은 웰을 이용하여 P형 반도체 기판에도 적용될 수 있다.

이하, 도 7 내지 도 8c를 참조하여 본 발명의 다른 실시예에 의한 반도체 집적 회로 소자에 대하여 상세히 설명한다.

도 7은 본 발명의 다른 실시예에 의한 반도체 집적 회로 소자의 단면도이고, 도 8a 내지 도 8c는 본 발명의 다른 실시예에 의한 반도체 집적 회로 소자의 제조 방법을 순차적으로 나타낸 공정 단면도이다. 설명의 편의상, 도 1 내지 도 6c에서 설명한 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 본 실시예의 반도체 집적 회로 소자는, 도 7에 나타낸 바와 같이, 이전 실시예의 반도체 집적 회로 소자와 다음을 제외하고는 기본적으로 동일한 구조를 갖는다. 즉, 본 실시예의 반도체 집적 회로 소자(700)는 P형 반도체 기판(701) 상에 형성된 아날로그 회로(102), 디지털 회로(104) 및 이미지 센싱 회로(106)를 포함한다.

여기서, 반도체 기판(701)으로는 실리콘 웨이퍼 또는 실리콘 에피택셜층 등을 사용할 수 있다. 그리고, P형 반도체 기판(701)에는 기판용 접지(GND)가 접속된 다.

반도체 기판(701), P형 보호웰(140a, 140b, 140c) 및 P형 깊은 웰(120a, 120b, 120c)은 접지(GND)에 접속되고, 이들에 각각 둘러싸인 제1 및 제2 N형 웰(130a, 130b) 및 액티브 픽셀 센서 어레이(150)은 서로 전기적으로 분리된다. 따라서, 서로 다른 전원(VDD_A, VDD_D, VDD_APS)이 각각 인가되는 N형 웰(130a, 130b) 및 액티브 픽셀 센서 어레이(150)를 서로 전기적으로 분리시킴으로써, 각 회로(102, 104, 106) 간에 노이즈(noise)를 최소화할 수 있다.

그리고, 반도체 기판(701)이 P형이므로 제1 및 제2 N형 웰(130a, 130b) 및 액티브 픽셀 센서 어레이(150)을 전기적으로 분리시키기 위해 P형 보호웰(140a, 140b, 140c)은 P형 깊은 웰(120a, 120b, 120c)까지 반드시 연장되어 형성될 필요는 없다. 예를 들어, P형 보호웰(140a, 140b, 140c)은 반도체 기판(701)의 표면으로부터 약 0.5 - 2 ㎛ 깊이까지 형성될 수 있다.

이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

상술한 바와 같이 본 발명에 따른 반도체 집적 회로 소자 및 그의 제조 방법에 의하면, P형 및 N형 반도체 기판에 동일하게 적용되면서 디지털 회로, 아날로그 회로 및 이미지 센싱 회로마다 별도의 외부 전원을 공급할 수 있다. 또한, 각 회로에 인가되는 외부 전원에 의해 노이즈 발생을 최소화할 수 있다.

Claims

반도체 기판 내에 형성되어 서로 전기적으로 분리된 제1 도전형의 제1, 제2 및 제3 깊은 웰;

상기 제1, 제2 및 제3 깊은 웰과 상기 반도체 기판의 표면 사이에 각각 형성되고 서로 다른 전원과 접속하는 제2 도전형의 제1 웰과 제2 웰, 및 액티브 픽셀 센서 어레이; 및

상기 반도체 기판 내에 형성되어 상기 제1 웰, 제2 웰 및 액티브 픽셀 센서 어레이의 측부를 각각 둘러싸는 제1 도전형의 제1, 제2 및 제3 보호웰을 포함하는 반도체 집적 회로 소자.
제1 항에 있어서,

상기 제1 웰과 상기 제1 보호웰 내에는 아날로그 회로가 형성되고, 상기 제2 웰과 상기 제2 보호웰 내에는 디지털 회로가 형성되고, 상기 액티브 픽셀 센서 어레이와 상기 제3 보호웰 내에는 이미지 센싱 회로가 형성되는 반도체 집적 회로 소자.
제2 항에 있어서,

상기 제1, 제2 및 제3 보호웰은 각각 접지와 접속하는 반도체 집적 회로 소자.
제2 항에 있어서,

상기 아날로그 회로는 상기 액티브 픽셀 센서 어레이로부터의 전기 신호를 샘플링하는 상관 이중 샘플러를 포함하는 반도체 집적 회로 소자.
제2 항에 있어서,

상기 디지털 회로는 타이밍 신호 및 제어 신호를 제공하는 타이밍 제너레이터 또는 디코더를 포함하는 반도체 집적 회로 소자.
제1 항에 있어서,

상기 제1, 제2 및 제3 깊은 웰은 상기 반도체 표면으로부터 약 2 - 12 ㎛ 깊이에 형성되는 반도체 집적 회로 소자.
제6 항에 있어서,

상기 제1, 제2 및 제3 깊은 웰은 약 2×10¹² atoms/㎠ 의 도우즈로 이온주입된 영역인 반도체 집적 회로 소자.
제1 항에 있어서,

상기 반도체 기판은 제2 도전형이고, 상기 제1, 제2 및 제3 보호웰은 상기 반도체 기판의 표면으로부터 각각 상기 제1, 제2 및 제3 깊은 웰까지 연장되어 형성된 반도체 집적 회로 소자.
제8 항에 있어서,

상기 반도체 기판은 N형이고, 상기 반도체 기판은 기판 전원(VDD_sub)과 접속하는 반도체 집적 회로 소자.
제1 항에 있어서,

상기 반도체 기판은 제1 도전형이고, 상기 제1, 제2 및 제3 보호웰은 상기 반도체 기판의 표면으로부터 약 0.5 - 2 ㎛ 깊이까지 형성된 반도체 집적 회로 소자.
제10 항에 있어서,

상기 반도체 기판은 P형이고, 상기 반도체 기판은 접지(GND)와 접속하는 반도체 집적 회로 소자.
제1 항에 있어서,

상기 반도체 기판 내에 상기 제1, 제2 및 제3 보호웰 사이에 형성되어 상기 제1, 제2 및 제3 보호웰을 서로 전기적으로 분리하는 제2 도전형의 기판웰을 더 포함하는 반도체 집적 회로 소자.
반도체 기판 내에 서로 전기적으로 분리된 제1 도전형의 제1, 제2 및 제3 깊은 웰을 형성하는 (a) 단계; 및

상기 제1, 제2 및 제3 깊은 웰과 상기 반도체 기판의 표면 사이에 각각 제1, 제2 및 제3 보호웰로 둘러쌓이고, 서로 다른 전원과 접속하는 제2 도전형의 제1 웰과 제2 웰, 및 액티브 픽셀 센서 어레이를 형성하는 (b) 단계를 포함하는 반도체 집적 회로 소자의 제조 방법.
제13 항에 있어서, 상기 (b) 단계는,

상기 제1, 제2 및 제3 깊은 웰과 상기 반도체 기판의 표면 사이에 각각 상기 제1 웰과 제2 웰, 및 액티브 픽셀 센서 어레이를 형성하는 단계; 및

상기 반도체 기판 내에 상기 제1 웰, 제2 웰 및 액티브 픽셀 센서 어레이의 측부를 각각 둘러싸는 상기 제1, 제2 및 제3 보호웰을 형성하는 단계를 포함하는 반도체 집적 회로 소자의 제조 방법.
제14 항에 있어서,

상기 반도체 기판 내에 상기 제1, 제2 및 제3 보호웰 사이에 형성되어 상기 제1, 제2 및 제3 보호웰을 서로 전기적으로 분리하는 제2 도전형의 기판웰을 더 포함하는 반도체 집적 회로 소자의 제조 방법.
제13 항에 있어서, 상기 (b) 단계 후에,

상기 제1 웰과 상기 제1 보호웰 내에 아날로그 회로를 형성하고 상기 제2 웰과 상기 제2 보호웰 내에 디지털 회로를 형성하고, 상기 액티브 픽셀 센서 어레이와 상기 제3 보호웰 내에 이미지 센싱 회로를 형성하는 단계를 더 포함하는 반도체 집적 회로 소자의 제조 방법.
제16 항에 있어서,

상기 제1, 제2 및 제3 보호웰은 각각 접지와 접속하는 반도체 집적 회로 소자의 제조 방법.
제16 항에 있어서,

상기 아날로그 회로는 상기 액티브 픽셀 센서 어레이로부터의 전기 신호를 샘플링하는 상관 이중 샘플러를 포함하는 반도체 집적 회로 소자의 제조 방법.
제16 항에 있어서,

상기 디지털 회로는 타이밍 신호 및 제어 신호를 제공하는 타이밍 제너레이터 또는 디코더를 포함하는 반도체 집적 회로 소자의 제조 방법.
제13 항에 있어서,

상기 제1, 제2 및 제3 깊은 웰은 상기 반도체 표면으로부터 약 2 - 12 ㎛ 깊 이에 형성되는 반도체 집적 회로 소자의 제조 방법.
제20 항에 있어서,

상기 제1, 제2 및 제3 깊은 웰은 약 2×10¹² atoms/㎠ 의 도우즈로 이온주입된 영역인 반도체 집적 회로 소자의 제조 방법.
제13 항에 있어서,

상기 반도체 기판은 제2 도전형이고, 상기 제1, 제2 및 제3 보호웰은 상기 반도체 기판의 표면으로부터 각각 상기 제1, 제2 및 제3 깊은 웰까지 연장되어 형성된 반도체 집적 회로 소자의 제조 방법.
제22 항에 있어서,

상기 반도체 기판은 N형이고, 상기 반도체 기판은 기판 전원(VDD_sub)과 접속하는 반도체 집적 회로 소자의 제조 방법.
제13 항에 있어서,

상기 반도체 기판은 제1 도전형이고, 상기 제1, 제2 및 제3 보호웰은 상기 반도체 기판의 표면으로부터 약 0.5 - 2 ㎛ 깊이까지 형성된 반도체 집적 회로 소자의 제조 방법.
제24 항에 있어서,

상기 반도체 기판은 P형이고, 상기 반도체 기판은 접지(GND)와 접속하는 반도체 집적 회로 소자의 제조 방법.