[go: up one dir, main page]

KR20060118548A - 실리콘-온-절연체 웨이퍼의 컨투어화 된 절연체 층 및 이의제조 프로세스 - Google Patents

실리콘-온-절연체 웨이퍼의 컨투어화 된 절연체 층 및 이의제조 프로세스 Download PDF

Info

Publication number
KR20060118548A
KR20060118548A KR1020067011646A KR20067011646A KR20060118548A KR 20060118548 A KR20060118548 A KR 20060118548A KR 1020067011646 A KR1020067011646 A KR 1020067011646A KR 20067011646 A KR20067011646 A KR 20067011646A KR 20060118548 A KR20060118548 A KR 20060118548A
Authority
KR
South Korea
Prior art keywords
wafer
insulator layer
silicon
insulator
contoured
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020067011646A
Other languages
English (en)
Other versions
KR100956711B1 (ko
Inventor
레벤트 굴라리
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20060118548A publication Critical patent/KR20060118548A/ko
Application granted granted Critical
Publication of KR100956711B1 publication Critical patent/KR100956711B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/005—Bulk micromachining
    • B81C1/00507—Formation of buried layers by techniques other than deposition, e.g. by deep implantation of elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

실리콘-온-절연체 웨이퍼(10)가 개시된다. SOI 웨이퍼(10)는 상부 실리콘층(6), 실리콘 기판(4) 및 웨이퍼(10)에 걸쳐 실리콘 기판(4)과 상부 실리콘층(6) 사이에 배치된 산화물 절연체 층(2)을 포함한다. 산화물 절연체 층(2)은 컨투어화 된 상부면(8a, 8b, 8c, 8d, 8e) 및 컨투어화 된 저부면(12e) 중 적어도 하나를 갖는다. 또한 SOI 웨이퍼(10) 등을 제조하기 위한 프로세스가 제공된다.
실리콘-온-절연체, 산화물 절연체 층, 실리콘 기판, 컨투어화 된 층, 어닐링, 산소 주입

Description

실리콘-온-절연체 웨이퍼의 컨투어화 된 절연체 층 및 이의 제조 프로세스{CONTOURED INSULATOR LAYER OF SILICON-ON-INSULATOR WAFERS AND PROCESS OF MANUFACTURE}
본 발명은 일반적으로 실리콘-온-절연체 웨이퍼에 관한 것으로, 특히 이런 웨이퍼의 컨투어화 된 (contoured) 절연체 층에 관한 것이다.
전기 회로를 제조하는 프로세스는 특정 전기 경로를 통해 격리 장치를 연결하는 것과 관련된다. 따라서, 실리콘 집적 회로 (IC)나 칩을 제조할 때, 실리콘 내에 구축된 장치는 서로 격리되어야 한다. 이 장치는 이어서 원하는 특정 회로 구성을 형성하도록 상호 연결될 수 있다. 따라서, 격리 기술은 IC를 제조할 때의 중요한 국면 중 하나이다.
다양한 기술들이 IC의 장치들을 격리하기 위해 개발되었다. 한가지 이유는 여러 IC 유형이 여러 격리 조건을 갖는다는 것이다. 이런 유형은 예를 들어, NMOS, CMOS 및 바이폴러를 포함한다. NMOS 또는 네거티브 채널 금속 산화물 반도체는 음으로 하전되어 트랜지스터가 전자의 이동으로 턴온 또는 턴오프되도록 하는 반도체 유형이다. 반대로, PMOS (포지티브 채널 MOS)는 전자 공공 (electron vacancies)을 이동하는 것으로 작용한다. NMOS는 PMOS 보다 더 빠르지만, 제조하 기에는 더 값 비싸다.
CMOS 또는 상보형 금속 산화물 반도체는 NMOS (부 극성) 및 PMOS (정 극성) 회로를 둘 다 이용한다. 회로 유형 중 하나만이 임의의 시간에 온이기 때문에, CMOS 칩은 한 유형의 트랜지스터만을 이용하는 칩 보다 파워를 덜 필요로 한다. 이것은 CMOS 칩이 특히 휴대용 컴퓨터와 같이 배터리 충전 장치에 이용하는 데에 괌심을 끌게 만든다. 퍼스널 컴퓨터는 또한 날짜, 시간 및 시스템 셋업 파라미터를 보유하기 위해 소량의 배터리 파워 CMOS 메모리를 포함한다.
바이폴라 트랜지스터는 두 pn 접합이 매우 가까운 전자 장치이다. 세 개의 장치 영역: 에미터, 베이스 (중간 영역), 및 콜렉터가 있다. 두 pn 접합 (즉, 에미터-베이스 및 콜렉터-베이스 접합)은 일정 거리 분리된 단일 바의 반도체 재료 내에 있다. 근처 접합의 바이어스를 변경하여 하나의 pn 접합에서의 전류 흐름을 변조하는 것을 바이폴라-트랜지스터 작용으로 부른다. 외부 리드는 세 영역 각각에 부착될 수 있고, 외부 전압과 전류는 이들 리드로부터 장치에 인가될 수 있다.
이들 및 그 외 다른 IC 유형은 다른 격리 기술을 요한다. 부가하여, 여러 격리 기술은 최소한의 격리 공간, 표면 평탄도, 프로세스 복잡성 및 격리 구조의 제조 동안 형성된 결함 밀도와 관련하여 여러 속성을 갖는다. 특정 회로 어플리케이션에 적당한 격리 기술을 선택할 때에는 이들 특성 간에 트레이드오프가 이루어져야 한다.
사실적으로, 바이폴라 IC가 먼저 개발되었기 때문에, 바이폴라 장치의 콜렉터 영역을 격리하기 위한 기술이 또한 처음으로 발명되어졌다 (접합 격리로 불림. 측벽을 따라 산화물에 의해 저부에서는 접합에 의해 격리된 구조물을 포함하는 용어). PMOS 및 NMOS IC는 접합 격리가 필요하지 않지만; 그래도 여전히 인접한 장치 간의 기생 채널의 설립을 방해하는 격리 구조물을 제공하는 것이 필요하다. 개발된 가장 중요한 기술은 LOCOS 격리 (LOCal Oxidation of Silicon)로 불리며, 이는 기판의 비활성 영역에서 반 리세스된 산화물의 형성을 포함한다.
장치 기하학이 서브마이크론 크기에 이르므로, 종래의 LOCOS 격리 기술은 이들의 효율성의 한계에 부딪치게 된다. 따라서, CMOS 및 바이폴라 기술에는 다른 격리 프로세스가 필요하다. 종래의 LOCOS의 결점을 보완하는 수정된 LOCOS 프로세스로 소형 기하학적 장치; 트렌치 격리; 및 선택적 에피텍셜 격리가 있으며, 이들 모두 새로운 방법으로 채택되고 있다.
고전압 하 심한 방사 환경에서 기능해야 하는 장치는 더욱 엄중한 격리 기술을 필요로 한다. 접합 격리는 ±30볼트의 전압에서 접합 브레이크다운이 합당한 도핑 레벨과 장치-구조 치수인 경우 발생하기 때문에 고전압 어플리케이션에는 적당하지 않다. 감마선에 의해 pn 접합에서 형성된 순간 광전류는 고방사 환경에서 접합 격리를 비효율적으로 만든다. 이런 어플리케이션의 경우, 바람직한 격리 기술은 pn 접합보다는, 절연체로 완전히 둘러싼 장치에 좌우되는 것이다.
이들 기술은 일반적으로 실리콘-온-절연체 ("SOI") 격리 프로세스로 불린다. SOI 격리 프로세스 내에서는 유전체 격리 ("DI") 및 실리콘-온-사파이어("SOS")와 같은 더 오래된 방법이 포함된다. 또한 더욱 최근에 개발된 기술로는: 산소 주입에 의한 격리 ("SIMOX"), 존 멜팅 재결정 (zone-melting-recrystallization; "ZMR"), 다공성 산화된 실리콘에 의한 완전 격리 ("FIPOS") 및 웨이퍼 본딩이 있다. SOI 프로세스는 인터내셔널 비지니스 머신사에 의해 개발되었다.
방전 및 재충전되어야만 하는 용량을 칩이 저장할 수 있게 하는 불순물로 도핑된 CMOS 계통의 칩과 달리, SOI 칩은 얇은 실리콘 산화물이나 글래스의 절연체 층에 의해 실리콘 기판에서 분리되는 얇은 실리콘층 상에 트랜지스터를 세팅하여 형성되며, 이는 용량 (또는 트랜지스터로부터 흡수된 에너지)를 최소화한다. 이에 의해 완전 격리를 제공할 수 있다.
SOI 격리는 많은 장점을 제공한다. 어떤 경우, SOI 기술은 더욱 간단한 제조 순서를 이용하여 벌크 실리콘 상에 제조된 회로와 비교하여 개선된 단면을 생산할 수 있다. 이들 장점들을 도 1A 및 도 1B에 도시하였으며, 이는 메사-격리 SOI CMOS 프로세스 (도 1B)를 p-웰 벌크 CMOS 프로세스 (도 1A)와 비교한 것이다. SOI 격리는 또한 전체 IC에 대해 여러 회로 장치 간에 감소된 용량성 결합을 제공하며, CMOS 회로에서는 래치업이 제거된다. SOI 격리는 칩 크기를 감소시키거나, 패킹 밀도를 증가하거나, 또는 둘 다 가능할 수 있다. 최소한의 장치 격리는 리소그래피의 제한에 의해서만 결정된다. 마지막으로, 기생 용량과 칩 크기의 감소에 의해 SOI 프로세스가 증가된 회로 속도를 제공할 수 있가 있다.
실리콘 박막에 기초한 SOI 기술이 이용되면, 두 다른 중요한 장점을 얻을 수 있다. 먼저, 장치 격리가 완전한 아일랜드, 즉 실리콘 박막의 경사진 에칭 벽 프로세스에 의해 성취될 수 있는 경우 (단차 피복을 위한) 비교적 양호한 표면 형상이 만들어진다. 둘째, SOI 격리 기술은 인접한 장치 간의 전계 효과 트랜지스터 ("FET")의 기생 전계를 제거하기 때문에, LOCOS 프로세스는 필요치 않다.
모든 격리 기술에 의하면, SOI 격리는 단점을 갖는다. 예를 들어, SOI 기술에서의 활성 장치 영역은 벌크 실리콘의 대향부 보다는 결정 품질이 더 열악한 경향이 있다. 본 발명에 관련하여, 절연체 층의 존재는 효율적인 결함 게터링과 불순물 게터링 프로세스의 채용을 복잡하게 하거나 방해하려는 경향이 있다. 그럼에도, 이 SOI 격리의 장점은 이 기술의 진보가 중대한 상용적인 연루를 갖는다는 점에서 충분히 관심이 가고 있다.
종래의 SOI 격리 프로세스와 이 프로세스에 의한 장치의 단점들을 극복하기 위해서, SOI 웨이퍼를 제조하는 새로운 프로세스와 웨이퍼 자체가 제공된다. 본 발명의 목적은 SOI 웨이퍼를 제조하는 프로세스의 신뢰도, 용이성 및 효율성을 증가시키는 것이다. 다른 목적은 SOI 웨이퍼를 상용화하는 데에 필요한 시간을 단축하는 것이다. 또 다른 목적은 제조 동안 포토레지스트 두께와 스테퍼 제조자 선택에 긍정적으로 영향을 미치는 것이다.
본 발명의 다른 목적은 광학 스위치와 같은 어플리케이션에 개선된 SOI 웨이퍼를 결합하는 것이다. 이와 관련된 목적은 광학 스위치의 속도를 증가시키는 것이다. 본 발명의 또 다른 목적은 파워 소모를 줄이는 것이다.
이들 및 그 외 목적을 성취하기 위해서, 본 발명은 상부 실리콘층, 실리콘 기판, 및 웨이퍼에 걸쳐 실리콘 기판과 상부 실리콘층 간에 배치된 산화물 절연체 층을 제공한다. 산화물 절연체 층은 컨투어화 된 상부면과 컨투어화 된 저부면 중 적어도 하나를 갖는다. 또한 이런 실리콘-온-절연체 웨이퍼를 제조하는 프로세스가 제공된다.
본 발명에 따른 실리콘-온-절연체 웨이퍼를 제조하기 위한 일 프로세는 실리콘 기판을 제공하는 초기 단계를 포함한다. 산화물 절연체 층은 웨이퍼에 걸쳐 형성되고, 절연체 층은 실리콘 기판 내에 매립되고, 실리콘 기판을 상부 실리콘층으로부터 분리하고, 상부면과 저부면을 갖는다. 다음에, 절연체 층은 두꺼워진다. 절연체 층의 컨투어화 된 상부면과 컨투어화 된 저부면 중 적어도 하나가 형성된다. 마지막으로, 구조는 절연체 층을 더욱 두껍게 컨투어하도록 어닐링된다.
본 발명에 따른 실리콘-온-절연체 웨이퍼를 제조하는 다른 예시의 프로세스는 또한 실리콘 기판을 제공하는 초기 단계를 포함한다. 다시, 산화물 절연체 층이 웨이퍼에 걸쳐 형성되고, 절연체 층은 실리콘 기판 내에 매립되고, 실리콘 기판을 상부 실리콘층으로부터 분리하고, 상부면과 하부면을 갖는다. 다음에, 절연체 층이 두꺼워진다. 웨이퍼의 칩 주기성이 형성되고 미리 정해진 형상의 매립된 산화물 절연체 층이 요망되는 좌표가 설정된다. 이 좌표는 구현을 위해 산소 주입장치에 전달되게 된다. 에너지, 주입량, 또는 산소 주입 온도는 필요한 미리 정해진 두께와 컨투어에서 칩 주기성 맵으로부터의 미리 설정된 좌표에 따라 주입기 주사 및 웨이퍼 경사나 회전으로 조절된다. 절연체 층의 컨투어화 된 상부면과 컨투어화 된 저부면 중 적어도 하나가 형성된다. 마지막으로, 구조물은 절연체 층을 더욱 두껍게 하고 컨투어하도록 어닐링된다.
상술한 일반 설명과 다음의 상세 설명은 예시적인 것으로, 본 발명을 제한하고자 하는 것이 아니다.
본 발명은 첨부한 도면을 참조하여 다음 상세 설명으로부터 잘 이해된다. 도면의 여러 특성들은 일반적인 실행에 따라, 비율로 정해지는 것은 아니다. 반대로, 여러 특성들의 크기는 명확성을 위해 임의로 확장되거나 축소되어 있는 것이다. 다음 도면들이 포함된다:
도 1A는 종래의 p웰 벌크 CMOS 프로세스를 도시한다;
도 1B는 종래의 메사-격리 실리콘-온-절연체 CMOS 프로세스를 도시한다;
도 2는 SIMOX 웨이퍼의 형성을 위한 종래의 장치를 도시한다;
도 3은 볼록 상부면을 갖는 본 발명에 따른 SOI 웨이퍼의 절연체 층을 도시한다;
도 4는 볼록 영역과 실질적으로 평탄한 영역이 교대하는 상부면을 갖는 본 발명에 따른 절연체 층을 도시한다;
도 5는 오목 상부면을 갖는 본 발명에 따른 SOI 웨이퍼의 절연체 층을 도시한다;
도 6은 오목 영역과 실질적으로 평탄한 영역이 교대하는 상부면을 갖는 본 발명에 따른 절연체 층을 도시한다;
도 7은 두께가 조절되고 프로파일 변형이 혼합된 패턴화 형상 (상부면과 저부면)을 갖는 본 발명에 따른 절연체 층을 도시한다;
도 8은 본 발명에 따른 절연체 층의 원하는 형상을 얻도록 웨이퍼를 경사, 회전 및 경사와 회전 둘 다를 행하도록 구성된 산소 주입기를 도시한다;
도 9는 본 발명에 따른 웨이퍼의 경사 각도와 회전 각도를 도시한다
동일한 참조 부호는 도면 전체에 걸쳐 동일한 요소를 언급하고 있는 도면을 이하 참조하면, 도 2는 SIMOX 웨이퍼(10)의 형성을 위한 종래 장치를 나타낸다. 산소를 SIMOX 프로세스를 통해 실리콘 기판(4) 내로 주입하여 실리콘 이산화물(SiO2)의 매립 절연체 층(2)을 형성하는 것은 SOI 구조를 형성하기 위한 주요 상용 기법 중 하나이다. 상부 실리콘층(6)은 절연체 층(2) 상에 놓인다.
이 기법은 주입원(20)으로부터 고 주입량 (~2×1018cm-2)의 산소 (O+) 이온(22)을 조건으로 하고; 이 주입양은 화학량적인 실리콘 이산화물의 연속층이 어닐링 프로세스 동안 산소와 실리콘과의 반응으로 형성되게 되는 것을 확실히 하는데에 필요한 최소한의 농도를 제공한다. 주입 에너지는 피크가 실리콘 (0.3~0.5㎛) 내에서 충분히 깊을 만큼 높아야 한다 (150~180keV). 웨이퍼는 표면이 고주입량 주입 단계 동안 그 결정을 유지하는 것을 확실히 하도록 주입 프로세스 동안 보통 400℃ 이상으로 가열된다.
주입 사후 어닐링은 N2와 같은 중성 분위기(30) 또는 O2에서 충분한 시간 (3-5시간) 까지 충분히 높은 온도 (1,100-1,500℃)에서 실행되어 실리콘 이산화물의 매립층을 형성한다. 어닐링 단계는 또한 표면 실리콘에서의 과잉 산소가 외부 로 확산되게 하고, 이에 의해 매립된 산화물 ("BOX") 층의 유전 강도를 증가시킨다. 어닐링 단계 이후에, 결정 실리콘 표면은 보통 얇다 (약 100-300nm). 따라서, 에피텍셜 실리콘의 부가층은 통상 단결정 장치 영역≥0.5㎛인 두께가 장치 제조에 유용하도록 피착되게 된다.
아래 제공된 표는 SIMOX 프로세스를 이용하여 제조된 샘플 SOI 웨이퍼(10) 상의 단면을 측정하기 위해 주사형 전자 현미경 ("SEM")을 이용하여 취득된 데이터를 요약한다. 데이터는 어닐링 상수 (1,450℃)를 유지하면서 5개의 다른 산소 주입 순서로 얻은 매립된 절연체 층(20) 및 실리콘-온-절연체 층(6)의 두께를 포함한다. 이 예시는 본 발명의 전체 특성을 더욱 명확하게 보여주기 위한 것이다. 이들 예시는 본 발명을 예시하는 것으로, 제한적이지 않다.
주입량 에너지 트위스트 온도 평균 박스 SOI BOX의 총 산화물 깊이
1차
1.25E+017 178K 20도
2차
1.45E+017 178K 200도 365℃
1.25E+017 178K 200도 365℃
1.05E+017 178K 200도 365℃
3차
2.00E+015 161K 20도 실온 1382 678 2060
1.00E+015 163K 20도 실온 1312 663 1975
2.00E+015 161K 20도 실온 1234 616 1850
1450℃ 어닐링
1차
1.25E+017169K 169K 20도 365℃
2차
1.25E+017 169K 200도 365℃
1.05E+017 169K 200도 365℃
3차
2.00E+015 157K 20도 실온 1339 484 1823
1.5E+015 157K 20도 실온 1210 429 1639
1450℃ 어닐링
요약하면, SOI 웨이퍼(10)는 매립 절연체 층(2)이 실리콘층(6)을 실리콘 기판(4)으로부터 전기적으로 격리시킨 구조이다. 매립 절연체 층(2)은 전체 실리콘 기판(4)을 항상 점유하는 것은 아니다. 때로, 절연체 층(2)은 실리콘 기판(4)의 일부를 점유한다. 그럼에도, 종래의 SOI 웨이퍼(10)는 실질적으로 평탄한 상부면(7)과 실질적으로 평탄한 저부면(12)을 갖는 절연체 층(2)을 포함한다. 평탄한 절연체 층(2)의 두께 균일성 사양은 대개 ±1%이지만, 평탄도는 웨이퍼 표면에 걸쳐 임의로 변경될수는 있다.
SIMOX는 다른 SOI 기술 보다 몇가지 장점을 갖는다. 가장 중요한 장점은 이 기술이 제조 라인에 투명하고; SIMOX 계통의 회로의 제조가 종래 IC 제조시 이용되는 것과 유사한 처리 단계를 이용한다는 것이다. 그러나, SIMOX 프로세스는 몇가지 단점을 가지며, 본 발명은 그 특정 프로세스에 제한되는 것이 아니다. 예를 들어, SIMOX 프로세스는 특수 산소 주입기의 이용 가능성을 요한다. 고 빔 전류 주입기는 대량의 웨이퍼 제조를 더욱 가능하게 만들기 위해 필수적이다. 주입 파라미터와 어닐링 스케줄은 표면 실리콘 막의 마이크로구조가 산소 주입량과 산소 주입 사후 어닐링 온도에 민감하기 때문에 최적의 IC 성능을 제공하도록 적당히 선택 되어야 한다. 예를 들어, 산소 주입량이 적을수록 실리콘막 내의 산소 내용량이 더 많아지고 1,150℃에서의 어닐링에 이어 실리콘-막/매립 산화물 인터페이스에서의 산소 침전물의 농도가 더 높아진다. 2.25×1018cm-2의 산소 주입량에 대해, 1,275℃에서의 열 어닐링은 실리콘막에서의 산소 침전물을 전멸시킨다.
모든 다른 조건들이 동일할 때, SOI 웨이퍼 상에 구축된 동일한 칩이 이들로부터 기대되는 동일한 전기적 물리적 특성을 표시하지 않는다는 것을 알았다. 이보다, 칩은 상부 실리콘 층(6)으로부터 절연체 층(2)을 통해 실리콘 기판(4)으로의 누설로 인한 성능 손실을 겪는다. 매립된 절연체 층(2)이 의도데로 평탄하게 만들어지지 않으면, 성능 손실은 방지될 수 있다는 것도 또한 알아냈다. 따라서, 본 발명에 따르면, 매립 절연체 층(2)의 형상은 종래의 실질적으로 평탄한 매립 산화물층에 관련하여 각종 장점을 이루도록 패턴화 또는 변경되게 된다. 몇가지 특성 형상의 실시예가 설명의 목적으로 이하 제시된다. 이 실시예는 웨이퍼 전체에 결합될 수 있다. 제어 및 패턴화된 형상은 절연체 층(2)의 하나나 두 측면 (즉, 상부와 하부)에 적용될 수 있다.
1. 볼록 컨투어
리소그래피 프로세스 윈도우는 상당한 중앙-모서리 델타를 표시하는 웨이퍼 형상에 의해 가장 잘 영향을 받는다. 리소그래피 프로세스는 또한 웨이퍼의 중앙 영역에서 레지스트를 약간 더 얇게 남겨두는 코팅 동안에 상단 중앙 포토레지스트 위치의 영향을 받는다. 중앙 영역이 더 얇을수록 형상이 수축하여 게이트에 대해 서 반대가 되거나, 불완전한 레지스트 측벽 프로파일을 남기게 하므로-주입에 위험성이 있고 이에 따라 장치의 부정확성이 초래된다.
부가하여, 처리로 인한 여러 산화물 충전 및 내부 아크 기구들은 결과적으로 특히 웨이퍼(10)의 중앙부에서의 절연체층(2)을 얇게 할 수 있다. 절연체 층(2)은 보통 광범위한 반도체 처리 중에 그 균일한 평탄도를 계속 유지하지 못하고; 그보다 절연체 층(2)은 대부분 (99%)의 시간 바로 노출되지 않으면서 처리 내내 모서리와 비교하여 웨이퍼(10)의 중앙 영역에서 더욱 더 얇아지게 된다.
본 발명의 제1 실시예에서, 매립 절연체 층(2)의 상부(8a)에는 도 3에서 설명된 바와 같이 컨투어화 된 볼록 형상이 주어진다. 절연체 층(2)은 임의 직경의 SOI 웨이퍼(10)의 모서리에서 최소 두께를 중앙 영역에서 최대 두께로 만들어질 수 있다. 볼록 형상의 중요한 한 장점은 절연체 층(2)의 내재된 중앙 박막화를 고려하여 보상한다는 것이다. 웨이퍼에 걸친 비교적 완만한 테이퍼링이라도 불가피한 박막화를 예상하게 되면 효과가 있다.
SOI 웨이퍼(10)의 절연체 층(2)의 상부(8a)의 균일하게 컨투어화 된 볼록 형상을 얻기 위한 예시의 프로세스는 기존의 기술: 임의 치수와 두께인 단결정 실리콘 웨이퍼, 적합한 산소 주입기, 및 적합한 산소 어닐링 퍼니스를 이용한다. 프로세스의 제1 단계는 전체 웨이퍼(10)에 걸쳐 가장 깊게 매립된 산화물 절연체 층(2)을 균일하게 형성한다. 다음에, 주입량, 에너지, 및 온도 중 하나 이상이 전체 웨이퍼에 걸쳐 이 층을 두껍게 하도록 감소되게 된다. 주입량, 에너지 및 온도 중 하나 이상은 웨이퍼 직경 자체 보다 작은 미리 정해진 직경으로 이 층을 두껍게 하 도록 감소된다. 상부(8a)의 컨투어화 된 볼록 형상을 처음에 형성하는 것이 이 프로세스 단계이다. 마지막으로, 웨이퍼는 매립된 절연체 층(2)을 볼록 형상으로 더욱 두껍게 컨투어하도록 산소 분위기에서 어닐링된다.
이 프로세스는 산소 주입에 의해 단결정 실리콘 웨이퍼(10) 내에 형성된 균일한 절연체 층(2)을 생산한다. 매립 절연체 층(2)의 두께는 산소 주입의 에너지, 주입량 또는 온도를 조절하여 증가될 수 있다. 어닐링 단계는 또한 절연체 층(2)의 최종 형상에 기여한다. 도 4에서 설명된 바와 같이, 이 프로세스는 볼록 영역과 실질적으로 평탄한 영역이 교대하는 절연체 층(2)의 상부(8b)에 대해 컨투어화 된 패턴을 얻도록 맞추어질 수 있다.
2. 오목 컨투어
여러 제조 단계 동안 실리콘-온-절연체 웨이퍼(10) 내의 매립 절연체 층(2)의 실리콘 인터페이스 내에 트랩되어 여기에 충전된 전하는 갑자기 전압 브레이크다운을 일으킨다. 이런 브레이크다운의 심각성은 절연체 층(2) 자체의 두께에 좌우되는 것이다. 전압 브레이크다운의 문제를 해결하기 위해서, 균일하게 컨투어된 오목 상부(8c)를 갖는 매립 절연체 층(2)이 제공된다. 이런 구조를 도 5에 도시한다. 상부(8c)는 임의 직경의 SOI 웨이퍼(10)의 모서리에서 최대 두께를 가질 수 있다. 컨투어화 된 오목 상부(8c)는 웨이퍼(10)의 모서리 쪽으로 원치 않는 전하를 한곳에 모아주고, 이 때 웨이퍼(10)의 나머지에서와 같이 많은 칩이 프린트되지 않는다.
SOI 웨이퍼(10)의 절연체 층(2)의 상부(8c)의 균일하게 컨투어된 오목 형상 을 얻기 위한 예시의 프로세스는 기존의 기술: 임의 치수와 두께의 단결정 실리콘 웨이퍼, 적합한 산소 주입기, 및 적합한 산소 어닐링 퍼니스를 이용한다. 이 프로세스의 제1 단계는 전체 웨이퍼(10)에 걸쳐 가장 깊게 매립된 산화물 절연체 층(2)를 균일하게 형성한다. 다음에, 주입량, 에너지 및 온도 중 하나 이상이 전체 웨이퍼에 걸쳐 이 층을 두껍게 하도록 감소된다. 주입량, 에너지 및 온도 중 하나 이상은 그 외경이 웨이퍼(10)의 직경을 초과하지 않고 내경이 0 보다 커야 하는 도넛 영역에서 웨이퍼(10) 둘레의 이 층을 두껍게 하도록 감소된다. 주입기는 미리 정해진 직경 내에서 웨이퍼(10) 둘레의 도넛 영역만을 주사하도록 조절될 수 있다. 상부(8c)의 컨투어화 된 오목 형상을 초기에 형성하는 것이 이 프로세스의 단계이다. 마지막으로, 웨이퍼는 매립된 절연체 층(2)을 오목 형상으로 더욱 두껍게 하여 컨투어하도록 산소 분위기에서 어닐링된다.
이 프로세스는 산소 주입에 의해 단결정 실리콘 웨이퍼(10) 내에 형성된 균일한 절연체 층(2)을 생성한다. 매립된 절연체 층(2)의 두께는 산소 주입의 에너지, 주입량, 또는 온도를 조정하여 증가될 수 있다. 어닐링 단계는 절연체 층(2)의 최종 형상에 기여한다. 도 6에서 도시된 바와 같이, 이 프로세스는 오목 영역과 실질적으로 평탄한 영역이 교대하는 절연체 층(2)의 상부(8d)에 대해 컨투어화 된 패턴을 얻도록 맞추어질 수 있다.
3. 패턴화 및 혼합된 컨투어
상술된 여러 문제를 해결하기 위해서, 두께가 조절되고 프로파일 변형이 혼합된 패턴화 형상을 갖는 매립 절연체 층(1)이 제공된다. 이런 구조를 도 7에 나 타내었다. 절연체 층(2)의 상부(8e)는 임의로 조합한 볼록, 오목 및 실질적으로 평탄한 부분을 가질 수 있다. 유사하게, 절연체 층(2)의 저부(12e)는 임의로 조합한 볼록, 오목 및 실질적으로 평탄한 부분을 가질 수 있다. 절연체 층(2)의 상부(8e) 및 저부(12e)는 이들 사이에 가변 두께의 절연체 층(2)을 정의한다. 상부(8e)와 저부(12e)의 특정 컨투어화 된 부분의 특정 위치와 길이는 웨이퍼(10)의 원하는 성능 파라미터를 취득하기 위해 선택된다.
SOI 웨이퍼(10)의 절연체 층(2)에 대해 두께가 제어되고 프로파일 변형이 혼합된 패턴화 형상을 얻기 위한 예시의 프로세스는 특정하게 설계된 제조 장비를 이용한다. 이 장비를 도 8 및 도 9에 도시한다. 도 8에서 나타낸 바와 같이, 산소 주입기(50)는 웨이퍼(10)를 틸트, 회전 또는 틸트와 회전을 동시에 하도록 구성된다. 이런 주입기(50)는 소스(40)로부터의 이온 주입 빔(42)이 주입기 휠(44) 상에 위치된 웨이퍼(10) 상에 충돌하는 각도를 제조자가 특정할 수 있도록 한다.
웨이퍼(10)는 주입기 휠(44) 상에 배향 (트위스트)되어 있다. 주입기 휠(44)은 특정 속도 (예를 들어, 200rpm)로, 화살표(46)의 방향, 즉 시계방향으로 회전한다. 이온 주입 빔(42)의 주사 방향은 도 8에서 방향 화살표(48)로 나타내었다. 따라서, 본 발명에 따르면 주사 동안 미리 프로그램된 간격으로 이런 경사와 회전 동작을 실행하는 것으로 웨이퍼(10)를 경사 및 회전시킬 수 있는 고에너지, 고전류 산소 주입기(50)가 제공된다. 산소 주입기(50)는 또한 종래의 또는 "정규의" 주입기와 같이 단결정 실리콘 웨이퍼(10) 내에 평탄한 매립 산화물 절연체 층(2)을 형성하는 데에 적합할 수 있다.
도 9는 본 발명에 따른 웨이퍼의 경사 각도 θ와 회전 각도 Φ를 더욱 설명한다. (100) 실리콘 웨이퍼(10)의 표면에 수직인 <100> 방향에 대한 경사 각도 θ를 측정한다. 이 각도는 <110> 웨이퍼에 위치하며 이에 평행한 축에 대해 웨이퍼(10)를 경사시킨 것이다. 회전 각도 Φ는 웨이퍼(10)의 중심에 수직인 축에 대한 웨이퍼(10)의 회전을 측정한 것이다. 이들 두 각도는 이온 주입 빔(42)이 웨이퍼(10) 상에서 충돌하는 각도를 함께 특정한다.
제조 프로세스의 제1 단계는 웨이퍼(10) 상에 초기 매립 산화물 절연체 층(2)을 형성한다. 다음에, 주입량, 에너지 및 온도 중 하나 이상이 이 층을 전체 웨이퍼(10)에 걸쳐 두껍게 하도록 감소된다. 다음에, 주입량, 에너지 및 온도 중 하나 이상이 미리 설정된 좌표에서의 형상에 따라 매립된 절연체 층(2)을 선택적으로 패턴화하도록 감소된다. 상부(8e) 및 저부(12e)의 두께가 제어되고 프로파일 변형이 혼합된 패턴화 형상을 초기에 형성하는 것이 이 프로세스의 단계이다. 마지막으로, 웨이퍼는 매립된 절연체 층(2)의 형상을 더욱 정의하도록 산소 분위기에서 어닐링된다.
이 프로세스는 웨이퍼에 대한 칩 주기성을 형성하고 매립된 산화물 절연체 층(2)의 미리 정해진 형상이 요망되는 좌표를 설정하는 단계를 포함한다. 이 정보는 주입기(50)에 구현을 위해 전달될 수 있다. 산소 주입의 에너지, 주입량 및 온도를 조정하여 매립된 산화물 절연체 층(2) 형상의 형성을 초기화하는 단계는 구축되는 구조물에 필요한 미리 정해진 두께와 컨투어에서 칩 주기성 맵으로부터의 미리 설정된 좌표에 따라 주입기 주사와 웨이퍼(10)의 경사 또는 회전으로 행해질 수 있다.
산소 주입량, 에너지 및 온도는 형성되고 있는 매립 산화물 절연체 층(2) 내에 남아있을 수 있는 실리콘 아일랜드를 제거하도록 조절된다. 어닐링 분위기에서 산소의 퍼니스 어닐링 온도와 퍼센티지가 분위기 중에서 웨이퍼(10)로의 산소 확산률을 결정한다. 이들 파라미터는 또한 산화물-실리콘 계면의 최종 두께와 원할함을 결정한다.
이 프로세스는 산소 주입에 의해 단결정 실리콘 웨이퍼(10) 내에 형성된 절연체 층(2)을 형성한다. 매립 절연체 층(2)의 두께는 산소 주입시의 에너지, 주입량 및 온도를 조절하는 것으로 증가될 수 있다. 어닐링 단계는 절연체 층(2)의 최종 형상에 기여한다.
4. 산업상 응용성
특히 기술이 발전함에 따라, 전체 웨이퍼에 걸쳐 또는 웨이퍼의 칩 주기성 맵에 기초한 반복 패턴으로 SOI 웨이퍼의 절연체 층 상에 미리 정해진 형상을 선택적으로 형성하는 프로세스는 다수의 어플리케이션에서 매우 유용할 수 있다. 본 발명은 반도체 처리시 전형적인 것과 더 새로운 어플리케이션 둘 다를 지원하게 된다. 특히, 본 발명은 CMOS, 바이오 칩 및 그 외 반도체 장치에 장점을 제공한다. 더욱 특별히, 본 발명은 게이트 길이를 더욱 감소시키는 것이 가능하다.
부가하여, SOI 웨이퍼에 걸쳐 임계 치수로 통상 좁은 리소그래픽 프로세스 윈도우를 확장하는 것이 요망된다. 이 목표를 향한 공지의 방법은 다수의 포토마스크 재보상, 포토레지스트 시스템 스위치, 및 정교한 관련 이차 실리콘 성장 구조 의 재이용을 포함한다. 각 방법은 각자 단점을 갖는다. 임의의 마스크 세트에 대해, 리소그래피 및 그 외 물리적 및 전기적 프로세스 윈도우는 본 발명에 따라 SOI 웨이퍼 상에 매립된 절연체 층의 제어와 최적화로 확장될 수 있다. 본 발명은 SOI 웨이퍼의 모든 유형, 두께, 직경 및 그 외 사양에 대해 적합하게 될 수 있다.
SOI 구조의 상부 실리콘층의 두께는 타겟 전기적 성능에 의해 지시된다. 상부 실리콘층 아래의 절연체 층의 두께는 임의적이지는 않지만, 상부 실리콘층의 것 만큼 중요하지는 않다. 절연체 층의 반사 특성은 리소그래피 툴의 렌즈의 수치적 애퍼츄어와 시그마를 포커스 윈도우를 가능한 한 넓게 유지하도록 최적화하는 데에 이용될 수 있다. 현재 제조 프로세스는 간단히 SOI 웨이퍼에 걸쳐 균일한 두께를 목표로 한다.
본 발명은 특히 마이크로 전기 기계 ("MENS") 시스템에서 광학 스위칭에 유용하다. 곡선 형상의 절연체 층은 스위치가 열을 더 잘 모으게 하고; 따라서 스위치가 더 빨라진다. MEMS 제조는 SOI 웨이퍼 내에 매립 산화물 절연체 층으로 제공된 유익한 유전 격리로 인해 벌크 실리콘에서 SOI 웨이퍼로 변경되고 있다. 절연체 층은 또한 실리콘의 습식 및 건식 에칭에 대해 에칭 스톱으로 이용되어 MEMS 광학 스위치에서의 미러의 형성과 같이 어플리케이션에서 굴곡 표면으로 선택적으로 이익을 받을 수 있는 평탄면으로 마이크로 구조의 형상을 정의하게 된다.
따라서, 본 발명이 요구되는 특정 일 예에서는 MEMS 광학 스위치에서 형성된 미러가 관련된다. 이들 어레이가 광섬유 스위치의 일부로서 단결정 SOI 웨이퍼 상에 형성될 때, 각 미러는 50㎛ 이상의 직경이나 모서리를 가지며, 어레이는 1,000 ×1,000일 수 있다. 광 대역폭의 요구가 2001 조사에 따르면 매 9달 마다 배가하고 있다고 생각되므로, 신호의 손실 없이 자유 광빔을 그대로 유지할 필요성이 대두되고 있으며; 광범위한 증폭 방법은 보통 스위치 이후에 필요하다. 현재, SOI 웨이퍼 상에 형성된 미러는 통상 원하는 것인 상부에서 실질적으로 평탄하며, 이들은 평탄한 BOX 절연체 층 상에 정의되기 때문에 저부에서 실질적으로 평탄하다.
이 평탄성은 방향에 관련한 정밀도에 도움이 되지만 광빔이 확장되고 정교감이 떨어지는 것을 방지할 수는 없다. 미러로 에칭되게 지정된 SOI의 영역 아래의 매립 산화물 격리층의 국부적 컨투어 형상은 단결정 실리콘 자체의 영역을 동시에 컨투어한다. 이 형상은 미러로 하여금 오목면이 주기적 간격으로 약화된 광빔을 재촛점맞추게 하도록 한다. 다르게, 이 형상은 미러와 광학 디자이너로 하여금 볼록면을 가정하여 광빔을 두 다른 방향으로 보내도록 하여, 비대칭 구성의 어레이 형성을 가능하게 한다. BOX 절연체 층 두께의 변형은 또한 여러 길이의 빔을 형성할 수 있게 해준다.

Claims (20)

  1. 실리콘-온-절연체 웨이퍼(10)를 제조하는 프로세스에 있어서:
    (a) 실리콘 기판(4)을 제공하는 단계;
    (b) 상기 웨이퍼(10)에 걸쳐 산화물 절연체 층(2)을 형성하는 단계 - 상기 절연체 층(2)은 상기 실리콘 기판(4) 내에 매립되고, 상기 실리콘 기판(4)을 상부 실리콘 층(6)으로부터 분리하고, 상부면(8)과 저부면(12)을 가짐 - ;
    (c) 상기 절연체 층(2)을 두껍게 하는 단계;
    (d) 상기 절연체 층(2)의 컨투어화 된 상부면(8a, 8b, 8c, 8d, 8e) 및 컨투어화 된 저부면(12e) 중 적어도 하나를 형성하는 단계; 및
    (e) 상기 절연체 층(2)을 더욱 두껍게 컨투어하도록 어닐링하는 단계
    를 포함하는 프로세스.
  2. 제1항에 있어서, 상기 웨이퍼(10)에 걸쳐 산화물 절연체 층(2)을 형성하는 단계 (b)는 적합한 산소 주입기(50)를 이용하여 달성되는, 실리콘-온-절연체 웨이퍼 제조 프로세스.
  3. 제2항에 있어서, 상기 절연체 층(2)을 두껍게 하는 단계 (c)는 상기 주입량, 에너지 및 온도 중 하나 이상을 감소하여 달성되는, 실리콘-온-절연체 웨이퍼 제조 프로세스.
  4. 제1항에 있어서, 상기 어닐링 단계 (c)는 산소 어닐링인, 실리콘-온-절연체 웨이퍼 제조 프로세스.
  5. 제1항에 있어서, 상기 적어도 하나의 컨투어화 된 표면은 균일하게 볼록한, 실리콘-온-절연체 웨이퍼 제조 프로세스.
  6. 제5항에 있어서, 상기 웨이퍼(10)에 걸쳐 산화물 절연체 층(2)을 형성하는 단계 (b)는 적합한 산소 주입기(50)를 이용하여 달성되고 상기 적어도 하나의 균일한 볼록면을 형성하는 단계 (d)는 주입량, 에너지 및 온도 중 하나 이상을 감소하여 상기 웨이퍼(10)의 직경 보다 작은 미리 정해진 직경의 상기 절연체 층(2)을 두껍게 하는, 실리콘-온-절연체 웨이퍼 제조 프로세스.
  7. 제1항에 있어서, 상기 적어도 하나의 컨투어화 된 표면은 볼록 및 실질적으로 평탄한 영역이 교대하는, 실리콘-온-절연체 웨이퍼 제조 프로세스.
  8. 제1항에 있어서, 상기 적어도 하나의 컨투어화 된 표면은 균일하게 오목한, 실리콘-온-절연체 웨이퍼 제조 프로세스.
  9. 제8항에 있어서, 상기 웨이퍼(10)에 걸쳐 산화물 절연체 층(2)을 형성하는 단계 (b)는 적합한 산소 주입기(50)를 이용하여 달성되고 적어도 하나의 균일한 오목면을 형성하는 단계 (d)는 주입량, 에너지 및 온도 중 하나 이상을 감소하여 외경이 웨이퍼(10)의 직경을 초과하지 않고 내경이 영보다 큰 도넛 영역에서 상기 웨이퍼(10) 둘레의 상기 절연체 층(2)을 두껍게 하는 단계를 포함하는, 실리콘-온-절연체 웨이퍼 제조 프로세스.
  10. 제9항에 있어서, 상기 웨이퍼(10) 둘레의 상기 도넛 영역만을 미리 정한 직경 내에서 주사하도록 상기 주사기(50)를 조정하는 단계를 더 포함하는, 실리콘-온-절연체 웨이퍼 제조 프로세스.
  11. 제1항에 있어서, 상기 적어도 하나의 컨투어화 된 표면은 오목 및 실질적으로 평탄한 영역이 교대하는, 실리콘-온-절연체 웨이퍼 제조 프로세스.
  12. 제1항에 있어서, 상기 적어도 하나의 컨투어화 된 표면은 볼록, 오목, 및 실질적으로 평탄한 부분의 조합을 포함하는, 실리콘-온-절연체 웨이퍼 제조 프로세스.
  13. 제12항에 있어서, 상기 웨이퍼(10)에 걸쳐 산화물 절연체 층(2)을 형성하는 단계 (b)는 적합한 산소 주입기(50)를 이용하여 달성되고 상기 적어도 하나의 컨투어화 된 표면을 형성하는 단계 (d)는 주입량, 에너지 및 온도 중 하나 이상을 감소 하여 미리 설정된 좌표에서의 형상으로 상기 매립된 절연체 층(2)을 선택적으로 패턴화하는 단계를 포함하는, 실리콘-온-절연체 웨이퍼 제조 프로세스.
  14. 실리콘-온-절연체 웨이퍼(10)를 제조하는 프로세스에 있어서:
    (a) 실리콘 기판(4)을 제공하는 단계;
    (b) 상기 웨이퍼(10)에 걸쳐 산화물 절연체 층(2)을 형성하는 단계 - 상기 절연체 층(2)은 상기 실리콘 기판(4) 내에 매립되고, 상기 실리콘 기판(4)을 상부 실리콘 층(6)으로부터 분리하고, 상부면(8)과 저부면(12)을 가짐 - ;
    (c) 상기 절연체 층(2)을 두껍게 하는 단계;
    (d) 상기 웨이퍼(10)에 대해 칩 주기성을 형성하여 상기 매립된 산화물 절연체 층(2)의 미리 정해진 형상이 요망되는 좌표를 설정하는 단계;
    (e) 상기 좌표를 산소 주입기(50)에 구현을 위해 전달하는 단계;
    (f) 필요로 하는 미리 정해진 두께와 컨투어에서 칩 주기성 맵으로부터의 미리 설정된 좌표에 따라 주입기(50)의 주사와 웨이퍼(10)의 경사나 회전으로 산소 주입시의 에너지, 주입량 또는 온도를 조정하고, 이에 의해 상기 절연체 층(2)의 컨투어화 된 상부면(8a, 8b, 8c, 8d, 8e) 및 컨투어화 된 저부면(12e) 중 적어도 하나를 형성하는 단계
    를 포함하는 프로세스.
  15. 실리콘-온-절연체 웨이퍼(10)에 있어서:
    상부 실리콘층(6);
    실리콘 기판(4); 및
    상기 웨이퍼(10)에 걸쳐 상기 실리콘 기판(4)과 상기 상부 실리콘층(6) 사이에 배치된 산화물 절연체 층(2)를 포함하고, 상기 산화물 절연체 층(2)은 컨투어화 된 상부면(8a, 8b, 8c, 8d, 8e) 및 컨투어화 된 저부면(12e) 중 적어도 하나를 갖는 실리콘-온-절연체 웨이퍼.
  16. 제15항에 있어서, 상기 적어도 하나의 컨투어화 된 표면(8a)는 균일하게 볼록한 실리콘-온-절연체 웨이퍼.
  17. 제15항에 있어서, 상기 적어도 하나의 컨투어화 된 표면(8b)는 볼록 및 실질적으로 평탄한 영역이 교대하는 실리콘-온-절연체 웨이퍼.
  18. 제15항에 있어서, 상기 적어도 하나의 컨투어화 된 표면(8c)은 균일하게 오목한 실리콘-온-절연체 웨이퍼.
  19. 제15항에 있어서, 상기 적어도 하나의 컨투어화 된 표면(8d)은 오목 및 실질적으로 평탄한 영역이 교대하는 실리콘-온-절연체 웨이퍼.
  20. 제15항에 있어서, 상기 적어도 하나의 컨투어화 된 표면(8e, 12e)은 볼록, 오목 및 실질적으로 평탄한 부분의 조합을 포함하는 실리콘-온-절연체 웨이퍼.
KR1020067011646A 2003-12-16 2003-12-16 실리콘-온-절연체 웨이퍼의 컨투어화 된 절연체 층 및 이의제조 프로세스 Expired - Fee Related KR100956711B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2003/040079 WO2005062364A1 (en) 2003-12-16 2003-12-16 Contoured insulator layer of silicon-on-onsulator wafers and process of manufacture

Publications (2)

Publication Number Publication Date
KR20060118548A true KR20060118548A (ko) 2006-11-23
KR100956711B1 KR100956711B1 (ko) 2010-05-06

Family

ID=34709668

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067011646A Expired - Fee Related KR100956711B1 (ko) 2003-12-16 2003-12-16 실리콘-온-절연체 웨이퍼의 컨투어화 된 절연체 층 및 이의제조 프로세스

Country Status (7)

Country Link
US (2) US7935613B2 (ko)
EP (1) EP1695379B1 (ko)
JP (1) JP4701085B2 (ko)
KR (1) KR100956711B1 (ko)
CN (1) CN100466203C (ko)
AU (1) AU2003297191A1 (ko)
WO (1) WO2005062364A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4701085B2 (ja) 2003-12-16 2011-06-15 インターナショナル・ビジネス・マシーンズ・コーポレーション シリコン・オン・インシュレータ・ウェハを製造するための方法
DE102007015504B4 (de) 2007-03-30 2014-10-23 Advanced Micro Devices, Inc. SOI-Transistor mit Drain- und Sourcegebieten mit reduzierter Länge und einem dazu benachbarten verspannten dielektrischen Material und Verfahren zur Herstellung
US7897428B2 (en) * 2008-06-03 2011-03-01 International Business Machines Corporation Three-dimensional integrated circuits and techniques for fabrication thereof
US7955887B2 (en) * 2008-06-03 2011-06-07 International Business Machines Corporation Techniques for three-dimensional circuit integration
US20120190137A1 (en) * 2011-01-24 2012-07-26 Sumitomo Electric Industries, Ltd. Cross section observation method
JP5454485B2 (ja) * 2011-02-09 2014-03-26 信越半導体株式会社 貼り合わせ基板の製造方法
US9149870B2 (en) 2012-09-14 2015-10-06 Aerojet Rocketdyne Of De, Inc. Additive manufacturing chamber with reduced load
US12217036B2 (en) 2016-02-10 2025-02-04 Vignet Incorporated Automating interactions for health data collection and patient engagement
US9928230B1 (en) 2016-09-29 2018-03-27 Vignet Incorporated Variable and dynamic adjustments to electronic forms
US9858063B2 (en) 2016-02-10 2018-01-02 Vignet Incorporated Publishing customized application modules
US9848061B1 (en) 2016-10-28 2017-12-19 Vignet Incorporated System and method for rules engine that dynamically adapts application behavior
US10803411B1 (en) 2017-04-17 2020-10-13 Microstrategy Incorporated Enterprise platform deployment
US10770327B2 (en) * 2017-07-28 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for correcting non-ideal wafer topography
US10775974B2 (en) 2018-08-10 2020-09-15 Vignet Incorporated User responsive dynamic architecture
US11158423B2 (en) 2018-10-26 2021-10-26 Vignet Incorporated Adapted digital therapeutic plans based on biomarkers
US11755372B2 (en) 2019-08-30 2023-09-12 Microstrategy Incorporated Environment monitoring and management
US11714658B2 (en) 2019-08-30 2023-08-01 Microstrategy Incorporated Automated idle environment shutdown
WO2021128031A1 (zh) * 2019-12-25 2021-07-01 南昌欧菲光电技术有限公司 感光组件制作方法、感光组件、摄像模组和移动终端
CN112551482B (zh) * 2020-12-10 2023-04-18 电子科技大学 一种微棒腔自由频谱宽度的精细控制方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2563377B1 (fr) * 1984-04-19 1987-01-23 Commissariat Energie Atomique Procede de fabrication d'une couche isolante enterree dans un substrat semi-conducteur, par implantation ionique
FR2616590B1 (fr) * 1987-06-15 1990-03-02 Commissariat Energie Atomique Procede de fabrication d'une couche d'isolant enterree dans un substrat semi-conducteur par implantation ionique et structure semi-conductrice comportant cette couche
JPH04226079A (ja) 1990-04-17 1992-08-14 Canon Inc 半導体装置及びその製造方法及びそれを有する電子回路装置
IT1255764B (it) * 1992-05-15 1995-11-15 Enichem Struttura soi con ossido sottile e profondo ottenuta per impiantazioneionica ad alta energia e successivi trattamenti termici.
US5278077A (en) * 1993-03-10 1994-01-11 Sharp Microelectronics Technology, Inc. Pin-hole patch method for implanted dielectric layer
US5364800A (en) * 1993-06-24 1994-11-15 Texas Instruments Incorporated Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate
JPH0778994A (ja) * 1993-09-07 1995-03-20 Hitachi Ltd Ｍｏｓ型半導体装置及びその製造方法
JP3036619B2 (ja) 1994-03-23 2000-04-24 コマツ電子金属株式会社 Ｓｏｉ基板の製造方法およびｓｏｉ基板
JP3254889B2 (ja) * 1994-03-25 2002-02-12 ソニー株式会社 Ｍｏｓ型半導体記憶装置及びその製造方法
JP2666757B2 (ja) * 1995-01-09 1997-10-22 日本電気株式会社 Ｓｏｉ基板の製造方法
US5589407A (en) * 1995-09-06 1996-12-31 Implanted Material Technology, Inc. Method of treating silicon to obtain thin, buried insulating layer
CN1132223C (zh) * 1995-10-06 2003-12-24 佳能株式会社 半导体衬底及其制造方法
US5773356A (en) * 1996-02-20 1998-06-30 Micron Technology, Inc. Gettering regions and methods of forming gettering regions within a semiconductor wafer
US6309934B1 (en) * 1996-08-08 2001-10-30 The United States Of America As Represented By The Secretary Of The Navy Fully self-aligned high speed low power MOSFET fabrication
FR2756847B1 (fr) * 1996-12-09 1999-01-08 Commissariat Energie Atomique Procede de separation d'au moins deux elements d'une structure en contact entre eux par implantation ionique
US20070122997A1 (en) * 1998-02-19 2007-05-31 Silicon Genesis Corporation Controlled process and resulting device
US5930642A (en) * 1997-06-09 1999-07-27 Advanced Micro Devices, Inc. Transistor with buried insulative layer beneath the channel region
JPH1140512A (ja) * 1997-07-22 1999-02-12 Komatsu Denshi Kinzoku Kk 半導体基板の製造方法
KR100281110B1 (ko) * 1997-12-15 2001-03-02 김영환 반도체소자및그제조방법
US6171965B1 (en) * 1999-04-21 2001-01-09 Silicon Genesis Corporation Treatment method of cleaved film for the manufacture of substrates
US6287941B1 (en) * 1999-04-21 2001-09-11 Silicon Genesis Corporation Surface finishing of SOI substrates using an EPI process
EP1212787B1 (en) * 1999-08-10 2014-10-08 Silicon Genesis Corporation A cleaving process to fabricate multilayered substrates using low implantation doses
US6653209B1 (en) * 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
US6180487B1 (en) * 1999-10-25 2001-01-30 Advanced Micro Devices, Inc. Selective thinning of barrier oxide through masked SIMOX implant
US6602767B2 (en) * 2000-01-27 2003-08-05 Canon Kabushiki Kaisha Method for transferring porous layer, method for making semiconductor devices, and method for making solar battery
US6613643B1 (en) * 2000-01-28 2003-09-02 Advanced Micro Devices, Inc. Structure, and a method of realizing, for efficient heat removal on SOI
CN1279505A (zh) * 2000-04-27 2001-01-10 中国科学院上海冶金研究所 一种低剂量注氧制作绝缘层上硅(soi)电路的器件工艺
US6417078B1 (en) * 2000-05-03 2002-07-09 Ibis Technology Corporation Implantation process using sub-stoichiometric, oxygen doses at different energies
US6300218B1 (en) * 2000-05-08 2001-10-09 International Business Machines Corporation Method for patterning a buried oxide thickness for a separation by implanted oxygen (simox) process
JP2002026137A (ja) * 2000-07-05 2002-01-25 Hitachi Ltd 半導体集積回路装置およびその製造方法
US7166524B2 (en) * 2000-08-11 2007-01-23 Applied Materials, Inc. Method for ion implanting insulator material to reduce dielectric constant
US6548369B1 (en) * 2001-03-20 2003-04-15 Advanced Micro Devices, Inc. Multi-thickness silicon films on a single semiconductor-on-insulator (SOI) chip using simox
US20020190318A1 (en) * 2001-06-19 2002-12-19 International Business Machines Corporation Divot reduction in SIMOX layers
US6737332B1 (en) * 2002-03-28 2004-05-18 Advanced Micro Devices, Inc. Semiconductor device formed over a multiple thickness buried oxide layer, and methods of making same
US6784072B2 (en) * 2002-07-22 2004-08-31 International Business Machines Corporation Control of buried oxide in SIMOX
JP2004103855A (ja) * 2002-09-10 2004-04-02 Canon Inc 基板及びその製造方法
US7316979B2 (en) * 2003-08-01 2008-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for providing an integrated active region on silicon-on-insulator devices
US7153753B2 (en) * 2003-08-05 2006-12-26 Micron Technology, Inc. Strained Si/SiGe/SOI islands and processes of making same
US7247569B2 (en) * 2003-12-02 2007-07-24 International Business Machines Corporation Ultra-thin Si MOSFET device structure and method of manufacture
JP4701085B2 (ja) 2003-12-16 2011-06-15 インターナショナル・ビジネス・マシーンズ・コーポレーション シリコン・オン・インシュレータ・ウェハを製造するための方法
FR2867307B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Traitement thermique apres detachement smart-cut

Also Published As

Publication number Publication date
EP1695379A1 (en) 2006-08-30
JP2007524981A (ja) 2007-08-30
AU2003297191A1 (en) 2005-07-14
WO2005062364A1 (en) 2005-07-07
CN1879206A (zh) 2006-12-13
US20100013044A1 (en) 2010-01-21
US8405150B2 (en) 2013-03-26
US7935613B2 (en) 2011-05-03
EP1695379A4 (en) 2008-06-04
KR100956711B1 (ko) 2010-05-06
US20110101490A1 (en) 2011-05-05
CN100466203C (zh) 2009-03-04
EP1695379B1 (en) 2012-12-05
JP4701085B2 (ja) 2011-06-15

Similar Documents

Publication Publication Date Title
US8405150B2 (en) Contoured insulator layer of silicon-on-insulator wafers and process of manufacture
US6437417B1 (en) Method for making shallow trenches for isolation
JP2974211B2 (ja) Ｓｏｉ半導体デバイス
JP2717979B2 (ja) 絶縁体上に薄い単結晶シリコン島状部を製造する方法
KR100450762B1 (ko) 초미세 에스오아이 모스 전계효과 트랜지스터 및 그의제조방법
EP3185286B1 (en) Method and device to improve shallow trench isolation
KR20020076386A (ko) 수직형 채널을 가지는 초미세 ｍｏｓ 트랜지스터 및 그제조방법
JPH0645546A (ja) 縦型金属酸化物半導体デバイス及びその製造方法
KR100277307B1 (ko) 화학 기계적 연마를 사용한 단일 트랜지스터 강유전체 메모리셀의 제조방법
KR20030074803A (ko) 단전자 저장에 기초한 동적 메모리
TW437016B (en) Method for producing SOI &amp; non-SOI circuits on a single wafer
KR100719152B1 (ko) 전계-효과 트랜지스터 및 그 제조 방법
JPH11511297A (ja) Ｅｅｐｒｏｍ半導体構造の製造方法
US5376568A (en) Method of fabricating high voltage complementary metal oxide semiconductor transistors
KR0179794B1 (ko) 반도체 소자의 웰 형성방법
KR100234211B1 (ko) 반도체 메모리 장치의 제조방법
US6037198A (en) Method of fabricating SOI wafer
KR100312656B1 (ko) 비씨-에스오아이 소자의 제조방법
KR100195232B1 (ko) 실리콘-온 인슐레이터 웨이퍼 제작방법
JPH0297056A (ja) 半導体装置
JPS59110155A (ja) 半導体メモリセル
KR0149320B1 (ko) 수평형 바이폴라 트랜지스터 및 그 제조 방법
JPH113870A (ja) 半導体装置の製造方法
US6165877A (en) Method for establishing shallow junction in semiconductor device to minimize junction capacitance
JPS61269329A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20060613

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20070928

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20090309

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20090908

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20100305

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20100429

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20100429

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee