KR20020076386A - 수직형 채널을 가지는 초미세 ｍｏｓ 트랜지스터 및 그제조방법 - Google Patents

Abstract

본 발명에서는 SOI(Silicon On Insulator) 기판을 이용하여 수직형의 채널과 소스, 드레인 구조를 가지는 고성능의 수직형 MOSFET 소자 제조방법에 관한 것으로, 미세 구조 형성을 위한 리소그래피 기술을 사용하지 않고 SOI층의 두께와 상하의 실리콘 전도층에서의 불순물 확산 깊이를 조절하여 초미세 채널을 형성할 수 있는 MOSFET 소자와 그 제조방법에 관한 것이다.

Description

수직형 채널을 가지는 초미세 ＭＯＳ 트랜지스터 및 그 제조방법 { Ultra small size vertical MOSFET device and fabrication method of the MOSFET device}

본 발명은 SOI(silicon on insulator)기판을 이용하여 수직형의 채널, 소스, 드레인 구조를 가지는 고성능의 초미세 MOSFET 및 그 제조방법에 관한 것이다.

실리콘 소자 기술은 초저전력화, 고집적화, 초고속의 동작특성을 얻기 위하여 채널 길이의 단축, 소스 및 드레인 접합 깊이의 감소, 그리고 실효 게이트 절연막 두께의 감소 등이 필수적이다. 또한, 동일 크기의 소자에서도 구동 전류의 증가와 누설전류의 감소를 통한 소자 특성의 고성능화를 달성해야 한다. 이와 같은 고성능의 미세 실리콘 소자를 제작하는 종래의 공정에는 여러 가지 어려움이 있었다. 즉, 나노미터(nm) 크기의 채널을 종래의 평면형 구조로 제작하기 위해서는 초미세 크기의 패턴 형성 방법인 전자선 직접 묘화방법이나 X선 노광방법 등 새로운 패턴 형성기술을 사용해야 하지만, 현재로서는 확립된 기술이 아니기 때문에 미세 크기의 실리콘 소자를 대량으로 제작하는 것은 불가능하다. 그리고, 단결정 실리콘 재료를 이용하여 미세 크기의 소자를 제작하면 소스/드레인의 접합 깊이를 얇게 제어하기 어렵고 소자간의 전기적 분리 특성이 열화되기 때문에 저전력에서 동작하는 소자의 제작이 어려워진다. 따라서, 이와 같은 문제들을 해결하기 위해서는 매우 복잡한 제작 공정이 필요하다.

종래의 수직형 구조의 MOS 트랜지스터 제조기술로서, Mitsui가 권리자이고, 발명의 명칭이 "Semiconductor device having vertical transistor with tubular double gate"인 미국특허 제5382816호(1995. 1. 17)에는, 수직형 실리콘 채널의 내부와 외부에 1차 게이트 및 2차 게이트를 형성하여 각각의 게이트 전극에 전압을 인가하여 문턱치 전압을 조절하는 기술이 기재되어 있다. 이 Mitsui 특허를 이용하여 제작하는 수직형 실리콘 채널의 MOS 트랜지스터는 구조가 매우 복잡하며, 다수의 노광 공정과 증착 및 식각공정을 필요로 하는 문제점이 있다. 또한, 이와 같은 복잡한 구조의 트랜지스터로는 소자 제작 공정의 여유도를 확보하기 어려워서 미세 크기의 소자를 제작하기 어렵다는 단점이 있다.

다른 종래 기술로서, Kenney가 권리권자이고, 발명이 명칭이 "Vertical epitaxial SOI transistor, memory cell and fabrication methods"인 미국특허 제5365097호(1994. 11. 15)에는, SOI 기판에 트랜치를 형성하고 트랜치 내부에 실리콘 에피층을 증착하여 채널을 형성함으로써, 메모리셀과 일체형의 MOS 트랜지스터를 제작하는 기술이 기재되어 있다. 그러나, 이 특허에 의한 수직형 실리콘 채널의 MOS 트랜지스터의 구조는 매우 복잡하며, 제조 공정 및 소자의 동작 특성에서 많은 문제점을 가지고 있다. 즉, 제조 공정 상의 문제점으로는 복잡한 트랜지스터의 구조로 인하여 단위 공정의 여유를 확보하기 어려우며, 미세 크기의 트랜치 구조 내에 소자를 제작하기 어렵고, 다결정 실리콘 상에 단결정 실리콘의 에피층을 성장시키기가 어려우며, 그리고 pn접합부가 단결정 상태의 채널과 다결정 상태의 확산층에 형성시키기가 어렵다. 또한, 소자 동작 특성의 문제점으로는 소스 드레인의 접합부가 단결정 상태의 채널과 다결정 상태의 확산층에 형성되므로 누설 전류가 증가하며, 트랜치 내에 형성되는 게이트 산화막의 절연특성 및 신뢰성의 열화가 발생하는 문제점이 있다.

또 다른 종래 기술로서, J.M. Hergenrother가 발표한 논문 The vertical replacement-gate MOSFET, IEDM 99, pp.75-78, 1999.12 에는, 나노미터 크기의 수직형 실리콘 MOS 트랜지스터를 제작하기 위하여, 단결정 실리콘 기판 재료를 사용하여 트랜치를 형성하고, 실리콘 단결정을 에피택셜로 성장시켜서 수직형의 채널을 형성하고, 주위를 감싸는 구조의 게이트를 형성하고, 상하부에 소스 및 드레인을 형성하여 미세 구조의 MOS 트랜지스터를 제작하는 기술이 기재되어 있다. 이 논문에 의한 기술은, 수직형 실리콘 채널의 MOS 트랜지스터를 제작하기 위하여 절연막층 내부에 트랜치를 형성하고, 트랜치 내부에 단결정 실리콘 에피층을 형성한 다음, 채널과 소스 드레인을 형성한다. 따라서 공정이 복잡하며, 각 단위소자 간의 배선이 어렵다는 문제점이 있다.

이상과 같이 기존의 공정에 의하여 제작되는 미세 크기의 트랜지스터는 단결정을 이용하므로 소자 분리 공정이 별도로 필요하며, 채널 길이를 줄이기 위하여 제작상 매우 까다로운 조건을 필요로 한다. 즉, nm 영역의 미세 크기의 채널을 수평 방향으로 형성하기 위해서는 종래의 포토 리소그래피 공정으로는 불가능하기 때문에 전자선 직접 묘화방법이나 X선 노광방법을 사용해야 한다. 그러나, 이와 같은 방법에 의해서 미세 사이즈의 소자를 형성하여 대량으로 제품을 제작하는 것은 현재의 기술 수준으로서는 거의 불가능하며, 아직도 nm 크기의 미세 구조 형성을위한 리소그래피 기술이 확보되어 있지 않은 실정이다. 또한, 단결정 실리콘 재료를 이용한 nm 크기의 미세 소자를 제작하면 소스 및 드레인의 얕은 접합 형성에 어려움이 있고, 소자의 신뢰성 확보 및 소자간의 전기적인 분리 확보에 커다란 문제점이 있다.

상기와 같은 종래기술의 문제점을 해결하기 위한 본 발명의 목적은, 수직 방향의 채널을 가지는 트랜지스터를 제작할 때, 별도의 리소그래피 공정없이 소스 및 드레인 접합부의 고불순물 농도의 실리콘층을 확산원으로 이용하여 nm 크기의 미세 채널과 얕은 소스 및 드레인을 형성할 수 있고, 또한 동일한 면적 내에서 채널의 실효폭을 증가시킴으로써 높은 구동 전류를 얻을 수 있는 초미세 MOS 트랜지스터 및 그 제조방법을 제공하기 위한 것이다.

도 1 내지 도 11은 본 발명의 한 실시예에 따른 수직형 채널을 가지는 초미세 MOSFET 제조과정을 도시한 도면이다.

※ 도면의 주요 부분에 대한 부호의 설명 ※

10 : 단결정 기판20 : 매몰 산화층

30 : 단결정 실리콘층31 : 전도층

40 : 실리콘 단결정층41 : 채널부

50 : 실리콘 전도층60 : 식각 마스크

70 : 게이트 절연막80 : 소스

90 : 드레인100 : 실리콘 전도층

101 : 게이트 전극110 : 층간 절연막

120 : 식각 마스크130 : 층간 절연막

140 : 소스 콘택150 : 드레인 콘택

160 : 게이트 콘택

상기한 목적을 달성하기 위한 본 발명에 따른 수직형 채널을 가지는 초미세 MOS 트랜지스터는, SOI 기판 상에 소스와, 수직형 채널, 및 드레인이 적층되고,

상기 수직형 채널의 측벽에 게이트전극이 형성되며,

상기 수직형 채널과 소스, 수직형 채널과 드레인 사이에 소스 접합 및 드레인 접합이 형성된 것을 특징으로 한다.

또한, 수직형 채널을 가지는 초미세 ＭＯＳ 트랜지스터 제조방법은, SOI 기판을 고농도 불순물로 도핑하여 제1실리콘 전도층을 형성하는 제1단계와;

상기 제1실리콘 전도층 위에 저농도 불순물의 실리콘 단결정층과 고농도 불순물의 제2실리콘 전도층을 순차적으로 형성하는 제2단계;

상기 실리콘 단결정층과 제2실리콘 전도층의 일부를 수직방향으로 식각하는 제3단계;

상기 결과물의 표면에 게이트 절연막을 형성하고 열처리하여 제1실리콘 전도층과 제2실리콘 전도층의 고농도 불순물을 상기 실리콘 단결정층으로 확산시켜 상기 실리콘 단결정층에 소스접합, 수직형 채널, 및 드레인접합이 수직방향으로 형성되도록 하는 제4단계; 및

상기 결과물의 수직형 채널을 감싸는 구조의 측벽 게이트전극을 형성하는 제5단계를 포함한 것을 특징으로 한다.

이하, 첨부된 도면을 참조하면서 본 발명의 한 실시예에 따른 "수직형 채널을 가지는 초미세 ＭＯＳ 트랜지스터 및 그 제조방법"을 보다 상세하게 설명하기로 한다.

도 1 내지 도 11은 본 발명에 따른 수직형 채널을 가지는 초미세 MOS 트랜지스터 제조과정을 도시한 공정 단면도로서, 도 1은 단결정 기판(10) 상에 매몰 산화층(20), 그리고 단결정 실리콘층(30)이 적층되어 구성한 SOI 기판의 단면도이다. 도 2는 SOI 기판의 단결정 실리콘층(30)을 고농도로 도핑하여 고농도의 불순물을 가지는 제1실리콘 전도층(31)으로 형성한 단계를 도시한 단면도이고, 도 3은 고농도로 도핑된 SOI 기판 상에 다시 저불순물 농도의 실리콘 단결정층(40)을 형성한단계를 도시한 단면도이다. 도 4는 도 3의 결과물에 다시 불순물을 고동도로 포함하는 제2실리콘 전도층(50)을 형성한 단계를 도시한 단면도이다. 도 5는 도 4의 결과물에 리소그래피로 식각 마스크(60)를 형성하고 트랜지스터의 채널부가 될 저불순물 농도의 실리콘 단결정층과 제2실리콘 전도층(50)을 수직으로 식각한 구조를 도시한 단면도이다. 도 6은 채널부를 감싸는 구조의 게이트 절연막(70)을 형성하고 열처리하여 불순물이 고농도로 포함된 제1, 제2실리콘 전도층(31, 50)의 불순물을 채널부로 확산시켜 드레인접합과 소스접합을 형성한 구조를 도시한 단면도이다. 도 7은 도 6의 결과물에 제3실리콘 전도층을 형성한 구조를 도시한 단면도이고, 도 8은 도 7의 결과물에 층간 절연막(110)을 증착한 후 식각한 구조를 도시한 단면도이다. 도 9는 도 8의 결과물에 층간 절연막(110)의 일부에 마스크를 형성한 후 건식각 공정에 의하여 채널을 감싸는 측벽 게이트 전극을 형성한 구조를 도시한 단면도이다. 도 10은 도 9의 결과물에 층간 절연막(110)과 식각 마스크(120)를 제거하고 난 후에 평탄화를 위한 층간 절연막을 형성한 구조를 도시한 단면도이고, 도 11은 도 10의 결과물에 소스 콘택, 드레인 콘택, 게이트 콘택을 위한 홀을 형성한 최종 구조를 도시한 단면도이다.

본 발명에 따른 수직형 채널을 가지는 초미세 MOS 트랜지스터는 도 1에 도시된 바와 같이 단결정 기판(10)상에 매몰 산화층(20), 그리고 그 상부에 단결정 실리콘층(30)이 적층되어 구성된 SOI 기판을 사용한다.

그리고, 도 2에 도시된 바와 같이 SOI 기판의 단결정 실리콘층(30)을 고농도로 도핑하여 제1실리콘 전도층(31)을 만든다. 이 제1실리콘 전도층(31)의 불순물은 붕소, 인 등과 같은 N형 또는 P형 불순물이 포함되며, 도핑 방법은 이온 주입 방법 또는 기상 확산 방법을 이용한다.

도 2와 같은 SOI 기판상에 도 3에 도시된 바와 같이 저농도의 불순물을 가지는 실리콘 에피층(40)을 성장시킨다. 여기서 단결정 실리콘 에피층의 증착법으로는 CVD(chemical beam deposition), MBE(molecular beam epitaxy) 등의 다양한 증착 방법을 사용한다.

그 다음으로 도 3의 실리콘 에피층(40) 위에 도 4에 도시된 바와 같이 제2실리콘 전도층(50)을 증착한다. 여기서 제2실리콘 전도층(50)은 비정질 실리콘 또는 다결정 상태로 인, 붕소 등과 같은 N형 또는 P형 불순물을 포함하며, CVD 방법에 의하여 증착한다.

그리고, 도 5와 같이 식각 마스크(60)를 이용하여 제2실리콘 전도층(50)과 실리콘 에피층(40)을 수직으로 식각한다. 식각 마스크(60)는 포토레지스터, 산화막 또는 질화막 등을 사용할 수 있으며, 제2실리콘 전도층(50)과 실리콘 에피층(40)을 수직으로 식각하기 위해서는 건식각 방법이 유리하다. 이때, 제1실리콘 전도층(31)은 소스 및 기타 배선으로 사용하기 위한 패턴 형성을 위하여 식각이 가능하다.

그 다음, 산화 분위기에서 도 6에 도시된 바와 같이 제2실리콘 전도층(50)과 실리콘 에피층(40), 제1실리콘 전도층(31)의 표면에 산화막(70)을 얇은 두께로 성장시킨다. 이 산화막(70)은 트랜지스터의 게이트 절연체의 역할을 수행한다. 그리고, 게이트 산화 공정과 추가 열처리 공정을 실시하여 제1실리콘 전도층(31)과제2실리콘 전도층(50)의 불순물을 실리콘 에피층(40)으로 확산시켜서 소스 접합(80)과 드레인 접합(90), 그리고 채널부(41)를 형성한다. 이때, 게이트 산화 및 후속 열처리 공정 조건으로 불순물의 확산 깊이를 조절하여 실리콘 에피층(40)에 형성되는 트랜지스터의 채널부(41)의 길이를 결정한다.

게이트 산화막은 700℃에서 1000℃의 온도범위에서 형성할 수 있으며, 이때 일반적인 전기로나 또는 급속 열처리 장비에서 실시한다. 또한 후속 확산 열처리도 전기로나 또는 급속 열처리 장비에서 실시하되, 트랜지스터의 채널 길이를 감소시키려면 고온에서 장시간의 열처리를 실시하여 불순물의 확산 깊이를 증가시킨다. 그리고, 트랜지스터의 채널 길이를 증가시키려면 저온에서 단시간의 열처리를 실시하여 불순물의 확산 깊이를 감소시킨다.

그리고 나서, 도 6의 결과물 산화막(70)의 표면에 제3실리콘 전도층(100)을 증착하여 도 7과 같은 구조를 형성한다. 여기서, 제3실리콘 전도층(100)은 비정질 실리콘 또는 다결정 상태로 인, 붕소 등과 같은 N형 또는 P형 불순물을 포함하며, CVD 방법에 의하여 형성된다. 다음으로 층간 절연막(110)을 형성한 후에 에치 백 공정에 의하여 도 8과 같은 구조를 형성한다.

그리고 나서, 리소그래피 공정에 의하여 도 9에 도시된 바와 같이 층간 절연막(110)의 일부를 마스크(120)로 덮은 후에 제3실리콘 전도층(100)을 식각하여 측벽 구조의 게이트 전극(101)을 형성한다. 이때 제3실리콘 전도층의 식각은 건식각 방법으로 실시하며 게이트 전극의 패턴에 따라서 리소그래피 패턴을 변경할 수도 있다.

그 다음으로, 도 10에 도시된 바와 같이 층간 절연막(130)을 증착하여 트랜지스터의 상부에 형성되는 기타 반도체 소자 또는 배선간을 분리시킨 후, 도 11에 도시된 바와 같이 리소그래피 공정에 의하여 소스(140), 드레인(150), 게이트 전극(160) 배선될 콘택 홀을 만든 후에 금속 또는 실리콘 전도층에 의한 배선을 형성하면 초미세 채널(41)을 가지는 트랜지스터 소자가 완성된다.

위에서 양호한 실시예에 근거하여 이 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술사상을 벗어남이 없이 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로, 이 발명의 보호범위는 첨부된 청구범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.

이상과 같이 본 발명에 의하면, 수직 방향으로 MOSFET 트랜지스터를 제작함으로써 nm 크기의 미세 채널을 형성하는데 있어서 포토 마스크 및 리소그래피 공정을 사용하지 않고 확산 공정에 의해서만 미세한 채널을 형성하여 그 크기를 제어할 수 있는 잇점이 있다. 또한, 소스와 드레인을 형성하기 위한 별도의 포토 마스크 및 리소그래피, 그리고 이온 주입이나 불순물 도핑 공정이 생략되기 때문에 공정의 단순화가 달성되며, 이온 주입 공정과 불순물의 활성화 열처리 과정에서 발생하는 결정 결함 문제가 없기 때문에 소자의 신뢰성이 대폭 향상되는 잇점이 있다.

그리고, 수직형의 채널을 형성하기 때문에 기판 상의 동일한 칩 면적에서도 유효 채널의 폭이 증가하기 때문에 높은 구동력을 가진 소자를 제작할 수 있으며, 또한 SOI 기판을 이용하기 때문에 소자간의 전기적 특성 분리를 위한 별도의 소자 분리 공정(Isolation)없이도 낮은 누설 전류 특성을 가지는 구조의 소자 제작이 가능하다. 또한, 수직형 트랜지스터의 하부에 형성하는 실리콘 전도층은 소스 전극의 배선으로도 이용되기 때문에 소자를 구동할 때 필요한 배선 공정이 크게 간편해져서 고집적의 반도체 회로를 설계할 수 있는 잇점이 있다.

이와 같이 본 발명에 의한 트랜지스터 소자의 제조 방법은 고집적화, 저전력 동작, 고속 동작이 요구되는 집적 회로 제작에 매우 유리하다.

Claims (11)

1. 수직형 채널을 가지는 초미세 ＭＯＳ 트랜지스터에 있어서,

   SOI 기판 상에 소스와, 수직형 채널, 및 드레인이 적층되고,

   상기 수직형 채널의 측벽에 게이트전극이 형성되며,

   상기 수직형 채널과 소스, 수직형 채널과 드레인 사이에 소스 접합 및 드레인 접합이 형성된 것을 특징으로 하는 수직형 채널을 가지는 초미세 ＭＯＳ 트랜지스터.
2. SOI 기판을 고농도 불순물로 도핑하여 제1실리콘 전도층을 형성하는 제1단계와;

   상기 제1실리콘 전도층 위에 저농도 불순물의 실리콘 단결정층과 고농도 불순물의 제2실리콘 전도층을 순차적으로 형성하는 제2단계;

   상기 실리콘 단결정층과 제2실리콘 전도층의 일부를 수직방향으로 식각하는 제3단계;

   상기 결과물의 표면에 게이트 절연막을 형성하고 열처리하여 제1실리콘 전도층과 제2실리콘 전도층의 고농도 불순물을 상기 실리콘 단결정층으로 확산시켜 상기 실리콘 단결정층에 소스접합, 수직형 채널, 및 드레인접합이 수직방향으로 형성되도록 하는 제4단계; 및

   상기 결과물의 수직형 채널을 감싸는 구조의 측벽 게이트전극을 형성하는 제5단계를 포함한 것을 특징으로 하는 수직형 채널을 가지는 초미세 ＭＯＳ 트랜지스터 제조방법.
3. 제 2 항에 있어서, 상기 제1단계는,

   상기 SOI 기판에 이온주입방법 또는 기상확산방법을 이용하여 고농도의 불순물을 도핑하여 제1실리콘 전도층을 형성하는 것을 특징으로 하는 수직형 채널을 가지는 초미세 ＭＯＳ 트랜지스터 제조방법.
4. 제 2 항에 있어서, 상기 제2단계는,

   상기 제1단계의 결과물 위에 CVD 또는 MBE 증착방법을 이용하여 저농도 불순물의 실리콘 단결정층을 형성하는 것을 특징으로 하는 수직형 채널을 가지는 초미세 ＭＯＳ 트랜지스터 제조방법.
5. 제 4 항에 있어서, 상기 제2단계는,

   상기 실리콘 단결정층 위에 CVD 증착방법을 이용하여 고농도 불순물의 비정질 또는 다결정 상태의 제2실리콘 전도층을 형성하는 것을 특징으로 하는 수직형채널을 가지는 초미세 ＭＯＳ 트랜지스터 제조방법.
6. 제 2 항에 있어서, 상기 제3단계는,

   식각 마스크를 이용하여 제2실리콘 전도층과 실리콘 단결정층을 건식각하는 것을 특징으로 하는 수직형 채널을 가지는 초미세 ＭＯＳ 트랜지스터 제조방법.
7. 제 6 항에 있어서,

   상기 식각 마스크는 포토레지스터와, 산화막, 및 질화막 중 어느 하나인 것을 특징으로 하는 수직형 채널을 가지는 초미세 ＭＯＳ 트랜지스터 제조방법.
8. 제 2 항에 있어서, 상기 제4단계에서 게이트 절연막은 열산화막, 질화막, CVD 증착 산화막, CVD 증착 질화막 중 어느 하나인 것을 특징으로 하는 수직형 채널을 가지는 초미세 ＭＯＳ 트랜지스터 제조방법.
9. 제 2 항에 있어서, 상기 제5단계는,

   상기 제4단계의 결과물 위에 제3실리콘 전도층을 증착하고, 층간 절연막을형성한 후 게이트 전극부분을 제외한 제3실리콘 전도층을 식각하여 채널을 감싸는 측벽 구조의 게이트 전극을 형성하는 것을 특징으로 하는 수직형 채널을 가지는 초미세 ＭＯＳ 트랜지스터 제조방법.
10. 제 9 항에 있어서,

    상기 제3실리콘 전도층은 비정질 실리콘 또는 다결정 상태로 CVD 증착방법으로 증착되는 것을 특징으로 하는 수직형 채널을 가지는 초미세 ＭＯＳ 트랜지스터 제조방법.
11. 제 9 항에 있어서,

    상기 제5단계의 결과물 위에 층간 절연막을 증착하고, 각 전극의 콘택홀을 형성하며 상기 콘택홀에 금속 또는 실리콘 전도층을 증착한 후, 배선을 형성하는 제6단계를 더 포함한 것을 특징으로 하는 수직형 채널을 가지는 초미세 ＭＯＳ 트랜지스터 제조방법.