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KR100346617B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR100346617B1
KR100346617B1 KR1019990002389A KR19990002389A KR100346617B1 KR 100346617 B1 KR100346617 B1 KR 100346617B1 KR 1019990002389 A KR1019990002389 A KR 1019990002389A KR 19990002389 A KR19990002389 A KR 19990002389A KR 100346617 B1 KR100346617 B1 KR 100346617B1
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Abstract

본 발명은 MOSFET 소자 및 그 제조 방법에 관한 것이다. 상기 소자는 실리콘 기판에 형성된 트렌치(trench)를 포함하고 있다. 본 소자의 채널(channel)은 트렌치의 바닥에 위치한다. 확산층들은 트렌치의 대향한 측면들에 인접하도록 형성된다. 각각의 확산층은 트렌치의 측벽을 따라 트렌치의 일부분 아래로 확산층을 연장시킴으로써 소자 채널의 에지에 연결된다.

Description

반도체 소자 및 그 제조 방법{HIGH PERFORMANCE MOSFET DEVICE WITH RAISED SOURCE AND DRAIN}
본 발명은 전반적으로 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 트렌치(trench)를 구비한 반도체 소자 및 그 제조 방법에 관한 것으로, 상기 소자의 채널은 상기 트렌치의 바닥 아래에 위치한다.
반도체 산업에서는, 칩 상의 각 반도체 소자의 크기를 줄이기 위해 노력해 왔다. 예를 들어, 소자의 크기를 줄임으로써 칩 상의 소자의 밀도를 증가시키고 소자의 속도를 향상시킬 수 있다. 이는 정해진 크기를 갖는 칩의 기능성(functionality)을 증가시킬 수 있다.
보다 작고 빠른 MOSFET(metal oxide semiconductor field effect transistor)은 소자의 채널 길이를 줄임으로써 실현될 것이다. 그러나, 이러한 일반화는 그 한계를 가지고 있다. 즉, 소자의 채널 길이를 0.1μm 이하로 줄이게 되면, 예를 들어, 소자의 성능이 개선되지 못할 수도 있다. 본 기술 분야의 당업자에게 알려진 바와 같이, 소자의 소스(source) 및 드레인(drain) 확산 영역에서의 직렬 저항의 증가로 인해 성능에 변화가 생길 수도 있다.
소자의 성능을 개선하기 위해 MOSFET 소자의 채널 길이를 줄일 경우에, 채널 길이 감소에 비례하여 소스 및 드레인 확산 영역을 스케일링할 수는 없다. 접합 누설(junction leakage)을 증가시키지 않으면서 소스 및 드레인 콘택트(contact)들을 형성하고 소스 및 드레인 영역 저항을 줄이기 위해서는 소스 및 드레인 확산 영역들을 더 깊게 형성하는 것이 바람직하다. 그러나, 소자의 드레인-유도(drain-induced) 장벽의 저하와 임계치 이하 누설전류(sub-threshold leakage current)와 같은 단-채널(short-channel) 효과를 줄이기 위해서는 소스 및 드레인 영역을 더 얕게 형성하는 것이 바람직하다.
도 1에는 기판(105) 상부에 형성된 게이트를 구비한 소자(100)가 도시되어 있다. 도 1의 소자(100)는 낮은 접합 누설을 갖는 콘택트를 형성하기 위한 깊은 접합(110, 120)과 단-채널 효과를 줄이기 위한 얕은 확산 확장부(115, 125)를 포함하고 있다. 소자(100)는 절연(isolation) 영역(150), 확산 콘택트(140, 142), 산화물(oxide) 영역(132, 134, 136), 산화물 혹은 질화물(nitride) 스페이서(spacer)(166, 168), 게이트를 포함하며, 게이트는 게이트 산화물(130), 강 도핑된 폴리실리콘 게이트(164), 텅스텐 실리사이드(Tungsten Silicide : WSix)와 같은 게이트 전도체(162), 질화물 혹은 산화물 캡(cap)(160)을 포함하고 있다.
채널(180)의 길이가 감소할 때, 확산 확장부(115, 125)의 길이는 그에 비례해서 스케일링되지는 않는다. 이는 채널(180)에 걸쳐 단-채널 효과를 줄일 수 있도록 깊은 접합들(110, 120) 사이에 충분한 거리를 제공한다. 그러나, 이는 또한 확산 확장부(115, 125)의 직렬 저항을 증가시킨다. 확산 확장부(115, 125)의 길이가 채널(180)의 길이에 비해 중요해지고, 확산 확장부(115, 125)의 증가된 직렬 저항은 소자(100)의 성능 저하를 초래할 수 있다.
도 2에는 기판(205) 상부에 형성된 소자(200)가 도시되어 있다. 소자(200)는 융기된(raised) 소스 및 드레인 확산부(210, 220)를 사용함으로써, 소스 및 드레인 확산 영역의 높은 직렬 저항에 관련된 문제를 감소시키고 얕은 소스 및 드레인 확산부를 구비한 접합에 의해 발생하는 접합 누설을 감소시킨다. 소자(200)는 절연 영역(250), 산화물 영역(232, 234, 236), 확산 콘택트(240, 242), 산화물 혹은 질화물 스페이서(266, 268), 게이트를 포함하며, 게이트는 게이트 산화물(230), 강 도핑된 폴리실리콘 게이트(264), WSix와 같은 게이트 전도체(262), 질화물 혹은 산화물 캡(260)을 포함하고 있다. 융기된 소스 및 드레인 확산부(210, 220)는 선택적 에피택셜(epitaxial) 실리콘 증착(deposition)을 통해 형성된다. 선택적 에피택셜 프로세스는 일반적으로 확산부와 게이트간의 단락뿐만 아니라 확산부와 확산부간의 단락을 일으키는 결함을 형성하기가 쉽다.
통상의 반도체 소자의 단점을 해결하기 위해서, 신규한 소자가 제공된다. 본 발명의 목적은 단-채널 효과를 줄인 개선된 반도체 소자를 제공하는데 있다. 관련된 목적은 그러한 반도체 소자를 제조하는 방법을 제공하는 것이다. 다른 목적은 소자 채널 영역 위의 실리콘 기판 내에 확산부를 구비한 소자를 제공하는 것이다. 또다른 목적은 하이브리드 레지스트(hybrid resist) 혹은 페이스-에지 서브-리소그래피(phase-edge sub-lithographic) 기법을 사용하여 제조하는데 적합한 소자를 제공하는 것이다. 본 발명의 또다른 목적은 소자의 확산 확장부의 길이와 두께를 제어하는 방법을 제공하는 것이다.
상기한 목적 및 다른 목적들을 달성하기 위하여, 그 목적에 비추어, 본 발명은 단-채널 효과를 감소시킨 장치 및 그 장치의 제조 방법을 제공한다. 본 장치는 그 내부에 형성된 트렌치를 구비한 기판을 포함한다. 트렌치는 측벽(sidewall)들과 바닥(bottom)을 구비하고 있다. 소자 채널은 트렌치의 바닥 아래에 형성된다. 유전체층은 트렌치의 측벽들과 바닥 상에 형성된다. 기판 내의 확산층들은 트렌치의 대향한 측면들 상에서 이들에 인접하여 위치한다. 확산 확장부는 확산층이 인접한 트렌치의 측면을 따라 각 확산층으로부터 연장되고, 트렌치의 일부분 아래를 따라 소자 채널의 에지까지 연장된다. 확산 확장부의 두께는 확산층의 두께보다 작다.
앞선 일반적인 설명과 후속의 상세한 설명은 예시적인 것이지, 본 발명을 제한하는 것이 아님은 이해될 것이다.
도 1은 첫 번째 종래의 반도체 소자의 단면도.
도 2는 두 번째 종래의 반도체 소자의 단면도.
도 3은 본 발명에 의한 장치의 단면도.
도 4 내지 10은 본 발명의 제 1 실시예에 의한 제조 방법을 도시한 단면도.
도 11 내지 14는 본 발명의 제 2 실시예에 의한 제조 방법을 도시한 단면도.
도 15는 절연 영역에 자기 정렬되지 않은 게이트를 구비한 소자의 평면도.
도 16은 절연 영역에 자기 정렬된 게이트를 구비한 소자의 평면도.
도 17은 본 발명의 제 2 실시예에 의한 방법을 설명한 평면도.
도 18 내지 21은 본 발명에 의한 소자의 실시예들을 도시한 부분 단면도.
도면의 주요 부분에 대한 부호의 설명
300 : 장치 305 : 기판
310, 320 : 확산층 315, 325 : 확산 확장부
330 : 유전체층 332, 334, 336 : 산화물층
340, 342 : 확산 콘택트 350 : 절연 영역
360 : 질화물층 362 : 전도성 재료
364 : 전도체 370 : 트렌치
372 : 바닥 374, 376 : 측벽
380 : 소자 채널 390, 392 : 질화물 스페이서
참조된 도면에서 유사한 참조 번호들은 유사한 구성요소들을 나타낸다. 도 3에는 본 발명의 실시예에 의한 장치(300)가 도시되어 있다. 소자 채널(380)은 기판(305) 내부의 트렌치(370)의 바닥과 인접하도록 형성된다. 확산층(310, 320)은 기판(305)의 상부 표면에 형성된다. 기판(305)의 확산층(310, 320)은 소자 채널(380)의 위쪽에 위치한다. 확산층(310, 320)은 확산 확장부(315, 325)를 통해 소자 채널(380)의 에지와 연결된다.
본 발명의 장치(300)는 제 1 극성(polarity) 타입의 기판(305)을 포함한다. 기판(305) 내부의 트렌치(370)는 측벽들(374, 376)과 바닥(372)을 구비하고 있다. 트렌치(370)의 측벽들(374, 376)과 바닥(372)은 유전체층(330)으로 코팅되어 있다. 트렌치(370) 내부의 전도체(364)는 유전체층(330)에 의해 기판(305)과 분리된다. 바람직한 실시예에서, 트렌치(370)의 측벽들(374, 376) 상에 위치한 유전체층(330)은 트렌치(370)의 바닥(372) 상에 위치한 것보다 더 두껍다.
확산층(310, 320)은 제 2 극성 타입으로, 트렌치(370)의 대향한 측면들 상에 위치하고 있으며, 그 두께는 트렌치(370)의 깊이보다 작다. 따라서, 트렌치(370)의 바닥(372)은 확산층(310, 320) 아래의 기판(305) 내로 연장된다.
각각의 확산층(310, 320)은 확산 확장부(315, 325)를 구비하고 있다. 확산 확장부(315)는 확산층(310)으로부터 트렌치(370)의 측벽(376)을 따라 트렌치(370)의 바닥(372)의 일부분 아래로 소자 채널(380)까지 연장된다. 확산 확장부(325)는 확산층(320)으로부터 트렌치(370)의 측벽(374)을 따라 트렌치(370)의 바닥(372)의 일부분 아래로 소자 채널(380)까지 연장된다.
바람직한 실시예에서, 확산 확장부(315, 325)에서 트렌치(370)의 바닥(372) 아래로 연장된 부분의 두께는 트렌치(370)의 측벽(374, 376)을 따라 연장된 부분의 두께보다 작다.
이하에서는, 예를 들어, 실리콘 기판에 형성된 NMOSFET 소자에 본 발명을 적용시켜 기술한다. 본 발명의 범주는 소자의 특정 타입이나 특정 제조 물질에 한정되지 않는다. 본 발명에서 제안된 것들은 본 기술 분야의 당업자에 의해 PMOSFET 소자와 같은 다른 소자들에도 적용될 수 있다.
NMOSFET 소자에 있어서의 기판(305)은 p-타입 실리콘이다. 유전체층(330)은 바람직하게는 산화된 실리콘을 포함하는 절연층이다. 트렌치(370) 내의 전도체(364)는 바람직하게 n+다결정 실리콘(폴리실리콘(polysilicon))을 포함한다. 소자의 게이트는 폴리실리콘(364) 상에 위치한 WSix혹은 W과 같은 전도성 재료(362)에 의해 와이어(wire)된다. 소자는 질화물층(360), 질화물 스페이서(390, 392), 산화물층(332, 334, 336), 확산 콘택트(340, 342)를 더 포함한다.
NMOSFET 소자에 있어서, 확산층(310, 320)과 확산 확장부(315, 325)는 n+도핑된 실리콘을 포함한다. 트렌치(370)의 한 측면 상에 위치한 확산층과 확산 확장부는 NMOSFET 소자의 소스 영역이 되고, 트렌치(370)의 반대쪽 측면 상에 위치한 확산층과 확산 확장부는 NMOSFET 소자의 드레인 영역이 된다. 절연 영역(350)은 바람직하게는 SiO2로 형성된 얕은 트렌치 절연(shallow trench isolation : STI) 영역이다. 바람직한 실시예에서, 절연 영역(350)은 트렌치(370)보다 더 깊게 실리콘 기판(305)으로 연장된다.
바람직한 실시예에서, 본 장치의 게이트는 절연 영역(350)에 자기 정렬(self-aligned)된다. 도 15의 평면도에는, 장치의 게이트(1520)가 절연 영역(350)에 자기 정렬되지 않고, 경계부(1530)에 의해 정의된 활성 영역(1510)을 지나 절연 영역(350)으로까지 연장되어 있다. 이는 게이트(1520)가 절연 영역(350)으로 연장됨에 따라 인접한 장치들의 근접도(proximity)를 한정함에 의해 칩 상의 장치 밀도를 감소시킨다.
도 16의 평면도에는 장치의 게이트(1620)가 절연 영역(350)에 자기 정렬되어 있다. 게이트(1620)는 경계부(1640)에 의해 정의된 활성 영역(1610) 내에서만 형성된다. 게이트(1620)는 경계부(1640)를 지나 절연 영역(350)으로까지 연장되지 않는다. 따라서, 게이트(1620)는 칩 상에 소자들을 인접하도록 배치할 때 고려되어야 할 연장부를 가지고 있지 않으므로, 장치 밀도는 증가될 수 있다.
장치(300)는 선택적 에피택셜 실리콘 증착을 필요로 하지 않으므로, 도 2에 도시된 소자(200)에서와는 달리 선택적 에피택셜 프로세스와 관련한 결함이 쉽게 형성되지 않는다. 장치(300)에서는 깊은 확산부를 격리시키기 위한 유일한 방법으로서 확산 확장부를 늘릴 필요가 없다. 따라서, 장치(300)는 도 1의 소자(100)에서 보여진 바와 같은 긴 확산 확장부의 저항으로 인한 성능 저하를 갖지 않게 된다.
장치(300)는 수평 크기보다 더 큰 수직 크기를 갖는 확산 확장부(315, 325)를 포함한다. 이에 따라, 더 작은 크기의 장치(300)를 제조하여 칩 상에서의 장치 밀도를 증가시킬 수 있다. 확산층(310, 320)은 확산 콘택트에 대한 충분한 깊이를 가질 수 있고, 트렌치(370)는 드레인-유도 장벽의 저하와 소자의 임계치 이하 누설전류와 같은 단-채널 효과를 줄이기 위한 절연을 제공한다. 트렌치(370)는 장치의 게이트에 대한 소스 및 드레인 영역의 자기 정렬을 가능하게 한다.
제조 방법
본 발명의 소자는 일련의 반도체 프로세스 단계들을 통해 만들어질 수 있다. 이하에서, 제조 방법의 두 가지 예가 설명된다. 두 가지 방법은 모두 다음 단계들을 포함하는데(순차적일 필요는 없음), 1) 기판의 표면에 확산층을 형성하는 단계와, 2) 기판에 트렌치를 에칭하는 단계와, 3) 기판의 표면에 형성된 확산층을 트렌치의 바닥까지 연장시키기 위하여 트렌치의 측벽을 도핑하는 단계와, 4) 트렌치의 바닥 아래에 소자의 채널을 형성하는 단계를 포함한다.
첫 번째 방법은 먼저 활성 소자를 형성하고, 이어서 활성 소자 주위로 절연 영역을 형성한다. 두 번째 방법은 먼저 절연 영역을 형성함으로써 소자의 활성 영역을 정의하고, 이어서 활성 영역 내에 활성 소자를 형성한다.
본 발명에 의한 방법들은 이하에서 실리콘 기판에 형성된 NMOSFET 소자를 제조하는데 적용시켜 기술된다. 그러나, 본 발명에 의한 방법들의 범주는 소자의 특정 타입이나 특정 제조 재료에 한정되지 않는다. 본 발명에서 제안된 것들은 본 기술 분야의 당업자에 의해 PMOSFET 소자와 같은 다른 소자들에도 적용될 수 있다.
A. 첫 번째 방법 : 활성 소자 우선 형성(Active-Device-First) 방법
장치(300)를 제조하는 첫 번째 방법은 도 4 내지 10을 참조하여 기술된다. 도 4에 도시된 바와 같이, 예를 들어, 이온 주입(ion implantation)에 의해 제 1 극성 타입(NMOSFET에 대해서는 p-)의 실리콘 기판(305)을 도핑함으로써 제 2 극성 타입(NMOSFET에 대해서는 n+)의 확산층(410)이 형성된다. 산화물층(420)은 확산층(410) 상에 형성된다. 바람직하게는, 먼저 산화물층(420)이 실리콘 기판(305) 상에 성장되고, 이어서 실리콘 기판(305)의 표면을, 예를 들어, 이온 주입에 의해 도핑함으로써 확산층(410)이 형성된다. 질화물층(430)은, 예를 들어, 화학 기상 증착(chemical vapor deposition : CVD)에 의해 산화물층(420) 상에 형성된다. 다음으로, 트렌치(370)에 대한 패턴은 포토레지스트(photo resist)(440)를 이용하여 정의된다. 트렌치(370)에 대한 패턴은 페이스-에지 리소그래피 혹은 하이브리드 레지스트 기법과 같은 리소그래피 혹은 서브리소그래피 기법에 의해 정의될 것이다. 하이브리드 레지스트 기법은 하키(Hakey)등에 의해 "Frequency Doubling Hybrid Photoresist"라는 명칭으로 1996년 9월 16일에 출원된 미국 특허 출원 제 08/715,287 호에 개시되어 있으며, 이 출원은 본 명세서에서 참조로 인용된다.
도 5에 도시된 바와 같이, 트렌치(370)는 n+확산층(410)을 지나 실리콘 기판(305) 내부로 에칭된다. 포토레지스트(440)는 제거된다. 확산가능층(diffusible layer)(500)은 질화물층(430) 상부와 트렌치(370) 내부에 증착된다. NMOSFET에 있어서, 확산가능층(500)은 비소 도핑된 유리(arsenic doped glass : ASG)와 같은 도핑된 유리일 수 있다. 확산가능층(500)은 확산층(410)과 동일한 극성 타입을 가진다.
도 6에 도시된 바와 같이, 트렌치(370)의 측벽(374, 376) 상에 확산가능층(500)을 남겨둔 채, 확산가능층(500)이 트렌치(370)의 바닥으로부터 에칭된다. 예를 들어, 확산가능층(500)은 비등방성(anisotropic) 혹은 방향성(directional) 에칭 프로세스를 통해 트렌치(370)의 바닥(372)으로부터 에칭된다. 바람직한 실시예에서, 도 6에 도시된 바와 같이, 트렌치(370)의 바닥(372)은 측벽(374, 376) 상의 확산가능층(500)보다 더 깊게 실리콘 기판(305) 내부로 에칭된다. 이에 따라, 트렌치(370)의 중앙부는 트렌치(370)의 측벽(374, 376)에 코팅된 확산가능층(500)에 비해 기판(305) 내부로 더 깊게 위치한다.
도 7에 도시된 바와 같이, 측벽(374, 376)은 확산가능층(500)으로부터의 외부-확산(out-diffusion)에 의해 도핑된다. 이는 확산가능층(500)과 기판(305)을 어닐링(annealing)함으로써 실행되고, 그 결과, 확산가능층(500)의 확산가능 요소가 트렌치(370)의 측벽(374, 376) 및 바닥(372)의 일부분에 인접한 기판(305)으로 확산된다. 외부-확산을 통해 확산층(310, 320)으로부터 트렌치(370)의 측벽(374, 376)과 바닥(372)의 일부분 아래로 연장된 확산 확장부(315, 325)가 형성된다.
확산 확장부(315, 325)가 연장된 트렌치(370)의 바닥(372) 아래의 일부분의 길이는, 어닐링 지속시간(duration) 및 온도와 트렌치(370)의 측벽(374, 376) 상의 확산가능층(500)의 두께에 따라 변할 수 있다. 예를 들어, 확산 확장부(315, 325)에서 트렌치(370)의 바닥(372)의 아래와 그에 인접하는 부분은, 측벽(374, 376) 상의 확산가능층(500)을 더 두껍게 형성할수록 더 길게 만들 수 있다.
장치(300)의 유효 접합 깊이는 트렌치(370)의 바닥(372)을 지나 연장된 확산 확장부(315, 325)의 두께가 된다. 유효 접합 깊이는 어닐링 지속시간 및 온도와, 트렌치(370)의 바닥(372)이 측벽(374, 376) 상의 확산가능층(500)의 바닥을 지나 에칭된 정도에 따라 변할 수 있다(도 6 참조).
어닐링 온도 및/혹은 어닐링 지속시간을 증가시키는 것은 보다 두꺼운 확산 확장부(315, 325)를 생성하여 유효 접합 깊이를 증가시킬 것이다. 확산 확장부(315, 325)의 정해진 두께에 대해, 트렌치(370)의 바닥(372)을 측벽(374, 376) 상의 확산가능층(500)의 바닥을 지나 추가로 에칭하는 것은 유효 접합 깊이를 감소시킬 것이다.
유효 접합 깊이를 변화시킴으로써 턴 온/오프(turn on/off) 특성과 같은 소자 파라미터(parameter)를 조절할 수 있게 된다. 아울러, 소자의 채널 길이는 유효 접합 깊이가 감소하게 되면 줄어들 수 있다.
바람직한 실시예에서, 도핑되지 않은 유리층(도시 안됨)이 확산가능층(500) 상에 증착된다. 이는 확산가능층(500)의 확산가능 요소(예를 들어, NMOSFET을 제조하는데 ASG를 사용할 경우의 비소)가 외부-확산 동안에 공기 중으로 새는 것을 방지한다. 이어서, 확산가능층(500)이 벗겨지고(stripping) 희생(sacrificial) 산화물이 성장되며, 게이트 테일러 주입물(gate tailor implant)이 트렌치(370)의 하부에 형성된다. 희생 산화물을 벗겨 낸 후, 게이트 산화물(330)이 성장된다.
소자의 기생 캐패시턴스(parasitic capacitance)를 줄이기 위해서는 트렌치(370)의 측벽(374, 376)에 성장된 산화물층(330)이 트렌치(370)의 바닥(372) 상에 성장된 것보다 더 두꺼운 것이 바람직하다. 산화물(330)은 트렌치의 바닥(372)의 기판(305) 위에서보다 강 도핑된 확산층(410) 위에서 더 빠르게 성장할 것이므로, 측벽(374, 376)에 인접한 강 도핑된 확산층(410) 위로 산화물(330)을 성장시킴으로써 측벽(374, 376) 상에 더 두껍게 성장될 수 있다. 또한, 산화물(330)은 확산가능층(500)을 벗겨 내지 않고 산화물(330)을 성장시킴으로써 측벽(374, 376) 상에 더 두껍게 형성될 수 있다.
다음으로, 전도체(364)가 증착되고 질화물층(430)의 표면까지 평탄화된다. 바람직한 실시예에서, 전도체(364)는 n+폴리실리콘이다.
도 8에 도시된 바와 같이, 절연 영역(350)은 실리콘 기판(305) 내부로 에칭된다. 절연 영역(350)은 얕은 트렌치 절연(STI) 영역이 될 수 있으며 마스크(mask)로서 포토레지스트를 사용하여 에칭될 수 있다. 절연 트렌치를 에칭하는데 있어서, 절연 트렌치 내부의 노출된 실리콘은 산화될 수 있고, 절연 트렌치는 SiO2로 채워지고 질화물(430)의 표면까지 평탄화된다. 바람직한 실시예에서, 게이트 절연 영역간 경계부(gate-to-isolation boundary)(1630)에서의 기생 소스-드레인간 누설 경로(parasitic source-to-drain leakage path)를 줄이기 위해, 절연 영역(350)은 트렌치(370)보다 실리콘 기판(305) 내부로 더 깊이 연장된다(도 16 참조).
바람직한 실시예에서, 소자의 게이트(1620)는 도 16에 도시된 바와 같이 절연 영역(350)에 자기 정렬된다. 도 8에 도시된 바와 같이, 자기 정렬된 게이트는 절연 영역(350)을 에칭할 때 게이트 트렌치(370)를 절단함으로써 형성된다.
도 9에 도시된 바와 같이, 와이어링(wiring) 전도체 재료(362)와 질화물층(360)이 증착된다. 와이어링 전도체(362)와 질화물층(360, 430)은 포토레지스트(338)에 의해 정의된 스택(stack) 내에서 에칭되어 게이트 와이어링을 형성한다. 바람직한 실시예에서, 와이어링 전도체(362)는 WSix혹은 W이다.
도 10에 도시된 바와 같이, 스페이서(390, 392), 바람직하게는 질화물 스페이서가 형성되고, 유전체 재료(332, 334, 336)가 증착되며, 확산 콘택트(340, 342)가 형성된다.
B. 두 번째 방법 : 절연 우선 형성(Isolation-First) 방법
장치(300)를 제조하는 두 번째 방법은 도 11 내지 14 및 17을 참조해서 기술된다. 도 11에 도시된 바와 같이, 소자 절연 영역(350)은 소자 트렌치(370) 영역을 정의하기 전에, 예를 들어, SiO2로 충진된 STI 영역에 의해 형성된다.
먼저, 도핑층(1100)과 산화물층(1110)이 형성된다. 바람직하게는, 산화물층(1110)이 실리콘 기판(305) 상에 성장된 후, 실리콘 기판(305)의 표면이, 예를 들어, 이온 주입에 의해 도핑됨으로써 도핑층(1100)이 형성된다. 질화물층(1120)은, 예를 들어, CVD에 의해 산화물층(1110) 상에 증착된다. 절연 영역(350)은 기판(305) 내부로 트렌치를 에칭하고 트렌치를, 예를 들어, SiO2와 같은 절연체로 채움으로써 형성된다. 소자의 활성 영역은 절연 영역(350) 내부에 위치하도록 정의된다. 이어서, 트렌치(370)에 대한 패턴이 포토레지스트(1130)에 의해 정의된다. 바람직한 실시예에서, 트렌치(370)의 패턴은 하이브리드-레지스트 기법 혹은 페이스-에지 리소그래피를 사용하여 정의된다.
도 12에 도시된 바와 같이, 트렌치(370)는 도핑층(1100)을 지나 기판(305) 내부로 에칭된다. 바람직한 실시예에서, 절연 영역(350)은 트렌치(370)보다 더 깊게 기판(305) 내부로 연장되어, 게이트 절연 영역간 경계부(1630)에서의 기생 소스-드레인간 누설 경로를 감소시킨다(도 16 참조). 또한, 바람직한 실시예에서, 게이트(1620)는, 도 16에 도시된 바와 같이, 절연 영역(350)에 자기 정렬되어 칩 상의 장치(300)의 밀도 증가를 가능하게 한다.
자기 정렬된 게이트(1620)는 도 17에 도시된 바와 같이 포토레지스트에 스페이스의 루프(a loop of space)(1700)를 형성함으로써 형성된다. 스페이스의 루프(1700)는 게이트(1620)가 에칭될 활성 영역(1710)을 통과한다. 바람직한 실시예에서, 스페이스의 루프(1700)는 하이브리드 레지스트 기법을 통해 형성된다. 게이트(1620)는 절연 영역(350)이 아닌 활성 영역(1610) 내에서 실리콘 기판(305)을 에칭하는 선택적 에칭 프로세스를 통해 형성된다. 이에 따라, 게이트(1620)는 포토레지스트 내의 스페이스의 루프(1700)를 트림(trim)하는 추가적 단계를 요구함이 없이 절연 영역(350)과 자기 정렬된다.
도 12를 다시 참조하면, 트렌치(370)가 에칭된 후, ASG와 같은 확산가능층(1200)이 증착된다. 도 13에 도시된 바와 같이, 확산가능층(1200)은 트렌치(370)의 측벽(374, 376) 상에 형성된 확산가능층(1200)은 남겨 둔 채로 트렌치(370)의 바닥(372)으로부터 에칭된다. 바람직한 실시예에서, 도 13에 도시된 바와 같이, 트렌치(370)의 바닥(372)은 확산가능층(1200)보다 더 깊이 실리콘 기판(305) 내부로 에칭된다. 이에 따라, 트렌치(370)의 중앙부는 트렌치(370)의 측벽(374, 376)에 코팅된 확산가능층(1200)에 비해 기판(305) 내부로 더 깊게 위치하게 된다.
도 14에 도시된 바와 같이, 트렌치(370)의 측벽(374, 376)은 도핑된 유리 확산가능층(1200)으로부터의 외부 확산을 통해 도핑된다. 이어서, 확산가능층(1200)이 벗겨지고, 희생 산화물이 성장되고, 게이트 테일러 주입물이 트렌치(370)의 하부에 형성된다. 유전체층(330)은 희생 산화물을 벗겨낸 후에 성장된다.전도체(364), 바람직하게는 도핑된 폴리실리콘은 이어서 트렌치(370) 내부에 증착되고 질화물 표면까지 평탄화된다.
두 번째 방법에 대한 나머지 단계들은 도 9 내지 10을 참조하여 전술한 첫 번째 방법의 단계들과 유사하므로, 설명의 편의를 위해 반복되지 않을 것이다.
본 발명에 의한 실시예들은 도 18 내지 21에 도시되어 있으며, 본 발명에 의한 첫 번째 또는 두 번째 제조 방법을 통해 어떠한 실시예라도 제조할 수 있다. 도 3을 참조하면, 실시예들은 장치(300)의 트렌치(370)의 바닥(372)을 형성하는데 있어서의 제 1 변형과, 장치(300)의 측벽(374, 376) 상의 유전체층(330)의 두께에 있어서의 제 2 변형을 설명하고 있다.
제 1 변형은 도 6 및 13을 참조하여 앞서 논의되었다. 도 6 및 13에 도시된 바와 같이, 확산가능층(500, 1200)이 증착된 후, 확산가능층(500, 1200)은 트렌치(370)의 바닥(372)으로부터 에칭된다. 이어서, 트렌치(370)의 바닥(372)은 기판(305) 내부로 더욱 에칭된다. 그에 따라, 트렌치(370)의 하부(372)는 트렌치(370)의 측벽(374, 376)에 코팅된 확산가능층(500, 1200)의 하부보다 아래에 위치하게 된다. 도 18 및 19는 상술한 바와 같이 트렌치(370)가 형성되는 본 발명의 실시예들을 도시하고 있다. 도 20 및 21에는, 확산가능층(500, 1200)이 트렌치(370)의 바닥(372)으로부터 에칭되는 반면, 트렌치(370)의 바닥(372)이 기판(305) 내부로 더 이상 에칭되지 않는 본 발명의 실시예들이 도시되어 있다. 트렌치(370)의 바닥(372)이 측벽(374, 376)에 코팅된 확산가능층(500, 1200)을 지나 기판 내부로 에칭된 그 정도가 장치의 유효 접합 깊이를 결정할 것이다.
도 19 및 21에 도시된 장치(1900, 2000)는 제 2 변형을 개시하고 있다. 확산가능층(500, 1200)을 게이트 산화물(1910, 2110)이 성장되기 전에는 벗겨내지 않음으로써, 보다 두꺼운 절연체(1910, 2110)가 트렌치(370)의 측벽(374, 376) 상에 형성된다. 장치(1900)는 도 6 및 13에 도시된 바와 같이 형성되는데, 확산가능층(500, 1200)은 트렌치(370)의 바닥(372)으로부터 에칭되고 바닥(372)은 기판(305) 내부로 더욱 에칭된다. 확산 확장부(315, 325)는 확산가능층(500, 1200)의 외부-확산에 의해 형성된다. 확산가능층(500, 1200)은 게이트 산화물(1910)이 성장되기 전에는 트렌치(370)의 측벽(374, 376)으로부터 제거되지 않는다.
또한, 장치(2100) 상의 게이트 산화물(2110)은 확산가능층(500, 1200)을 제거하지 않고 성장되었으나, 장치(2100)의 트렌치(370)의 바닥(372)은 트렌치(370)의 측벽(374, 376) 상의 확산가능층(500, 1200) 아래에 위치한 기판(305) 내부로 에칭되지는 않았다. 도 18 및 20에 도시된 장치(1800, 2000)의 게이트 산화물(1810, 2010)은 확산가능층(500, 1200)의 외부 확산 후, 확산가능층(500, 1200)을 트렌치(370)의 측벽(374, 376)으로부터 벗겨낸 다음에 성장된다.
게이트 산화물(1910, 2110)이 형성되기 전에 확산가능층(500, 1200)이 제거되지 않는 경우에는, 확산가능층(500, 1200)의 외부-확산을 일으키는 별개의 어닐링 단계가 요구되지 않을수도 있다. 이는 게이트 산화물(1910, 2110)이 확산가능층(500, 1200) 상에 성장되는 동안에 확산가능층(500, 1200)의 외부 확산이 일어날 수 있기 때문이다.
이하의 표 1은 도 18 내지 21에 도시된 소자들(1800, 1900, 2000, 2100) 내에 기술된 변형들을 요약한 것이다.
장치 트렌치 바닥이 확산가능층을지나 에칭되었는가? 게이트 산화물이 형성되기 전에 측벽 상의확산가능층이 제거되었는가?
1800 예 예
1900 예 아니오
2000 아니오 예
2100 아니오 아니오
특정 실시예를 참조하여 설명되고 기술되었지만, 본 발명은 개시된 상세한 설명에 한정되도록 의도되지는 않았다. 오히려, 본 발명의 사상으로부터 벗어나지 않으면서 청구 범위의 등가물의 범주와 범위 내에 속하는 다양한 변경이 그 세부사항에 가해질 수 있다.
본 발명을 통해, 단-채널 효과를 줄인 개선된 반도체 소자와 그 제조 방법과, 소자 채널 영역 위의 실리콘 기판 내에 확산부를 구비한 소자와, 하이브리드 레지스트 혹은 페이스-에지 서브-리소그래피 기법을 사용하여 제조하는데 적합한 소자와, 소자의 확산 확장부의 길이와 두께를 제어하는 방법을 얻게 된다.

Claims (30)

  1. ① 기판과,
    ② 트랜치 깊이가 상기 기판 내부로 연장되어 있으며, 제 1 측벽, 상기 제 1 측벽에 대향하는 제 2 측벽 및 바닥을 구비하는 트렌치(trench)와,
    ③ 상기 트렌치의 측벽들 및 바닥 상에 위치한 유전체층(dielectric layer)과,
    ④ 상기 유전체층에 의해 상기 기판으로부터 분리되는 상기 트렌치 내의 전도체(conductor)와,
    ⑤ 상기 기판 내부로 상기 트렌치 깊이보다 작은 제 1 두께로 연장되는, 제 1 측벽에 인접한 제 1 확산층 및 제 2 측벽에 인접한 제 2 확산층과,
    ⑥ 각각이 상기 제 1 및 제 2 확산층으로부터 상기 제 1 및 제 2 측벽을 따라 상기 트렌치의 상기 바닥의 일부분 아래로 연장되며 상기 제 1 두께보다 작은 제 2 두께를 가지도록 기판내에 형성된 제 1 및 제 2 확산 확장부(diffusion extension)
    를 포함하는 장치.
  2. 제 1 항에 있어서,
    상기 트렌치의 측벽들 상에 위치한 유전체층이 상기 트렌치의 바닥 상에 위치한 유전체층에 비해 두꺼운 장치.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 장치는 MOSFET 소자인 장치.
  6. 제 5 항에 있어서,
    상기 트렌치의 제 1 측면 상에 위치한 확산층은 소스 영역이고, 상기 트렌치의 제 1 측면과 대향한 제 2 측면 상에 위치한 확산층은 드레인 영역인 장치.
  7. 제 6 항에 있어서,
    절연(isolation) 영역과,
    상기 절연 영역에 자기 정렬된(self-aligned) 게이트 영역과,
    상기 소스 영역과, 드레인 영역과, 게이트 영역을 포함하는 활성 영역 ― 상기 활성 영역은 상기 절연 영역에 의해 둘러싸임 ― 을 더 포함하는 장치.
  8. 제 1 항에 있어서,
    상기 트렌치의 측벽을 따라 형성된 확산 확장부의 두께가 상기 트렌치의 바닥의 일부분 아래에 형성된 확산 확장부의 두께와 같거나 더 큰 장치.
  9. 제 1 항에 있어서,
    상기 기판은 제 1 극성(polarity) 타입이고, 상기 확산층들은 제 2 극성 타입이고, 상기 확산 확장부들은 상기 제 2 극성 타입인 장치.
  10. 반도체 소자로서,
    ① 제 1 극성(polarity) 타입의 반도체 기판과,
    ② 트랜치 깊이가 상기 반도체 기판 내부로 연장되어 있으며, 제 1 측벽, 상기 제 1 측벽에 대향하는 제 2 측벽 및 바닥을 구비하는 트렌치(trench)와,
    ③ 상기 트렌치의 측벽들 및 바닥 상에 위치한 유전체층(dielectric layer)과,
    ④ 상기 유전체층에 의해 상기 제 1 및 제 2 측벽으로부터 분리되는 상기 트렌치 내의 전도체(conductor)와,
    ⑤ 소스 영역과,
    ⑥ 드레인 영역을 포함하되,
    상기 소스 영역은,
    ㉮ 상기 트렌치의 제 1 측벽에 인접한 상기 반도체 기판 내에 형성되며, 상기 트렌치 깊이보다 작은 제 1 두께로 상기 기판 내부로 연장되는 제 2 극성 타입의 제 1 확산층(diffusion layer)과,
    ㉯ 상기 트렌치의 제 1 측벽을 따라 상기 제 1 확산층으로부터 상기 트렌치의 바닥으로 연장되고, 상기 트렌치의 바닥의 일부분을 따라 상기 바닥의 일부분 아래로 연장된 제 2 극성 타입의 제 1 확산 확장부(diffusion extension)를 포함하고,
    상기 드레인 영역은,
    ㉠ 상기 트렌치의 제 2 측벽에 인접한 상기 반도체 기판 내에 형성되며, 상기 트렌치 깊이보다 작은 제 2 두께로 상기 기판 내부로 연장되는 제 2 극성 타입의 제 2 확산층과,
    ㉡ 상기 트렌치의 제 2 측벽을 따라 상기 제 2 확산층으로부터 상기 트렌치의 제 2 측벽의 바닥으로 연장되고, 상기 트렌치의 바닥의 일부분 아래로 연장된 제 2 극성 타입의 제 2 확산 확장부
    를 포함하는 반도체 소자.
  11. 삭제
  12. 제 10 항에 있어서,
    절연(isolation) 영역과,
    상기 절연 영역에 자기 정렬된(self-aligned) 게이트 영역과,
    상기 소스 영역과, 드레인 영역과, 게이트 영역을 포함하는 활성 영역 ― 상기 활성 영역은 상기 절연 영역에 의해 둘러싸임 ― 을 더 포함하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 전도체 상에 위치한 와이어링(wiring) 전도체 재료와,
    상기 와이어링 전도체 재료 상에 위치한 질화물층(nitride layer)과,
    상기 소스 영역 상에 위치한 콘택트 확산부와,
    상기 드레인 영역 상에 위치한 콘택트 확산부와,
    상기 절연 영역 및 상기 질화물층 상에 위치한 산화물(oxide) 영역들
    을 더 포함하는 반도체 소자.
  14. 제 10 항에 있어서,
    제 1 측벽을 따라 위치한 제 1 확산 확장부의 두께는 상기 트렌치의 바닥의 일부분 아래에 위치한 제 1 확산 확장부의 두께보다 크거나 동일하고, 제 2 측벽을 따라 위치한 제 2 확산 확장부의 두께는 상기 트렌치의 바닥의 일부분 아래에 위치한 제 2 확산 확장부의 두께보다 크거나 동일한 반도체 소자.
  15. 반도체 소자 제조 방법으로서,
    ① 기판을 제공하는 단계와,
    ② 상기 기판의 표면을 제 1 깊이까지 도핑하여 확산층을 형성하는 단계와,
    ③ 상기 기판의 표면에, 측벽들과 바닥과 상기 제 1 깊이보다 더 큰 깊이를 갖는 트렌치를 형성하는 단계와,
    ④ 상기 트렌치 내에 확산가능 요소를 포함하는 확산 가능한 도펀트층을 증착하고, 상기 트렌치의 측벽들에 인접하며 상기 트렌치의 바닥의 일부분 아래에 위치한 기판으로 상기 확산가능 요소가 확산되도록 함으로서, 상기 확산층으로부터 상기 트렌치의 측벽들을 따라서 상기 트렌치의 바닥의 일부분 아래로 연장된 확산 확장부를 형성하도록, 상기 트렌치의 측벽들과 인접하며 상기 트렌치의 바닥의 일부분 아래에 위치한 기판을 도핑하는 단계
    를 포함하는 반도체 소자 제조 방법.
  16. 제 15 항에 있어서,
    상기 단계 ④는,
    상기 트렌치 내부에 확산가능 요소를 포함한 확산가능 도펀트 층(diffusible dopant layer)을 증착하는 단계와 상기 트렌치의 측벽들과 인접하고 상기 트렌치의 바닥의 일부분 아래에 위치한 기판으로 상기 확산가능 요소를 확산시키는 단계 사이에, 상기 트렌치의 측벽들 상의 확산가능 도펀트 층보다 상기 트렌치의 바닥을 상기 기판 속으로 더 에칭하는 단계
    를 포함하는 반도체 소자 제조 방법.
  17. 제 15 항에 있어서,
    상기 확산가능 도펀트 층과 상기 기판을 어닐링함으로써 상기 확산가능 요소가 상기 트렌치의 측벽들과 인접하고 상기 트렌치의 바닥의 일부분 아래에 위치한 기판으로 확산되는 반도체 소자 제조 방법.
  18. 삭제
  19. 반도체 소자 제조 방법으로서,
    ① 기판을 제공하는 단계와,
    ② 상기 기판의 표면을 제 1 깊이까지 도핑하여 확산층을 형성하는 단계와,
    ③ 하이브리드 레지스트 기술 또는 페이즈-에지 리소그래피 중 하나를 이용하여 트렌치 패턴을 규정하고 상기 트렌치를 트렌치 패턴에 따라 상기 기판 내부로 에칭함으로서, 상기 기판의 표면 내에 트렌치를 형성하는 단계 -상기 트렌치는 측벽들, 바닥 및 상기 제 1 깊이보다 더 큰 깊이를 가짐- 와,
    ④ 상기 확산층으로부터 상기 트렌치의 측벽들을 따라서 상기 트렌치의 바닥의 일부분 아래로 연장된 확산 확장부를 형성하도록, 상기 트렌치의 측벽들과 인접하고 상기 트렌치의 바닥의 일부분 아래에 위치한 기판을 도핑하는 단계
    를 포함하는 반도체 소자 제조 방법.
  20. 삭제
  21. 삭제
  22. 제 17 항에 있어서,
    상기 트렌치의 측벽들 및 바닥 상에 유전체층을 형성하는 단계와,
    상기 유전체층에 의해 상기 어닐링된 확산가능층 및 상기 기판과 분리된 상기 트렌치 내에 전도체를 증착하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  23. 반도체 소자 제조 방법으로서,
    ① 기판을 제공하는 단계와,
    ② 상기 기판의 표면을 제 1 깊이까지 도핑하여 확산층을 형성하는 단계와,
    ③ 트렌치 패턴을 정의하고 상기 트렌치 패턴에 따라 상기 트렌치를 상기 기판으로 에칭함으로서 트렌치를 형성하는 단계 -상기 트렌치는 상기 기판의 표면에 측벽들과 바닥과 상기 제 1 깊이보다 더 큰 깊이를 가짐 - 와,
    ④ 상기 트렌치의 내부에 확산가능 요소를 포함하는 확산가능 도펀트 층을 증착하고 상기 확산가능 도펀트 층과 상기 기판을 어닐링함으로써 상기 트렌치의 측벽들에 인접하고 상기 트렌치의 바닥의 일부분 아래에 위치한 기판을 도핑하여, 상기 확산가능 요소가 상기 트렌치의 측벽들에 인접하고 상기 트렌치의 바닥의 일부분 아래에 위치한 기판으로 확산되어 상기 확산층으로부터 상기 트렌치의 측벽을 따라 상기 트렌치의 상기 트렌치의 바닥의 일부분 아래로 연장되는 확산 확장부를 형성하는 단계와,
    ⑤ 상기 트렌치의 측벽들 및 바닥 상에 유전체층을 형성하는 단계와,
    ⑥ 상기 유전체층에 의해 상기 어닐링된 확산가능층 및 상기 기판으로부터 분리된 상기 트렌치 내에 전도체를 증착하는 단계
    를 포함하는 반도체 소자 제조 방법.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 제 1 항에 있어서,
    상기 트렌치의 바닥은 실질적으로 평탄한 장치.
  28. 제 1 항에 있어서,
    상기 제 1 및 제 2 확산층과 상기 제 1 및 제 2 확산 확장부는 n+도핑된 실리콘으로 이루어진 장치.
  29. 제 1 항에 있어서,
    상기 트렌치는 제 1 단부 및 상기 제 1 단부와 대향한 제 2 단부를 가지며,
    상기 장치는 상기 트렌치의 상기 제 1 및 제 2 단부에 인접한 기판 내에 형성된 절연 영역을 더 포함하고,
    상기 제 1 및 제 2 확산층들은 상기 트렌치의 제 1 및 제 2 단부 사이의 상기 제 1 및 제 2 측벽들을 따라서 연장되고, 상기 제 1 및 제 2 확산 확장부는 상기 트렌치의 제 1 및 제 2 단부 사이의 상기 트렌치의 상기 제 1 및 제 2 측벽 및 바닥을 따라 연장되는 장치.
  30. 제 29 항에 있어서,
    상기 절연 영역은 상기 확산 확장부보다 기판 내부로 더 깊게 연장되는 장치.
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