JP2511641B2 - Ｍｏｓヘテロ接合電界効果トランジスタ及び製造方法 - Google Patents
Ｍｏｓヘテロ接合電界効果トランジスタ及び製造方法Info
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- JP2511641B2 JP2511641B2 JP5295876A JP29587693A JP2511641B2 JP 2511641 B2 JP2511641 B2 JP 2511641B2 JP 5295876 A JP5295876 A JP 5295876A JP 29587693 A JP29587693 A JP 29587693A JP 2511641 B2 JP2511641 B2 JP 2511641B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳヘテロ接合電界
効果トランジスタ及びこれの製造方法に関し、より詳細
には、本発明は自己整合ソース領域と自己整合ドレイン
領域とを有するＭＯＳヘテロ接合電界効果トランジスタ
（ＭＯＳＦＥＴ）及びこれの製造方法に関する。
効果トランジスタ及びこれの製造方法に関し、より詳細
には、本発明は自己整合ソース領域と自己整合ドレイン
領域とを有するＭＯＳヘテロ接合電界効果トランジスタ
（ＭＯＳＦＥＴ）及びこれの製造方法に関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）は当技
術分野で知られている。一般にＭＯＳＦＥＴと呼ばれる
絶縁ゲートＦＥＴも当技術分野で知られている。ｎチャ
ネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴを製作
する方法も当技術分野で知られている。最も簡単なＭＯ
ＳＦＥＴモデルはスイッチであり、正しい電圧をＭＯＳ
ＦＥＴのゲートにかけて装置をオンにする（スイッチを
閉じる）と、ＭＯＳＦＥＴのソース端子とドレイン端子
が短絡する。そうでない場合はスイッチは開いている。
術分野で知られている。一般にＭＯＳＦＥＴと呼ばれる
絶縁ゲートＦＥＴも当技術分野で知られている。ｎチャ
ネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴを製作
する方法も当技術分野で知られている。最も簡単なＭＯ
ＳＦＥＴモデルはスイッチであり、正しい電圧をＭＯＳ
ＦＥＴのゲートにかけて装置をオンにする（スイッチを
閉じる）と、ＭＯＳＦＥＴのソース端子とドレイン端子
が短絡する。そうでない場合はスイッチは開いている。
【０００３】ＭＯＳＦＥＴの寸法を縮小することは、装
置設計者の主な目標である。装置の形状とサイズを縮小
すると、回路が小さく高密度になり集積回路チップも高
密度になる。装置の形状が小さくなるので、負荷が小さ
くなり、その結果、回路が高速になり集積回路チップも
高速になる。より小形でより高速の集積回路チップによ
って、最終的な目標である、より小さくより高速でより
強力なシステムがもたらされる。
置設計者の主な目標である。装置の形状とサイズを縮小
すると、回路が小さく高密度になり集積回路チップも高
密度になる。装置の形状が小さくなるので、負荷が小さ
くなり、その結果、回路が高速になり集積回路チップも
高速になる。より小形でより高速の集積回路チップによ
って、最終的な目標である、より小さくより高速でより
強力なシステムがもたらされる。
【０００４】装置サイズを縮小するための初期の試み
は、Ｖ字溝技術（ＶＭＯＳ）であった。Ｖ字溝ＭＯＳＦ
ＥＴは、物理的な長さ、すなわちソースとドレインとの
間の距離よりも長い電気的チャネル長を有する。ＶＭＯ
Ｓ装置のドレインとソースは、溝の対向する両側面にあ
り、溝内にチャネルがある。したがって、このＶＭＯＳ
装置は電気的寸法を減少させずに物理的寸法を縮小する
方法を提供する。
は、Ｖ字溝技術（ＶＭＯＳ）であった。Ｖ字溝ＭＯＳＦ
ＥＴは、物理的な長さ、すなわちソースとドレインとの
間の距離よりも長い電気的チャネル長を有する。ＶＭＯ
Ｓ装置のドレインとソースは、溝の対向する両側面にあ
り、溝内にチャネルがある。したがって、このＶＭＯＳ
装置は電気的寸法を減少させずに物理的寸法を縮小する
方法を提供する。
【０００５】
【発明が解決しようとする課題】しかしながら、ＭＯＳ
ＦＥＴの電気的寸法を減少させると、その結果一般に短
チャネル効果として知られる問題が生じた。その問題の
１つである電子なだれは、短チャネル装置のピンチオフ
電圧Ｖpを下げることによって生じる。電子なだれは、
基板内へのチャネル電流の漏れを引き起こす。電子なだ
れを低減するために、短チャネルＭＯＳＦＥＴのドレイ
ン電圧が制限される。短チャネル装置では、電子なだれ
が単に基板漏れを引き起こすよりも厄介な場合もある。
基板漏れ電流がソースと基板の接合を順方向にバイアス
するのに十分な場合もある。この接合は、装置のドレイ
ンがコレクタとして動作する寄生横型トランジスタのベ
ース−エミッタ接合としても動作する。十分な基板漏れ
があるとき、横型トランジスタはオンになり、漏れを増
幅するので、ドレインからソースへの漏れが通常のチャ
ネル漏れの数倍になる。漏れが十分だと、装置は破局的
障害を起こす。
ＦＥＴの電気的寸法を減少させると、その結果一般に短
チャネル効果として知られる問題が生じた。その問題の
１つである電子なだれは、短チャネル装置のピンチオフ
電圧Ｖpを下げることによって生じる。電子なだれは、
基板内へのチャネル電流の漏れを引き起こす。電子なだ
れを低減するために、短チャネルＭＯＳＦＥＴのドレイ
ン電圧が制限される。短チャネル装置では、電子なだれ
が単に基板漏れを引き起こすよりも厄介な場合もある。
基板漏れ電流がソースと基板の接合を順方向にバイアス
するのに十分な場合もある。この接合は、装置のドレイ
ンがコレクタとして動作する寄生横型トランジスタのベ
ース−エミッタ接合としても動作する。十分な基板漏れ
があるとき、横型トランジスタはオンになり、漏れを増
幅するので、ドレインからソースへの漏れが通常のチャ
ネル漏れの数倍になる。漏れが十分だと、装置は破局的
障害を起こす。
【０００６】短チャネル装置の電子なだれを低減する１
つの手法は、基板ドーピング・レベルを（約１０15ｃｍ
-3に）下げることである。ドーピング・レベルを下げる
と、漏れ抵抗が増大する。しかし、基板のドーピング・
レベルを下げると、ドレインの空乏層が広がる。短チャ
ネル装置においては、ドレインの空乏層がソース空乏層
の中に広がり、突抜け現象を引き起こす。さらに、ドレ
イン電圧を高めると、ソース接合障壁が減少し、突抜け
現象を増大させる。このように、従来技術の装置設計者
は、チャネル・ドーパント・レベルを高くして電子なだ
れ降伏の危険を容認するか、それともドーパント・レベ
ルを下げて同様に破滅的な突抜け現象問題を招くことを
覚悟するかのジレンマに直面していた。しかしながら、
どちらを選択しても、動作電圧を低くする必要があっ
た。
つの手法は、基板ドーピング・レベルを（約１０15ｃｍ
-3に）下げることである。ドーピング・レベルを下げる
と、漏れ抵抗が増大する。しかし、基板のドーピング・
レベルを下げると、ドレインの空乏層が広がる。短チャ
ネル装置においては、ドレインの空乏層がソース空乏層
の中に広がり、突抜け現象を引き起こす。さらに、ドレ
イン電圧を高めると、ソース接合障壁が減少し、突抜け
現象を増大させる。このように、従来技術の装置設計者
は、チャネル・ドーパント・レベルを高くして電子なだ
れ降伏の危険を容認するか、それともドーパント・レベ
ルを下げて同様に破滅的な突抜け現象問題を招くことを
覚悟するかのジレンマに直面していた。しかしながら、
どちらを選択しても、動作電圧を低くする必要があっ
た。
【０００７】さらに、ソースの最低の基板漏れは常にあ
るので、ドレインとソースの電圧Ｖdsの絶対値にかかわ
らず、若干の電子が基板内に流れ込む。電子の流れは、
チャネルを通ってソースからドレインへと水平方向にな
るように意図されている。ソース領域とドレイン領域は
イオン注入されるので、チャネルのドーピング・プロフ
ァイルのピークはシリコン表面近くにあり、垂直方向に
基板内に向うに従って指数関数的に減少する。ドーピン
グ・プロファイルによって生じる電界は、電子を所期の
水平方向ではなく下方向に押しやる。この下向きの電界
が、最小基板漏れの原因である。
るので、ドレインとソースの電圧Ｖdsの絶対値にかかわ
らず、若干の電子が基板内に流れ込む。電子の流れは、
チャネルを通ってソースからドレインへと水平方向にな
るように意図されている。ソース領域とドレイン領域は
イオン注入されるので、チャネルのドーピング・プロフ
ァイルのピークはシリコン表面近くにあり、垂直方向に
基板内に向うに従って指数関数的に減少する。ドーピン
グ・プロファイルによって生じる電界は、電子を所期の
水平方向ではなく下方向に押しやる。この下向きの電界
が、最小基板漏れの原因である。
【０００８】本発明の目的は、ＭＯＳＦＥＴの最小チャ
ネル長を短縮することである。
ネル長を短縮することである。
【０００９】本発明の他の目的は、短チャネルＭＯＳＦ
ＥＴの製作を改善することである。
ＥＴの製作を改善することである。
【００１０】本発明の他の目的は、短チャネルＭＯＳＦ
ＥＴ回路の性能を改善することである。
ＥＴ回路の性能を改善することである。
【００１１】本発明の他の目的は、短チャネルＭＯＳＦ
ＥＴの基板漏れを低減することである。
ＥＴの基板漏れを低減することである。
【００１２】本発明の他の目的は、短チャネルＭＯＳＦ
ＥＴの降伏電圧を高めることである。
ＥＴの降伏電圧を高めることである。
【００１３】本発明の他の目的は、短チャネルＭＯＳＦ
ＥＴの基板漏れを低減し、同時に降伏電圧を高めかつ回
路性能を改善することである。
ＥＴの基板漏れを低減し、同時に降伏電圧を高めかつ回
路性能を改善することである。
【００１４】
【課題を解決するための手段】本発明に従うＭＯＳヘテ
ロ接合電界効果トランジスタは、ドレイン層として働く
一導電型のシリコン基板（１００）と、該シリコン基板
の第１表面の上に設けられ、ドレイン層として働く一導
電型の第１シリコン層（１０２）と、該第１シリコン層
の上に設けられ、第１チャネル層として働く反対導電型
のＳｉ1-xＧｅx層（１０４）と、該Ｓｉ1-xＧｅx層の上
に設けられ、第２チャネル層として働く反対導電型の第
２シリコン（１０６）層と、該第２シリコン層の上に設
けられ、ソース層として働く一導電型の第３シリコン層
（１０８）と、該第３シリコン層の表面から該第３シリ
コン層（１０８）、上記第２シリコン層（１０６）及び
上記Ｓｉ1-xＧｅx層（１０４）を貫通して設けられた溝
（１１２）と、該溝（１１２）を取り囲む上記第３シリ
コン層（１０８）の表面と、上記溝（１１２）により露
出された上記第３シリコン層（１０８）の側壁、上記第
２シリコン層（１０６）の側壁及び上記Ｓｉ1-xＧｅx層
（１０４）の側壁と、上記溝（１１２）により露出され
た上記第１シリコン層（１０２）の表面とを覆って設け
られたゲート絶縁層（１８０）と、該ゲート絶縁層（１
８０）を覆って設けられたゲート電極（１８２）と、上
記半導体基板（１００）の上記第１表面と反対側の第２
表面の上に設けられたドレイン電極（１８４）と、上記
第３シリコン（１０８）層の表面に設けられたソース電
極（１８６）とを有する。本発明に従うＭＯＳヘテロ接
合電界効果トランジスタは、ドレイン層として働く一導
電型のシリコン基板（１００）と、該シリコン基板の第
１表面の上に設けられ、ドレイン層として働く一導電型
の第１シリコン層（１０２）と、該第１シリコン層の上
に設けられ、第１チャネル層として働く反対導電型の第
２シリコン層（１０６’）と、該第２シリコン層の上に
設けられ、第２チャネル層として働く反対導電型のＳｉ
1-xＧｅx層（１０４’）と、該Ｓｉ1-xＧｅx層の上に設
けられ、ソース層として働く一導電型の第３シリコン層
（１０８）と、該第３シリコン層の表面から該第３シリ
コン層（１０８）、上記Ｓｉ1-xＧｅx層（１０４’）及
び上記第２シリコン層（１０６’）を貫通して設けられ
た溝（１１２）と、該溝（１１２）を取り囲む上記第３
シリコン層（１０８）の表面と、上記溝（１１２）によ
り露出された上記第３シリコン層（１０８）の側壁、上
記Ｓｉ1-xＧｅx層（１０４’）の側壁及び上記第２シリ
コン層（１０６’）の側壁と、上記溝（１１２）により
露出された上記第１シリコン層（１０２）の表面とを覆
って設けられたゲート絶縁層（１８０）と、該ゲート絶
縁層を覆って設けられたゲート電極（１８２）と、上記
半導体基板（１００）の上記第１表面と反対側の第２表
面の上に設けられたドレイン電極（１８４）と、上記第
３シリコン層（１０８）の表面に設けられたソース電極
（１８６）とを有する。本発明に従うＭＯＳヘテロ接合
電界効果トランジスタは、絶縁基板（２００）の上に設
けられた一導電型の第１シリコン層（１００）と、該第
１シリコン層の上に設けられ、ドレイン層として働く一
導電型の第２シリコン層（１０２）と、該第２シリコン
層の上に設けられ、第１チャネル層として働く反対導電
型の第３シリコン層（１０６’）と、該第３シリコン層
の上に設けられ、第２チャネル層として働く反対導電型
のＳｉ1-xＧｅx層（１０４’）と、該Ｓｉ1-xＧｅx層の
上に設けられ、ソース層として働く一導電型の第４シリ
コン層（１０８）と、該第４シリコン層の表面から該第
４シリコン層（１０８）、上記Ｓｉ1-xＧｅx層（１０
４’）及び上記第３シリコン層（１０６’）を貫通して
設けられた溝（１１２）と、該溝（１１２）を取り囲む
上記第４シリコン層（１０８）の表面と、上記溝（１１
２）により露出された上記第４シリコン層（１０８）の
側壁、上記Ｓｉ1-xＧｅx層（１０４’）の側壁及び上記
第３シリコン層（１０６’）の側壁と、上記溝（１１
２）により露出された上記第２シリコン層（１０２）の
表面とを覆って設けられたゲート絶縁層（１８０）と、
該ゲート絶縁層を覆って設けられたゲート電極（１８
２）と、上記第２シリコン層（１０２）の側壁に設けら
れたドレイン電極（２０４）と、上記第４シリコン層
（１０８）の表面に設けられたソース電極（１８６）と
を有する。そして、上記ｘの値は、０．０１≦ｘ≦０．
２５であることを特徴とする。そして、上記Ｓｉ1-xＧ
ｅx層の厚さは、５０Å乃至３００Åであることを特徴
とする。そして、上記第３シリコン層（１０８）の表面
から該第３シリコン層（１０８）、上記第２シリコン層
（１０６）及び上記Ｓｉ1-xＧｅx層（１０４）を貫通す
る第１の追加の溝（１１０、１１４）が上記溝（１１
２）の隣に設けられ、該追加の溝（１１０、１１４）内
に絶縁材料（１２０）が充填され、該絶縁材料（１２
０）に、上記第３シリコン層（１０８）の側壁及び上記
第２シリコン層（１０６）の側壁を露出する第２の追加
の溝（１３２、１３４）が設けられ、該第２の追加の溝
（１３２、１３４）内に上記露出された第３シリコン層
（１０８）の側壁を覆う絶縁物層（１４０）が設けら
れ、上記第２の追加の溝（１３２、１３４）内に反対導
電型の多結晶シリコン（１５０、１５２）が充填され、
該多結晶シリコン（１５０、１５２）からの反対導電型
の不純物が、上記第２シリコン層（１０６）と上記第３
シリコン層（１０８）との間の接合に達しないように、
上記第２シリコン層（１０６）内に拡散されていること
を特徴とする。本発明に従うＭＯＳヘテロ接合電界効果
トランジスタの製造方法は、 （ａ）ドレイン層として働く一導電型のシリコン基板
（１００）の第１表面の上にドレイン層として働く一導
電型の第１シリコン層（１０２）を形成する工程と、
（図１） （ｂ）該第１シリコン層の上に第１チャネル層として働
く反対導電型のＳｉ1-xＧｅx層（１０４）を形成する工
程と、（図１） （ｃ）該Ｓｉ1-xＧｅx層の上に第２チャネル層として働
く反対導電型の第２シリコン層（１０６）を形成する工
程と、（図１） （ｄ）該第２シリコン層の上にソース層として働く一導
電型の第３シリコン層（１０８）を形成する工程と、
（図１） （ｅ）該第３シリコン層（１０８）の表面から該第３シ
リコン層（１０８）、上記第２シリコン層（１０６）及
び上記Ｓｉ1-xＧｅx層（１０４）を貫通する溝（１１
２）を形成する工程と、（図２） （ｆ）該溝（１１２）を取り囲む上記第３シリコン層
（１０８）の表面と、上記溝（１１２）により露出され
た上記第３シリコン層（１０８）の側壁、上記第２シリ
コン層（１０６）の側壁及び上記Ｓｉ1-xＧｅx層（１０
４）の側壁と、上記溝（１１２）により露出された上記
第１シリコン層（１０２）の表面とを覆ってゲート絶縁
層（１８０）を形成する工程と、（図１１） （ｇ）該ゲート絶縁層（１８０）を覆ってゲート電極
（１８２）を形成する工程と、（図１１） （ｈ）上記半導体基板（１００）の上記第１表面と反対
側の第２表面の上にドレイン電極（１８４）を形成する
と共に、上記第３シリコン層（１０８）の表面にソース
電極（１８６）を形成する工程（図１１）とを有する。
本発明に従うＭＯＳヘテロ接合電界効果トランジスタの
製造方法は、 （ａ）ドレイン層として働く一導電型のシリコン基板
（１００）の第１表面の上にドレイン層として働く一導
電型の第１シリコン層（１０２）を形成する工程と、
（図１） （ｂ）該第１シリコン層の上に第１チャネル層として働
く反対導電型のＳｉ1-xＧｅx層（１０４）を形成する工
程と、（図１） （ｃ）該Ｓｉ1-xＧｅx層の上に第２チャネル層として働
く反対導電型の第２シリコン層（１０６）を形成する工
程と、（図１） （ｄ）該第２シリコン層の上にソース層として働く一導
電型の第３シリコン層（１０８）を形成する工程と、
（図１） （ｅ）該第３シリコン層の表面から該第３シリコン層
（１０８）、上記第２シリコン層（１０６）及び上記Ｓ
ｉ1-xＧｅx層（１０４）をそれぞれ貫通する、順番に並
べられた第１の溝（１１０）、第２の溝（１１２）及び
第３の溝（１１４）を形成する工程と、（図２） （ｆ）上記第１の溝、上記第２の溝及び上記第３の溝内
を絶縁材料（１２０）で充填する工程と、（図３） （ｇ）上記第１の溝（１１０）及び上記第３の溝（１１
４）の上記絶縁材料（１２０）に、上記第３シリコン層
（１０８）の側壁及び上記第２シリコン層（１０６）の
側壁をそれぞれ露出する第４の溝（１３２）及び第５の
溝（１３４）を形成する工程と、（図４） （ｈ）上記第４の溝（１３２）内に、上記露出された第
３シリコン層（１０８）の側壁を覆う絶縁物層（１４
０）を形成すると共に、上記第５の溝（１３４）内に、
上記露出された第３シリコン層（１０８）の側壁を覆う
絶縁物層（１４２）を形成する工程と、（図５） （ｉ）上記第４の溝（１３２）及び上記第５の溝（１３
４）内に、反対導電型の多結晶シリコン（１５０）を充
填し、該多結晶シリコンから反対導電型の不純物を上記
第２シリコン層（１０６）に拡散する工程と、（図６、
図７） （ｊ）上記第２の溝（１１２）内の上記絶縁材料（１２
０）を除去する工程と、（図８） （ｋ）上記第２の溝（１１２）を取り囲む上記第３シリ
コン層（１０８）の表面と、上記第２の溝（１１２）に
より露出された上記第３シリコン層（１０８）の側壁、
上記第２シリコン層（１０６）の側壁及び上記Ｓｉ1-x
Ｇｅx層（１０４）の側壁と、上記第２の溝（１１２）
により露出された上記第１シリコン層（１０２）の表面
とを覆ってゲート絶縁層（１８０）を形成する工程と、
（図１１） （ｌ）該ゲート絶縁層を覆ってゲート電極（１８２）を
形成する工程と、（図１１） （ｍ）上記半導体基板（１００）の上記第１表面と反対
側の第２表面の上にドレイン電極（１８４）を形成する
と共に、上記第３シリコン層（１０８）の表面にソース
電極（１８６）を形成する工程（図１１）とを有する。
そして、上記ｘの値は、０．０１≦ｘ≦０．２５である
ことを特徴とする。
ロ接合電界効果トランジスタは、ドレイン層として働く
一導電型のシリコン基板（１００）と、該シリコン基板
の第１表面の上に設けられ、ドレイン層として働く一導
電型の第１シリコン層（１０２）と、該第１シリコン層
の上に設けられ、第１チャネル層として働く反対導電型
のＳｉ1-xＧｅx層（１０４）と、該Ｓｉ1-xＧｅx層の上
に設けられ、第２チャネル層として働く反対導電型の第
２シリコン（１０６）層と、該第２シリコン層の上に設
けられ、ソース層として働く一導電型の第３シリコン層
（１０８）と、該第３シリコン層の表面から該第３シリ
コン層（１０８）、上記第２シリコン層（１０６）及び
上記Ｓｉ1-xＧｅx層（１０４）を貫通して設けられた溝
（１１２）と、該溝（１１２）を取り囲む上記第３シリ
コン層（１０８）の表面と、上記溝（１１２）により露
出された上記第３シリコン層（１０８）の側壁、上記第
２シリコン層（１０６）の側壁及び上記Ｓｉ1-xＧｅx層
（１０４）の側壁と、上記溝（１１２）により露出され
た上記第１シリコン層（１０２）の表面とを覆って設け
られたゲート絶縁層（１８０）と、該ゲート絶縁層（１
８０）を覆って設けられたゲート電極（１８２）と、上
記半導体基板（１００）の上記第１表面と反対側の第２
表面の上に設けられたドレイン電極（１８４）と、上記
第３シリコン（１０８）層の表面に設けられたソース電
極（１８６）とを有する。本発明に従うＭＯＳヘテロ接
合電界効果トランジスタは、ドレイン層として働く一導
電型のシリコン基板（１００）と、該シリコン基板の第
１表面の上に設けられ、ドレイン層として働く一導電型
の第１シリコン層（１０２）と、該第１シリコン層の上
に設けられ、第１チャネル層として働く反対導電型の第
２シリコン層（１０６’）と、該第２シリコン層の上に
設けられ、第２チャネル層として働く反対導電型のＳｉ
1-xＧｅx層（１０４’）と、該Ｓｉ1-xＧｅx層の上に設
けられ、ソース層として働く一導電型の第３シリコン層
（１０８）と、該第３シリコン層の表面から該第３シリ
コン層（１０８）、上記Ｓｉ1-xＧｅx層（１０４’）及
び上記第２シリコン層（１０６’）を貫通して設けられ
た溝（１１２）と、該溝（１１２）を取り囲む上記第３
シリコン層（１０８）の表面と、上記溝（１１２）によ
り露出された上記第３シリコン層（１０８）の側壁、上
記Ｓｉ1-xＧｅx層（１０４’）の側壁及び上記第２シリ
コン層（１０６’）の側壁と、上記溝（１１２）により
露出された上記第１シリコン層（１０２）の表面とを覆
って設けられたゲート絶縁層（１８０）と、該ゲート絶
縁層を覆って設けられたゲート電極（１８２）と、上記
半導体基板（１００）の上記第１表面と反対側の第２表
面の上に設けられたドレイン電極（１８４）と、上記第
３シリコン層（１０８）の表面に設けられたソース電極
（１８６）とを有する。本発明に従うＭＯＳヘテロ接合
電界効果トランジスタは、絶縁基板（２００）の上に設
けられた一導電型の第１シリコン層（１００）と、該第
１シリコン層の上に設けられ、ドレイン層として働く一
導電型の第２シリコン層（１０２）と、該第２シリコン
層の上に設けられ、第１チャネル層として働く反対導電
型の第３シリコン層（１０６’）と、該第３シリコン層
の上に設けられ、第２チャネル層として働く反対導電型
のＳｉ1-xＧｅx層（１０４’）と、該Ｓｉ1-xＧｅx層の
上に設けられ、ソース層として働く一導電型の第４シリ
コン層（１０８）と、該第４シリコン層の表面から該第
４シリコン層（１０８）、上記Ｓｉ1-xＧｅx層（１０
４’）及び上記第３シリコン層（１０６’）を貫通して
設けられた溝（１１２）と、該溝（１１２）を取り囲む
上記第４シリコン層（１０８）の表面と、上記溝（１１
２）により露出された上記第４シリコン層（１０８）の
側壁、上記Ｓｉ1-xＧｅx層（１０４’）の側壁及び上記
第３シリコン層（１０６’）の側壁と、上記溝（１１
２）により露出された上記第２シリコン層（１０２）の
表面とを覆って設けられたゲート絶縁層（１８０）と、
該ゲート絶縁層を覆って設けられたゲート電極（１８
２）と、上記第２シリコン層（１０２）の側壁に設けら
れたドレイン電極（２０４）と、上記第４シリコン層
（１０８）の表面に設けられたソース電極（１８６）と
を有する。そして、上記ｘの値は、０．０１≦ｘ≦０．
２５であることを特徴とする。そして、上記Ｓｉ1-xＧ
ｅx層の厚さは、５０Å乃至３００Åであることを特徴
とする。そして、上記第３シリコン層（１０８）の表面
から該第３シリコン層（１０８）、上記第２シリコン層
（１０６）及び上記Ｓｉ1-xＧｅx層（１０４）を貫通す
る第１の追加の溝（１１０、１１４）が上記溝（１１
２）の隣に設けられ、該追加の溝（１１０、１１４）内
に絶縁材料（１２０）が充填され、該絶縁材料（１２
０）に、上記第３シリコン層（１０８）の側壁及び上記
第２シリコン層（１０６）の側壁を露出する第２の追加
の溝（１３２、１３４）が設けられ、該第２の追加の溝
（１３２、１３４）内に上記露出された第３シリコン層
（１０８）の側壁を覆う絶縁物層（１４０）が設けら
れ、上記第２の追加の溝（１３２、１３４）内に反対導
電型の多結晶シリコン（１５０、１５２）が充填され、
該多結晶シリコン（１５０、１５２）からの反対導電型
の不純物が、上記第２シリコン層（１０６）と上記第３
シリコン層（１０８）との間の接合に達しないように、
上記第２シリコン層（１０６）内に拡散されていること
を特徴とする。本発明に従うＭＯＳヘテロ接合電界効果
トランジスタの製造方法は、 （ａ）ドレイン層として働く一導電型のシリコン基板
（１００）の第１表面の上にドレイン層として働く一導
電型の第１シリコン層（１０２）を形成する工程と、
（図１） （ｂ）該第１シリコン層の上に第１チャネル層として働
く反対導電型のＳｉ1-xＧｅx層（１０４）を形成する工
程と、（図１） （ｃ）該Ｓｉ1-xＧｅx層の上に第２チャネル層として働
く反対導電型の第２シリコン層（１０６）を形成する工
程と、（図１） （ｄ）該第２シリコン層の上にソース層として働く一導
電型の第３シリコン層（１０８）を形成する工程と、
（図１） （ｅ）該第３シリコン層（１０８）の表面から該第３シ
リコン層（１０８）、上記第２シリコン層（１０６）及
び上記Ｓｉ1-xＧｅx層（１０４）を貫通する溝（１１
２）を形成する工程と、（図２） （ｆ）該溝（１１２）を取り囲む上記第３シリコン層
（１０８）の表面と、上記溝（１１２）により露出され
た上記第３シリコン層（１０８）の側壁、上記第２シリ
コン層（１０６）の側壁及び上記Ｓｉ1-xＧｅx層（１０
４）の側壁と、上記溝（１１２）により露出された上記
第１シリコン層（１０２）の表面とを覆ってゲート絶縁
層（１８０）を形成する工程と、（図１１） （ｇ）該ゲート絶縁層（１８０）を覆ってゲート電極
（１８２）を形成する工程と、（図１１） （ｈ）上記半導体基板（１００）の上記第１表面と反対
側の第２表面の上にドレイン電極（１８４）を形成する
と共に、上記第３シリコン層（１０８）の表面にソース
電極（１８６）を形成する工程（図１１）とを有する。
本発明に従うＭＯＳヘテロ接合電界効果トランジスタの
製造方法は、 （ａ）ドレイン層として働く一導電型のシリコン基板
（１００）の第１表面の上にドレイン層として働く一導
電型の第１シリコン層（１０２）を形成する工程と、
（図１） （ｂ）該第１シリコン層の上に第１チャネル層として働
く反対導電型のＳｉ1-xＧｅx層（１０４）を形成する工
程と、（図１） （ｃ）該Ｓｉ1-xＧｅx層の上に第２チャネル層として働
く反対導電型の第２シリコン層（１０６）を形成する工
程と、（図１） （ｄ）該第２シリコン層の上にソース層として働く一導
電型の第３シリコン層（１０８）を形成する工程と、
（図１） （ｅ）該第３シリコン層の表面から該第３シリコン層
（１０８）、上記第２シリコン層（１０６）及び上記Ｓ
ｉ1-xＧｅx層（１０４）をそれぞれ貫通する、順番に並
べられた第１の溝（１１０）、第２の溝（１１２）及び
第３の溝（１１４）を形成する工程と、（図２） （ｆ）上記第１の溝、上記第２の溝及び上記第３の溝内
を絶縁材料（１２０）で充填する工程と、（図３） （ｇ）上記第１の溝（１１０）及び上記第３の溝（１１
４）の上記絶縁材料（１２０）に、上記第３シリコン層
（１０８）の側壁及び上記第２シリコン層（１０６）の
側壁をそれぞれ露出する第４の溝（１３２）及び第５の
溝（１３４）を形成する工程と、（図４） （ｈ）上記第４の溝（１３２）内に、上記露出された第
３シリコン層（１０８）の側壁を覆う絶縁物層（１４
０）を形成すると共に、上記第５の溝（１３４）内に、
上記露出された第３シリコン層（１０８）の側壁を覆う
絶縁物層（１４２）を形成する工程と、（図５） （ｉ）上記第４の溝（１３２）及び上記第５の溝（１３
４）内に、反対導電型の多結晶シリコン（１５０）を充
填し、該多結晶シリコンから反対導電型の不純物を上記
第２シリコン層（１０６）に拡散する工程と、（図６、
図７） （ｊ）上記第２の溝（１１２）内の上記絶縁材料（１２
０）を除去する工程と、（図８） （ｋ）上記第２の溝（１１２）を取り囲む上記第３シリ
コン層（１０８）の表面と、上記第２の溝（１１２）に
より露出された上記第３シリコン層（１０８）の側壁、
上記第２シリコン層（１０６）の側壁及び上記Ｓｉ1-x
Ｇｅx層（１０４）の側壁と、上記第２の溝（１１２）
により露出された上記第１シリコン層（１０２）の表面
とを覆ってゲート絶縁層（１８０）を形成する工程と、
（図１１） （ｌ）該ゲート絶縁層を覆ってゲート電極（１８２）を
形成する工程と、（図１１） （ｍ）上記半導体基板（１００）の上記第１表面と反対
側の第２表面の上にドレイン電極（１８４）を形成する
と共に、上記第３シリコン層（１０８）の表面にソース
電極（１８６）を形成する工程（図１１）とを有する。
そして、上記ｘの値は、０．０１≦ｘ≦０．２５である
ことを特徴とする。
【００１５】そして、上記Ｓｉ1-xＧｅx層の厚さは、５
０Å乃至３００Åであることを特徴とする。
０Å乃至３００Åであることを特徴とする。
【００１６】
【実施例】本発明には、ここに記載する３つの好ましい
代替実施例があるが、これらの実施例は図１ないし５に
示すように製造される共通の基本構造を共有する。本発
明は、新しい縦型ＭＯＳへテロ接合ＦＥＴ（ＭＯＳＨＦ
ＥＴ）に関する。このＭＯＳＨＦＥＴは多層ウェハ内に
形成される。多層ウェハは、少くとも２つの異なる半導
体材料からなる少くとも４つの層を備える。
代替実施例があるが、これらの実施例は図１ないし５に
示すように製造される共通の基本構造を共有する。本発
明は、新しい縦型ＭＯＳへテロ接合ＦＥＴ（ＭＯＳＨＦ
ＥＴ）に関する。このＭＯＳＨＦＥＴは多層ウェハ内に
形成される。多層ウェハは、少くとも２つの異なる半導
体材料からなる少くとも４つの層を備える。
【００１７】図１は、本発明の好ましい実施例における
５層ウェハの断面図である。まず、厚さ１．０〜２．０
μｍのｎ+シリコン基板層１００は、その上に成長させ
た厚さ０．１〜０．３μｍのｎシリコン・ドレイン層１
０２を備える。基板層１００は、５×１０18／ｃｍ3の
ドーパント密度（Ｎds）を有する。ｎシリコン層１０２
は、１０17／ｃｍ3のドーパント密度（Ｎdd）を有す
る。次に、ｐ-ドープされたＳｉ1-xＧｅx（ｘはゲルマ
ニウムのモル分率）からなる２００Åの第１のチャネル
層１０４を、ｎシリコン層１０２の｛１００｝平面上に
成長させる。ｐ型シリコンの第２のチャネル層１０６
を、層１０４の上に成長させる。層１０６は、厚さ０．
１μｍで、ドーパント密度Ｎar＝１０15／ｃｍ3である
ことが好ましい。最後に、ドーパント密度Ｎdt＝１０18
／ｃｍ3のｎ型シリコンからなる０．２μｍのソース層
１０８を、層１０６の上に成長させる。
５層ウェハの断面図である。まず、厚さ１．０〜２．０
μｍのｎ+シリコン基板層１００は、その上に成長させ
た厚さ０．１〜０．３μｍのｎシリコン・ドレイン層１
０２を備える。基板層１００は、５×１０18／ｃｍ3の
ドーパント密度（Ｎds）を有する。ｎシリコン層１０２
は、１０17／ｃｍ3のドーパント密度（Ｎdd）を有す
る。次に、ｐ-ドープされたＳｉ1-xＧｅx（ｘはゲルマ
ニウムのモル分率）からなる２００Åの第１のチャネル
層１０４を、ｎシリコン層１０２の｛１００｝平面上に
成長させる。ｐ型シリコンの第２のチャネル層１０６
を、層１０４の上に成長させる。層１０６は、厚さ０．
１μｍで、ドーパント密度Ｎar＝１０15／ｃｍ3である
ことが好ましい。最後に、ドーパント密度Ｎdt＝１０18
／ｃｍ3のｎ型シリコンからなる０．２μｍのソース層
１０８を、層１０６の上に成長させる。
【００１８】第１のチャネル層１０４は、シリコン基板
上に成長させたＳｉ1-xＧｅxの薄い層でもよい。しか
し、２つの結晶の格子定数が異なるので、ゲルマニウム
とシリコンの合金中に歪みが生じる。その結果、合金の
ゲルマニウム結晶格子が圧縮されて、電子と正孔の移動
度が高まった仮像層になる。したがって、ｘは、この層
の歪みが維持されるような値でなければならない。した
がって、０．０１≦ｘ≦０．２５、好ましくはｘ＝０．
１８であるものとする。さらに、Ｓｉ1-xＧｅx層１０４
の厚さは、仮像単結晶構造を維持するのに十分な値であ
り、好ましくは５０〜３００Åの間である。層１０４の
ドーピング密度Ｎabは、１０15／ｃｍ3である。
上に成長させたＳｉ1-xＧｅxの薄い層でもよい。しか
し、２つの結晶の格子定数が異なるので、ゲルマニウム
とシリコンの合金中に歪みが生じる。その結果、合金の
ゲルマニウム結晶格子が圧縮されて、電子と正孔の移動
度が高まった仮像層になる。したがって、ｘは、この層
の歪みが維持されるような値でなければならない。した
がって、０．０１≦ｘ≦０．２５、好ましくはｘ＝０．
１８であるものとする。さらに、Ｓｉ1-xＧｅx層１０４
の厚さは、仮像単結晶構造を維持するのに十分な値であ
り、好ましくは５０〜３００Åの間である。層１０４の
ドーピング密度Ｎabは、１０15／ｃｍ3である。
【００１９】本発明のＭＯＳＨＦＥＴの好ましい実施例
は、これらの初期層１００〜１０８内で形成される。ま
ず、図２に示すように、溝１１０、１１２、１１４をそ
れぞれ層１０８、１０６、１０４中を貫通してエッチン
グする。中央の溝１１２は層１０２中に部分的に延び
る。本発明の好ましい実施例では、溝１１０、１１２、
１１４はそれぞれ、幅０．５μｍ以下である（これらの
溝は、装置サイズが最小になるように、出来るだけ狭く
することが望ましい）。溝１１０、１１２、１１４の間
のアイランド１１６および１１８は、幅０．１〜０．５
μｍである。これらのアイランドは、Ｓｉ層とＳｉＧｅ
層をＳＦ6プラズマおよびＣＦ3Ｂｒプラズマでメサ・エ
ッチングして溝１１０、１１２、１１４を形成する際
に、電子ビーム・リソグラフィで画定される。アイラン
ド１１６および１１８が、縦型ＭＯＳＨＦＥＴを画定す
る。
は、これらの初期層１００〜１０８内で形成される。ま
ず、図２に示すように、溝１１０、１１２、１１４をそ
れぞれ層１０８、１０６、１０４中を貫通してエッチン
グする。中央の溝１１２は層１０２中に部分的に延び
る。本発明の好ましい実施例では、溝１１０、１１２、
１１４はそれぞれ、幅０．５μｍ以下である（これらの
溝は、装置サイズが最小になるように、出来るだけ狭く
することが望ましい）。溝１１０、１１２、１１４の間
のアイランド１１６および１１８は、幅０．１〜０．５
μｍである。これらのアイランドは、Ｓｉ層とＳｉＧｅ
層をＳＦ6プラズマおよびＣＦ3Ｂｒプラズマでメサ・エ
ッチングして溝１１０、１１２、１１４を形成する際
に、電子ビーム・リソグラフィで画定される。アイラン
ド１１６および１１８が、縦型ＭＯＳＨＦＥＴを画定す
る。
【００２０】溝１１０、１１２、１１４をエッチングし
た後、ｎソース層１０８中にドーパント密度が約１０20
／ｃｍ3になるまでひ素をイオン注入する。このひ素ド
ーパントにより、抵抗性金属接触が確保され、ＭＯＳＨ
ＦＥＴソースがさらに画定される。
た後、ｎソース層１０８中にドーパント密度が約１０20
／ｃｍ3になるまでひ素をイオン注入する。このひ素ド
ーパントにより、抵抗性金属接触が確保され、ＭＯＳＨ
ＦＥＴソースがさらに画定される。
【００２１】ＭＯＳＨＦＥＴソースを画定した後、図３
で、溝１１０、１１２、１１４を、構造体の表面全体に
成長させたＳｉＯ2（酸化物）誘電体層１２０で埋め
る。図４で、ＳｉＯ2層１２０をフォトレジスト・パタ
ーン１３０を介して異方性エッチングして、溝１１０お
よび１１４を部分的に再び開け、アイランド１１６およ
び１１８の各々の一側面上に層１０８および１０６の側
壁を再露出させて、新しい溝１３２および１３４を形成
する。これらの新しい溝１３２および１３４は、チャネ
ル・ドーピング用の開口となる。
で、溝１１０、１１２、１１４を、構造体の表面全体に
成長させたＳｉＯ2（酸化物）誘電体層１２０で埋め
る。図４で、ＳｉＯ2層１２０をフォトレジスト・パタ
ーン１３０を介して異方性エッチングして、溝１１０お
よび１１４を部分的に再び開け、アイランド１１６およ
び１１８の各々の一側面上に層１０８および１０６の側
壁を再露出させて、新しい溝１３２および１３４を形成
する。これらの新しい溝１３２および１３４は、チャネ
ル・ドーピング用の開口となる。
【００２２】溝１３２および１３４を開けた後、図５
で、構造上に窒化シリコン１４０の保護層を選択的に付
着する。溝１３２および１３４内で窒化シリコン１４０
を異方性エッチングし、保護された層１０４および１０
６の側壁を残して、１４４と１４６においてシリコン・
チャネル層１０６の側壁を再露出させる。
で、構造上に窒化シリコン１４０の保護層を選択的に付
着する。溝１３２および１３４内で窒化シリコン１４０
を異方性エッチングし、保護された層１０４および１０
６の側壁を残して、１４４と１４６においてシリコン・
チャネル層１０６の側壁を再露出させる。
【００２３】図６で、ｐドープされた多結晶シリコン・
プラグ１５０および１５２から、外方拡散によってチャ
ネル層１０６をドープする。多結晶シリコン・プラグ１
５０および１５２は、構造体上に十分な多結晶シリコン
を付着または成長させ、溝１３２および１３４を埋めて
作成する。多結晶シリコンをｐドープしてもよく、ある
いは内部ドープされた多結晶シリコンを付着し、その後
にｐ型ドーパントをイオン注入し、その後多結晶シリコ
ン内へ拡散させてもよい。次に、前の溝１３２および１
３４中の多結晶シリコン・プラグ１５０および１５２を
残して、余分な多結晶シリコンをマスク層１３０の構造
表面からエッチングで除去する。
プラグ１５０および１５２から、外方拡散によってチャ
ネル層１０６をドープする。多結晶シリコン・プラグ１
５０および１５２は、構造体上に十分な多結晶シリコン
を付着または成長させ、溝１３２および１３４を埋めて
作成する。多結晶シリコンをｐドープしてもよく、ある
いは内部ドープされた多結晶シリコンを付着し、その後
にｐ型ドーパントをイオン注入し、その後多結晶シリコ
ン内へ拡散させてもよい。次に、前の溝１３２および１
３４中の多結晶シリコン・プラグ１５０および１５２を
残して、余分な多結晶シリコンをマスク層１３０の構造
表面からエッチングで除去する。
【００２４】ドーパントを多結晶シリコン・プラグ１５
０および１５２からチャネル層１０６内に拡散させるた
めに、構造を９００℃より低いアニール温度でアニール
する。アニール中に、ｐ型ドーパントが多結晶シリコン
・プラグ１５０および１５２からチャネル層１０６内へ
外方拡散し、図７の拡散領域１６０および１６２を形成
する。拡散領域１６０および１６２は、少くとも１０19
／ｃｍ3までドーピングすることが好ましい。
０および１５２からチャネル層１０６内に拡散させるた
めに、構造を９００℃より低いアニール温度でアニール
する。アニール中に、ｐ型ドーパントが多結晶シリコン
・プラグ１５０および１５２からチャネル層１０６内へ
外方拡散し、図７の拡散領域１６０および１６２を形成
する。拡散領域１６０および１６２は、少くとも１０19
／ｃｍ3までドーピングすることが好ましい。
【００２５】アニール後、マスク層１３０の残りの部分
を取り除く。二酸化シリコン１２０を中央の溝１１２か
ら取り除き、ｎソース層１０８の最上面１６４から選択
的に取り除く。最上面１６４を通常の化学機械式研磨ス
テップによって平面化すると、図８の構造が得られる。
図９で、平面化したソース表面１６４上に薄い窒化物層
１６８を付着させる。次に、図１０のように、多結晶シ
リコン・プラグ１５０および１５２を覆う窒化物キャッ
プ１７０および１７２と、中央の溝１１２の底部にある
薄い窒化物プラグ１７４とを残して、窒化物層を選択的
にエッチングする。
を取り除く。二酸化シリコン１２０を中央の溝１１２か
ら取り除き、ｎソース層１０８の最上面１６４から選択
的に取り除く。最上面１６４を通常の化学機械式研磨ス
テップによって平面化すると、図８の構造が得られる。
図９で、平面化したソース表面１６４上に薄い窒化物層
１６８を付着させる。次に、図１０のように、多結晶シ
リコン・プラグ１５０および１５２を覆う窒化物キャッ
プ１７０および１７２と、中央の溝１１２の底部にある
薄い窒化物プラグ１７４とを残して、窒化物層を選択的
にエッチングする。
【００２６】第１の好ましいＭＯＳＨＦＥＴは、ゲート
を画定することによって完成する。図１１で、厚さ１０
０Åのゲート酸化物１８０を溝１１２内に成長させてか
ら選択的にエッチングで除去してもよく、あるいはゲー
ト酸化物１８０を溝１１２内に選択的に付着させてもよ
い。ゲート１８２およびドレインとソースへの接点は、
様々な従来の方法によって作成することができる。ゲー
トは多結晶シリコンでも金属でもよい。多結晶シリコン
の場合は、多結晶シリコン層を付着して選択的にエッチ
ングし、多結晶シリコンＭＯＳＨＦＥＴゲート１８２、
ドレイン接点１８４、およびソース接点１８６を残す。
あるいは、金属を構造上に付着させてから選択的にエッ
チングで除去する。
を画定することによって完成する。図１１で、厚さ１０
０Åのゲート酸化物１８０を溝１１２内に成長させてか
ら選択的にエッチングで除去してもよく、あるいはゲー
ト酸化物１８０を溝１１２内に選択的に付着させてもよ
い。ゲート１８２およびドレインとソースへの接点は、
様々な従来の方法によって作成することができる。ゲー
トは多結晶シリコンでも金属でもよい。多結晶シリコン
の場合は、多結晶シリコン層を付着して選択的にエッチ
ングし、多結晶シリコンＭＯＳＨＦＥＴゲート１８２、
ドレイン接点１８４、およびソース接点１８６を残す。
あるいは、金属を構造上に付着させてから選択的にエッ
チングで除去する。
【００２７】本発明のＳｉ／ＳｉＧｅ接合は、高さ０．
０１〜０．０２ｅＶの電子障壁をチャネル内に形成する
伝導帯不連続点（電位スパイク）ΔＥｃと、高さ０．０
１〜０．０２ｅＶのホール障壁をチャネル内に形成する
価電子帯不連続点ΔＥｖを持つ。ΔＥｃは、ソースから
ドレインへの電子の流れを抑制するには十分ではない
が、通常ＭＯＳＦＥＴを悩ませるスレショルド値に達し
ないときの望ましくない電流を抑制する。ΔＥｖは、寄
生ＮＰＮバイポーラ・トランジスタの形成を抑制する。
さらに、多結晶シリコンから拡散されるドーパントはソ
ース／チャネル接合、すなわち層１０６と１０８の界面
までは延びないので、ソース接合の静電容量は小さく、
ドレインが軽くドープされたＦＥＴと類似している。ま
た、電子を下方に押しやる傾向のある不均一なドーパン
ト密度が、ドレイン内への通常の電流の流れを増やすの
で、ドレイン電流が増大する。
０１〜０．０２ｅＶの電子障壁をチャネル内に形成する
伝導帯不連続点（電位スパイク）ΔＥｃと、高さ０．０
１〜０．０２ｅＶのホール障壁をチャネル内に形成する
価電子帯不連続点ΔＥｖを持つ。ΔＥｃは、ソースから
ドレインへの電子の流れを抑制するには十分ではない
が、通常ＭＯＳＦＥＴを悩ませるスレショルド値に達し
ないときの望ましくない電流を抑制する。ΔＥｖは、寄
生ＮＰＮバイポーラ・トランジスタの形成を抑制する。
さらに、多結晶シリコンから拡散されるドーパントはソ
ース／チャネル接合、すなわち層１０６と１０８の界面
までは延びないので、ソース接合の静電容量は小さく、
ドレインが軽くドープされたＦＥＴと類似している。ま
た、電子を下方に押しやる傾向のある不均一なドーパン
ト密度が、ドレイン内への通常の電流の流れを増やすの
で、ドレイン電流が増大する。
【００２８】図１２は、層１０４と層１０６を交換し
た、すなわち層１０６'を層１０４'より前に成長させ
た、第２の好ましい実施例のＭＯＳＨＦＥＴである。こ
の好ましい代替実施例のＭＯＳＨＦＥＴは、第１の好ま
しい実施例のＭＯＳＨＦＥＴよりも衝突イオン化の影響
を受けにくい。この第２の好ましい実施例のＭＯＳＨＦ
ＥＴは、ドレインが軽くドープされたＦＥＴと類似の電
気的特性を持つ。したがって、第２の好ましい実施例の
ＭＯＳＦＥＴは、第１の好ましい実施例のＭＯＳＨＦＥ
Ｔよりも降伏電圧がさらに高い。軽くドープされた層１
０４'が高濃度にドープされた層１０６'と１０８を分離
しているので、この第２の好ましいＭＯＳＨＦＥＴの静
電容量は、第１の好ましい実施例のＭＯＳＨＦＥＴの静
電容量よりもさらに低くなる。
た、すなわち層１０６'を層１０４'より前に成長させ
た、第２の好ましい実施例のＭＯＳＨＦＥＴである。こ
の好ましい代替実施例のＭＯＳＨＦＥＴは、第１の好ま
しい実施例のＭＯＳＨＦＥＴよりも衝突イオン化の影響
を受けにくい。この第２の好ましい実施例のＭＯＳＨＦ
ＥＴは、ドレインが軽くドープされたＦＥＴと類似の電
気的特性を持つ。したがって、第２の好ましい実施例の
ＭＯＳＦＥＴは、第１の好ましい実施例のＭＯＳＨＦＥ
Ｔよりも降伏電圧がさらに高い。軽くドープされた層１
０４'が高濃度にドープされた層１０６'と１０８を分離
しているので、この第２の好ましいＭＯＳＨＦＥＴの静
電容量は、第１の好ましい実施例のＭＯＳＨＦＥＴの静
電容量よりもさらに低くなる。
【００２９】以上のどちらのＭＯＳＨＦＥＴの実施例も
裏側のドレイン接点１８４を有するが、図１３に示す第
３の好ましい実施例はそれを有さない。第３の好ましい
実施例のＭＯＳＨＦＥＴは、絶縁基板２００ならびに上
側のドレイン接点２０２および２０４を備える。第２お
よび第３の実施例のＭＯＳＨＦＥＴはどちらも、特記す
る点以外は、第１の実施例を実施するために従ったステ
ップと実質的に同じステップに従って作成される。３つ
の好ましい実施例のどれでも、層状ウェハの層厚が正確
に制御できるので、著しい短チャネル効果を招くことな
くＭＯＳＨＦＥＴのチャネル長を１００Åまで短くする
ことができる。この１００ÅのＭＯＳＨＦＥＴは、低い
出力コンダクタンス、低いしきい値電圧および静電容
量、高い相互コンダクタンスおよびカットオフ周波数を
有する。
裏側のドレイン接点１８４を有するが、図１３に示す第
３の好ましい実施例はそれを有さない。第３の好ましい
実施例のＭＯＳＨＦＥＴは、絶縁基板２００ならびに上
側のドレイン接点２０２および２０４を備える。第２お
よび第３の実施例のＭＯＳＨＦＥＴはどちらも、特記す
る点以外は、第１の実施例を実施するために従ったステ
ップと実質的に同じステップに従って作成される。３つ
の好ましい実施例のどれでも、層状ウェハの層厚が正確
に制御できるので、著しい短チャネル効果を招くことな
くＭＯＳＨＦＥＴのチャネル長を１００Åまで短くする
ことができる。この１００ÅのＭＯＳＨＦＥＴは、低い
出力コンダクタンス、低いしきい値電圧および静電容
量、高い相互コンダクタンスおよびカットオフ周波数を
有する。
【００３０】本発明の上記の好ましい実施例は、ｐ型材
料とｎ型材料の特定が配列の場合について記載したが、
本発明から逸脱することなくｐ型ドーパントとｎ型ドー
パントを交換できることが当業者には理解されよう。
料とｎ型材料の特定が配列の場合について記載したが、
本発明から逸脱することなくｐ型ドーパントとｎ型ドー
パントを交換できることが当業者には理解されよう。
【００３１】
【発明の効果】以上のように、本発明によれば、短チャ
ネルＭＯＳＦＥＴの基板漏れを低減し、同時に降伏電圧
を高め、かつ回路性能を改善することができる。
ネルＭＯＳＦＥＴの基板漏れを低減し、同時に降伏電圧
を高め、かつ回路性能を改善することができる。
【図１】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の最初の段階を示す構造断面図である。
ＳＨＦＥＴ製造の最初の段階を示す構造断面図である。
【図２】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の図１に続く段階を示す構造断面図であ
る。
ＳＨＦＥＴ製造の図１に続く段階を示す構造断面図であ
る。
【図３】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の図２に続く段階を示す構造断面図であ
る。
ＳＨＦＥＴ製造の図２に続く段階を示す構造断面図であ
る。
【図４】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の図３に続く段階を示す構造断面図であ
る。
ＳＨＦＥＴ製造の図３に続く段階を示す構造断面図であ
る。
【図５】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の図４に続く段階を示す構造断面図であ
る。
ＳＨＦＥＴ製造の図４に続く段階を示す構造断面図であ
る。
【図６】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の図５に続く段階を示す構造断面図であ
る。
ＳＨＦＥＴ製造の図５に続く段階を示す構造断面図であ
る。
【図７】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の図６に続く段階を示す構造断面図であ
る。
ＳＨＦＥＴ製造の図６に続く段階を示す構造断面図であ
る。
【図８】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の図７に続く段階を示す構造断面図であ
る。
ＳＨＦＥＴ製造の図７に続く段階を示す構造断面図であ
る。
【図９】本発明の好ましい第１の実施例による縦型ＭＯ
ＳＨＦＥＴ製造の図８に続く段階を示す構造断面図であ
る。
ＳＨＦＥＴ製造の図８に続く段階を示す構造断面図であ
る。
【図１０】本発明の好ましい第１の実施例による縦型Ｍ
ＯＳＨＦＥＴ製造の図９に続く段階を示す構造断面図で
ある。
ＯＳＨＦＥＴ製造の図９に続く段階を示す構造断面図で
ある。
【図１１】本発明の好ましい第１の実施例による縦型Ｍ
ＯＳＨＦＥＴ製造の図１０に続く段階を示す構造断面図
である。
ＯＳＨＦＥＴ製造の図１０に続く段階を示す構造断面図
である。
【図１２】本発明の好ましい第２の実施例によるＭＯＳ
ＨＦＥＴの構造断面図である。
ＨＦＥＴの構造断面図である。
【図１３】図１３は、本発明の好ましい第３の実施例に
よるＭＯＳＨＦＥＴの構造断面図である。
よるＭＯＳＨＦＥＴの構造断面図である。
１００ シリコン基板層 １０２ ｎシリコン・ドレイン層 １０４ 第１チャネル層 １０６ 第２チャネル層 １０８ ソース層 １１０ 溝 １１２ 溝 １１４ 溝 １１６ アイランド １１８ アイランド １２０ 酸化物誘電体層 １３０ フォトレジスト・パターン １３２ 溝 １３４ 溝 １４０ シリコン窒化物 １４２ シリコン窒化物 １５０ ｐドープ多結晶シリコン・プラグ １５２ ｐドープ多結晶シリコン・プラグ １６０ 拡散領域 １６２ 拡散領域 １６８ 窒化物層 １７０ 窒化物キャップ １７２ 窒化物キャップ １７４ 窒化物プラグ １８０ ゲート酸化物 １８２ 多結晶ＭＯＳＨＦＥＴゲート １８４ ドレイン接点 １８６ ソース接点
Claims (10)
- 【請求項１】ドレイン層として働く一導電型のシリコン
基板と、 該シリコン基板の第１表面の上に設けられ、ドレイン層
として働く一導電型の第１シリコン層と、 該第１シリコン層の上に設けられ、第１チャネル層とし
て働く反対導電型のＳｉ1-xＧｅx層と、 該Ｓｉ1-xＧｅx層の上に設けられ、第２チャネル層とし
て働く反対導電型の第２シリコン層と、 該第２シリコン層の上に設けられ、ソース層として働く
一導電型の第３シリコン層と、 該第３シリコン層の表面から該第３シリコン層、上記第
２シリコン層及び上記Ｓｉ1-xＧｅx層を貫通して設けら
れた溝と、 該溝を取り囲む上記第３シリコン層の表面と、上記溝に
より露出された上記第３シリコン層の側壁、上記第２シ
リコン層の側壁及び上記Ｓｉ1-xＧｅx層の側壁と、上記
溝により露出された上記第１シリコン層の表面とを覆っ
て設けられたゲート絶縁層と、 該ゲート絶縁層を覆って設けられたゲート電極と、 上記半導体基板の上記第１表面と反対側の第２表面の上
に設けられたドレイン電極と、 上記第３シリコン層の表面に設けられたソース電極とを
有するＭＯＳヘテロ接合電界効果トランジスタ。 - 【請求項２】ドレイン層として働く一導電型のシリコン
基板と、 該シリコン基板の第１表面の上に設けられ、ドレイン層
として働く一導電型の第１シリコン層と、 該第１シリコン層の上に設けられ、第１チャネル層とし
て働く反対導電型の第２シリコン層と、 該第２シリコン層の上に設けられ、第２チャネル層とし
て働く反対導電型のＳｉ1-xＧｅx層と、 該Ｓｉ1-xＧｅx層の上に設けられ、ソース層として働く
一導電型の第３シリコン層と、 該第３シリコン層の表面から該第３シリコン層、上記Ｓ
ｉ1-xＧｅx層及び上記第２シリコン層を貫通して設けら
れた溝と、 該溝を取り囲む上記第３シリコン層の表面と、上記溝に
より露出された上記第３シリコン層の側壁、上記Ｓｉ
1-xＧｅx層の側壁及び上記第２シリコン層の側壁と、上
記溝により露出された上記第１シリコン層の表面とを覆
って設けられたゲート絶縁層と、 該ゲート絶縁層を覆って設けられたゲート電極と、 上記半導体基板の上記第１表面と反対側の第２表面の上
に設けられたドレイン電極と、 上記第３シリコン層の表面に設けられたソース電極とを
有するＭＯＳヘテロ接合電界効果トランジスタ。 - 【請求項３】絶縁基板の上に設けられた一導電型の第１
シリコン層と、 該第１シリコン層の上に設けられ、ドレイン層として働
く一導電型の第２シリコン層と、 該第２シリコン層の上に設けられ、第１チャネル層とし
て働く反対導電型の第３シリコン層と、 該第３シリコン層の上に設けられ、第２チャネル層とし
て働く反対導電型のＳｉ1-xＧｅx層と、 該Ｓｉ1-xＧｅx層の上に設けられ、ソース層として働く
一導電型の第４シリコン層と、 該第４シリコン層の表面から該第４シリコン層、上記Ｓ
ｉ1-xＧｅx層及び上記第３シリコン層を貫通して設けら
れた溝と、 該溝を取り囲む上記第４シリコン層の表面と、上記溝に
より露出された上記第４シリコン層の側壁、上記Ｓｉ
1-xＧｅx層の側壁及び上記第３シリコン層の側壁と、上
記溝により露出された上記第２シリコン層の表面とを覆
って設けられたゲート絶縁層と、 該ゲート絶縁層を覆って設けられたゲート電極と、 上記第２シリコン層の側壁に設けられたドレイン電極
と、 上記第４シリコン層の表面に設けられたソース電極とを
有するＭＯＳヘテロ接合電界効果トランジスタ。 - 【請求項４】上記ｘの値は、０．０１≦ｘ≦０．２５で
あることを特徴とする請求項１、請求項２又は請求項３
記載のＭＯＳヘテロ接合電界効果トランジスタ。 - 【請求項５】上記Ｓｉ1-xＧｅx層の厚さは、５０Å乃至
３００Åであることを特徴とする請求項４記載のＭＯＳ
ヘテロ接合電界効果トランジスタ。 - 【請求項６】上記第３シリコン層の表面から該第３シリ
コン層、上記第２シリコン層及び上記Ｓｉ1-xＧｅx層を
貫通する第１の追加の溝が上記溝の隣に設けられ、 該追加の溝内に絶縁材料が充填され、 該絶縁材料に、上記第３シリコン層の側壁及び上記第２
シリコン層の側壁を露出する第２の追加の溝が設けら
れ、 該第２の追加の溝内に上記露出された第３シリコン層の
側壁を覆う絶縁物層が設けられ、 上記第２の追加の溝内に反対導電型の多結晶シリコンが
充填され、 該多結晶シリコンからの反対導電型の不純物が、上記第
２シリコン層と上記第３シリコン層との間の接合に達し
ないように、上記第２シリコン層内に拡散されているこ
とを特徴とする請求項１、請求項２、請求項３、請求項
４又は請求項５記載のＭＯＳヘテロ接合電界効果トラン
ジスタ。 - 【請求項７】（ａ）ドレイン層として働く一導電型のシ
リコン基板の第１表面の上にドレイン層として働く一導
電型の第１シリコン層を形成する工程と、 （ｂ）該第１シリコン層の上に第１チャネル層として働
く反対導電型のＳｉ1-xＧｅx層を形成する工程と、 （ｃ）該Ｓｉ1-xＧｅx層の上に第２チャネル層として働
く反対導電型の第２シリコン層を形成する工程と、 （ｄ）該第２シリコン層の上にソース層として働く一導
電型の第３シリコン層を形成する工程と、 （ｅ）該第３シリコン層の表面から該第３シリコン層、
上記第２シリコン層及び上記Ｓｉ1-xＧｅx層を貫通する
溝を形成する工程と、 （ｆ）該溝を取り囲む上記第３シリコン層の表面と、上
記溝により露出された上記第３シリコン層の側壁、上記
第２シリコン層の側壁及び上記Ｓｉ1-xＧｅx層の側壁
と、上記溝により露出された上記第１シリコン層の表面
とを覆ってゲート絶縁層を形成する工程と、 （ｇ）該ゲート絶縁層を覆ってゲート電極を形成する工
程と、 （ｈ）上記半導体基板の上記第１表面と反対側の第２表
面の上にドレイン電極を形成すると共に、上記第３シリ
コン層の表面にソース電極を形成する工程とを有するＭ
ＯＳヘテロ接合電界効果トランジスタの製造方法。 - 【請求項８】（ａ）ドレイン層として働く一導電型のシ
リコン基板の第１表面の上にドレイン層として働く一導
電型の第１シリコン層を形成する工程と、 （ｂ）該第１シリコン層の上に第１チャネル層として働
く反対導電型のＳｉ1-xＧｅx層を形成する工程と、 （ｃ）該Ｓｉ1-xＧｅx層の上に第２チャネル層として働
く反対導電型の第２シリコン層を形成する工程と、 （ｄ）該第２シリコン層の上にソース層として働く一導
電型の第３シリコン層を形成する工程と、 （ｅ）該第３シリコン層の表面から該第３シリコン層、
上記第２シリコン層及び上記Ｓｉ1-xＧｅx層をそれぞれ
貫通する、順番に並べられた第１の溝、第２の溝及び第
３の溝を形成する工程と、 （ｆ）上記第１の溝、上記第２の溝及び上記第３の溝内
を絶縁材料で充填する工程と、 （ｇ）上記第１の溝及び上記第３の溝の上記絶縁材料
に、上記第３シリコン層の側壁及び上記第２シリコン層
の側壁をそれぞれ露出する第４の溝及び第５の溝を形成
する工程と、 （ｈ）上記第４の溝内に、上記露出された第３シリコン
層の側壁を覆う絶縁物層を形成すると共に、上記第５の
溝内に、上記露出された第３シリコン層の側壁を覆う絶
縁物層を形成する工程と、 （ｉ）上記第４の溝及び上記第５の溝内に、反対導電型
の多結晶シリコンを充填し、該多結晶シリコンから反対
導電型の不純物を上記第２シリコン層に拡散する工程
と、 （ｊ）上記第２の溝内の上記絶縁材料を除去する工程
と、 （ｋ）上記第２の溝を取り囲む上記第３シリコン層の表
面と、上記第２の溝により露出された上記第３シリコン
層の側壁、上記第２シリコン層の側壁及び上記Ｓｉ1-x
Ｇｅx層の側壁と、上記第２の溝により露出された上記
第１シリコン層の表面とを覆ってゲート絶縁層を形成す
る工程と、 （ｌ）該ゲート絶縁層を覆ってゲート電極を形成する工
程と、 （ｍ）上記半導体基板の上記第１表面と反対側の第２表
面の上にドレイン電極を形成すると共に、上記第３シリ
コン層の表面にソース電極を形成する工程とを有するＭ
ＯＳヘテロ接合電界効果トランジスタの製造方法。 - 【請求項９】上記ｘの値は、０．０１≦ｘ≦０．２５で
あることを特徴とする請求項７又は請求項８記載のＭＯ
Ｓヘテロ接合電界効果トランジスタの製造方法。 - 【請求項１０】上記Ｓｉ1-xＧｅx層の厚さは、５０Å乃
至３００Åであることを特徴とする請求項９記載のＭＯ
Ｓヘテロ接合電界効果トランジスタの製造方法。
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|---|---|---|---|
| US07/984,607 US5385853A (en) | 1992-12-02 | 1992-12-02 | Method of fabricating a metal oxide semiconductor heterojunction field effect transistor (MOSHFET) |
| US984607 | 1992-12-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224435A JPH06224435A (ja) | 1994-08-12 |
| JP2511641B2 true JP2511641B2 (ja) | 1996-07-03 |
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ID=25530697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5295876A Expired - Lifetime JP2511641B2 (ja) | 1992-12-02 | 1993-11-26 | Ｍｏｓヘテロ接合電界効果トランジスタ及び製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5385853A (ja) |
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