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KR20060082803A - 샘플 속도 변환기 - Google Patents

샘플 속도 변환기 Download PDF

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Publication number
KR20060082803A
KR20060082803A KR1020060003122A KR20060003122A KR20060082803A KR 20060082803 A KR20060082803 A KR 20060082803A KR 1020060003122 A KR1020060003122 A KR 1020060003122A KR 20060003122 A KR20060003122 A KR 20060003122A KR 20060082803 A KR20060082803 A KR 20060082803A
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KR
South Korea
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sample rate
window
filter
asrc
rate converter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020060003122A
Other languages
English (en)
Inventor
피에르루이기 로 무지오
하인리히 쉐만
Original Assignee
톰슨 라이센싱
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 톰슨 라이센싱 filed Critical 톰슨 라이센싱
Publication of KR20060082803A publication Critical patent/KR20060082803A/ko
Withdrawn legal-status Critical Current

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Abstract

본 발명은 오디오 데이터 또는 비디오 데이터와 같은 디지털 데이터의 샘플 속도의 변환을 위한 비동기 샘플 속도 변환기(ASRC : asynchronous sample rate converter)에 관한 것이다.
높은 과샘플링 또는 하위샘플링 계수의 경우, ASRC는 상당히 복잡해진다. 본 발명의 목적은 이러한 목적을 위해 단순화된 설계를 갖는 ASRC를 제공하는 것이다.
n-탭 다단계 필터를 갖는 ASRC를 사용하는 것이 제안되었고, 계산 실체는 필터 계수의 다항식 계산을 수행한다. 골 주파수에서의 감쇠는 파르젠 창(Parzen window) 또는 직교 창(Quadratic window)을 사용할 때 최상이 된다.

Description

샘플 속도 변환기{SAMPLE RATE CONVERTER}
도 1은 감소된 계산 복잡도를 갖는 ASRC를 도시하는 도면.
도 2는 주파수 영역에서 파르젠 창, 직교 창, 및 (비교를 위해) 삼각형 창을 도시하는 그래프.
도 3은 파르젠 창과 직교 창의 첫 번째 5개 골을 도시하는 도면.
도 4는 파르젠 창과 직교 창의 첫 번째 골을 보다 상세하게 도시하는 도면.
도 5는 직교 창의 경우 필터 계수의 생성을 예시하는 회로.
도 6은 파르젠 창의 경우 필터 계수의 생성을 예시하는 회로.
도 7은 도 1의 ASRC를 포함하는 회로.
<도면 주요 부분에 대한 부호의 설명>
1 : ASRC 2 : n-탭 다단계 필터
3 : 지연 파이프라인 4 : 디지털 신호 처리기
5 : 블록 6 : 데이터 레지스터
7 : 메모리 유니트 8 : 출력 포트
9 : 계산 실체 10 : 입력 포트
11 : 회로 12 : 보간 스테이지
13 : 보간 유니트 14 : 제 1 보간 유니트
15 : 마지막 보간 유니트 16 : 데시메이션 스테이지
17 : 데시메이션 유니트
본 발명은 전자 디바이스, 특히 디지털로 샘플링된 데이터의 변환을 위한 회로 및 방법에 관한 것이다. 본 발명은 데이터 스트림의 샘플 속도가 변해야만 하는 모든 분야에서, 특히 오디오 시스템과 비디오 시스템에서 사용될 수 있다. 다른 응용으로는 예컨대 ADSL과 같은 원거리통신 시스템의 디지털 변조기에서 베이스 밴드신호의 샘플링 속도의 디지털 변조기의 높은 샘플링 속도로의 적응을 들 수 있다.
오디오 신호 또는 비디오 신호와 같은 아날로그 신호를 디지털 샘플링하는 것이 일반적으로 알려져 있다. 샘플링된 신호를 처리할 때, 다른 샘플링 속도를 갖는 샘플링된 데이터를 혼합하는 것이 간혹 바람직하다. 이러한 혼합을 위하여, 샘플링된 신호가 제 1 샘플 속도로부터 제 2 샘플 속도로 변환되는 샘플 속도 변환이 필요하다. 일 예로서, 오디오 신호는 간혹 11.025, 22.05 또는 44.1 KHz의 속도로, 또는 8, 16, 32 또는 48 KHz로 샘플링된다. 8 KHz로부터 11.025 KHz로 신호를 변환하는 것은 441/320의 샘플링 계수를 적용하는 것을 의미하고, 이는 신호 품질의 열화를 회피하기 위하여 복잡한 변환기를 필요로 한다.
샘플 속도 변환기는 동기 샘플 속도 변환기와 비동기 샘플 속도 변환기로 분류될 수 있다. 첫 번째 경우, 출력 샘플링 속도와 입력 샘플링 속도의 비율인 샘플 링 계수는 441/320과 같은 유리수이다. 후자의 경우, 비율은 유리수로 표현될 수 없다.
미국특허 제5,907,295호는 동기 샘플 속도 변환기(SSRC : synchronous sample rate converter)를 개시한다. 사용되는 SSRC는 2단계 변환기이다. 제 1 단계는 L-탭의 저역 FIR이고, 제 2 스테이지는 선형 보간기이다. 제 1 단계는 Q0/P0의 계수로 샘플링 속도를 조정하고, 제 2 스테이지는 Q1/P1의 계수로 조정하여, 전체 샘플링 계수 Q/P = Q0/P0 * Q1/P1 이다. SSRC를 두 단계로 분할하는 것은 L-탭 FIR 내의 감소된 계수 저장장치를 초래한다. 이러한 SSRC는 1/8보다 적은 샘플링 계수, 또는 8 보다 큰 샘플링 계수에 대해 적합하지 않다. 신호대 잡음비(SNR)에 관한 그 성능 역시 제한된다.
미국특허 제5,666,299호는 비동기 샘플 속도 변환기(ASRC : asynchronous sample rate converter)를 개시한다. ROM에 저장된 필터 계수의 수는 ASRC의 설계에 의해 줄어든다. 이러한 ASRC는 1/8보다 적은 샘플링 계수, 또는 8보다 큰 샘플링 계수에는 적합하지 않다. 이의 SNR 역시 제한된다.
미국특허 제5,638,010호는, 높은 샘플링 계수를 갖는 ASRC의 동기화를 위한, 디지털 위상 동기 루프 내에서 디지털 제어되는 발진기(DCO : digitally controlled oscillator)를 개시한다. 이러한 목적으로 위하여, DCO는 적합한 클록 신호를 생성한다. 또한 데이터 샘플의 정확한 보간을 위하여 사용될 수 있는 나머지 신호를 생성한다. 이러한 나머지 신호는 DCO의 순간 단계에 관련된다.
"디지털 오디오를 위한 스테레오 비동기 디지털 샘플 속도 변환기"(일본의 전자정보통신학회(IEICE) 회보, 일본, 도쿄, Vol E77-C(1994), no. 5, 811-818쪽)에서 Adams 등은 n-탭(n : 정수) 다단계 필터(2)와, 필터 계수를 계산하기 위한 계산 실체(5,9)를 포함하는 비동기 샘플 속도 변환기를 개시하였다.
본 발명의 목적은, 제 1 값으로부터 제 2 값으로 샘플 속도를 변환시키기 위한 고성능 ASRC와 대응 방법을 제공하는 것이다. ASRC와 그 방법은 과샘플링된 입력 신호와 변환기의 매우 높거나 매우 낮은 샘플링 계수를 위하여 사용될 수 있어야 한다.
본 발명에 따라 상술한 목적은 청구범위 독립항에서 한정된 특성을 제공함으로써 얻어진다. 본 발명에 따른 바람직한 실시예는 종속 청구항에서 한정된 특성을 추가적으로 포함한다. 청구범위에서 임의의 참조 부호는 본 발명의 범주를 제한하는 것으로 해석되지 않아야 한다는 것을 강조한다.
본 발명에 따라, 상술한 목적은, n이 정수인 n개-탭의 다단계 필터와, 필터 계수를 계산하기 위한 계산 실체를 포함하여, 계산 실체가 필터 계수를 계산하기 위하여 파르젠 창(Parzen window)을 사용하거나, 직교 창을 사용하기 위하여 적응되는, 비동기 샘플 속도 변환기에 의해 달성된다.
대응하는 방법은 디지털 샘플링된 데이터의 샘플 속도를 종래의 n-탭 필터를 사용하여 제 1 샘플 속도로부터 제 2 샘플 속도로 변환하여, 필터 계수가 파르젠 창을 사용하여 또는 직교 창을 사용하여 계산되는 방법이다.
본 발명의 이들 및 다른 양상은 이후에 기술되는 실시예로부터 자명해질 것이고 이를 통해 설명될 것이다.
도 1은 본 발명에 따른 ASRC(1)를 개략적으로 도시한다. ASRC(1)는 4-탭 다단계 필터(2)를 포함하고, 이 필터(2)는 지연 파이프라인(3)과 디지털 신호 처리기(DSP)(4)를 포함한다. 클록 신호(ascr_clk_in)는 지연 파이프라인(3)을 인에이블시키고, 입력 데이터(data_in)를 순차적으로 데이터 레지스터(또는 플립-플롭)(6)를 통과하여 클로킹(clocking)하여, 가장 왼쪽 레지스터가 가장 새로운 샘플을 포함하고, 가장 오른쪽 레지스터가 가장 오래된 샘플을 포함하게 된다.
클록 신호(asrc_clk_in)는 일반적으로 지터형 클록인데, 왜냐하면 이 클록 신호는 asrc_clk_out와 위상이 동기가 맞춰지고, data_in과 주파수가 동기가 맞춰지기 때문이다. 전형적으로 이러한 클록은 디지털 PLL의 DCO에 의해 생성된다. 이러한 DCO는 동일한 클록 신호(asrc_clk_out)를 사용하고, 이러한 클록 신호(asrc_clk_out)는 모든 레지스터(6)를 동기화시킨다.
ASRC(1)는 입력 데이터(data_in)가 과샘플링된 신호에 의해 표현될 때, 편리하게 사용될 수 있다. 이러한 발표를 위하여, 과샘플링된 신호는 최소 샘플링 속도(FMIN)보다 상당히 더 높은 샘플링 속도를 갖는 신호로 이해되어야 한다. 나이퀴스트 이론은 고려하면, 최소 샘플링 속도(FMIN)는 대역폭의 두 배이다. 필터링은 데이터 레지스터(6)로부터 샘플링 점을 평균화함으로써 수행될 수 있다. 샘플링 점은 DSP(4)에 의해 이들의 대응하는 가중/필터 계수로 곱해진다. 가중된 모든 샘플 점의 합은 DSP(4)에 의해 출력포트(8)에서 출력된다.
도 1에서, n-탭 필터(2)(n은 정수)는 4개의 탭을 갖는다. 그러나 본 발명은 4개의 탭의 경우로 제한되는 것은 아니다. n은 2,3,4,.... 10 이상까지 되도록 선택될 수 있다.
필터 계수를 생성하는 두 가지 방법이 존재한다.
제 1 가능성은 계산 실체에 의한 필터 계수의 생성인데, 계산 실체는 n-탭 다단계 필터(2)의 외부 위치에 존재한다. 이러한 계산 실체는 DSP 또는 주문형 집적회로(ASIC)와 같은 하드웨어가 될 수 있거나, 또는 원격 컴퓨터 상에서 실행되는 컴퓨터 프로그램이 될 수 있다.
제 2 가능성은 계산 실체에 의한 필터 계수의 생성인데, 계산 실체는 n-탭 다단계 필터(2) 내의 위치에 존재한다. 즉, 계산 실체는 n-탭 다단계 필터(2)의 부분이다. 이 경우, 계산 실체는 도 1의 계수 생성기(5)이다. 유리하게, 계수 생성기(5)는 입력 신호가 과샘플링된 신호일 때 제한된 복잡도를 갖는다.
제 1 가능성이 선택될 때, n-탭 다단계 필터는 외부에서(n-탭 다단계 필터의 밖) 생성되는 필터 계수를 위한 메모리 공간을 제공하여야만 한다. 이 경우, 위상 신호는 4개의 독립 메모리 유니트(7)의 판독 어드레스로서 사용되어, 블록(5)의 각 메모리 유니트(7)는 특정 계수의 2P개의 가능한 값 모두를 취할 수 있고, 여기에서 P= 단계 신호의 비트수이다. 정확한 보간을 위하여, 예컨대 P=9에 대해, 블록(5)에 서의 요구되는 메모리는 29*4 워드이다. 위의 설명으로부터 유도되는 바와 같이, 블록(5)은 이러한(제 1) 동작 모드에서 순수한 메모리 블록이다. 블록(9)은 외부 계산 실체로서 간주될 수 있다.
제 2 가능성이 선택될 때, 계산 실체(5)에 의한 필터 계수의 다항식 계산을 위하여 단계 신호가 사용된다. 전형적으로, 단계 신호는 디지털 PLL의 DCO에 의해 생성된다. 4개의 계수는 C1 = A1 * I + B1 * I2 + C1 * I3 + D1 * I3 이고, 여기에서 1은 1에서 4까지의 지수이고, I는 입력 단계 신호이다.
계수는 실시간으로 계산되거나(온라인 계산), 사전에 로딩된다(오프라인 계산).
필터 계수를 생성하는 제 2 가능성이 선택된다면, 필터 계수의 계산은 블록(5)에서 수행된다. 이러한(제 2) 동작 모드에서, 블록(5)은 계수 생성기 또는 계산 실체이다. 계산 실체로 작용하는 블록(5)의 상세 사항은 블록(9)을 통해 시각화된다. 그러나, 블록(9)은 단지 블록(5)의 표시이고, 별도의 물리적 실체가 아님이 강조되어야 한다. 따라서 블록(9)은 블록(5)으로 줌(zoom)된다. 상수(A1, B1, C1, D1 등)는 작은 메모리 유니트(미도시)로부터 검색된다. 이러한 예에서, 3차 다항식이 선택되어, 전체 16개 계수가 저장되는데, 각 계수는 오직 4 워드의 메모리 공간을 필요로 한다. 계수 생성기에 대한 이러한 해결책은 추가 다항식 계산을 희생하여 필요한 메모리를 감소시키는데, 이는 매우 정확한 보간이 필요할 때 일반적으로 더 양호하다.
본 발명은 다항식 스마트 창(smart window)으로서 파르젠 창 또는 직교 창을 사용한다. "de la Valle Poussin window"로도 언급되는 파르젠 창은 3차 다항식이고, 다음과 같이 정의된다.
Figure 112006001945458-PAT00001
n은 시간 샘플의 지수이고, N+1은 창의 전체 길이다. 다른 대안에 있어서, 직교 창이 선택된다. 이는 다음과 같이 정의되는 2차 다항식이다.
Figure 112006001945458-PAT00002
두 창은 도 2에서 시간 영역에 도시되었고, 여기에서 y좌표는 1로 정규화되었다. 또한 종래기술로부터 기본적으로 알려진 삼각형 창이 도시되었다. 그래프는 (상부에서 바닥으로)직교 창, 파르젠 창, 및 삼각형 창으로부터 생성되었다. 이러한 2차 또는 3차 다항식의 장점은, 에일리어싱(aliasing)을 회피하기 위하여 특히 높은 감쇠를 갖는, 본보기 필터의 주파수 영역에서의 반복적인 골이다.
두 창이 삼각형 창 또는 사각형 창과 비교할 때 (반복적인 골에서의 감쇠에 관한 한) 더 양호한 성능을 보인다. 상술한 감쇠에 관한 한, 파르젠 창이 직교 창보다 훨씬 더 우수하다. 직교 창의 성능은 파르젠 창과 삼각형 창의 사이에 있다.
직교 창은, y=0 주위에서의 우대칭(even symmetry), (-N/4, 0.5)과 (N/4, 0.5) 주위에서의 기대칭(odd symmetry)의 이중 대칭을 보이기 때문에, 스마트 창이다. 기대칭은 4개 샘플의 배수가 사용될 때 유용한데, 왜냐하면 이 경우 샘플의 절반이 다른 곱셈 없이 계산될 수 있어서, 단순한 뺄셈만을 적용시키기 때문이다.
도 3은 주파수 영역에서 파르젠 창과 직교 창의 첫 번째 5개 돌출부를 도시한다. 비교를 위하여, 직사각형 창과 삼각형 창이 역시 도시되었다. 제 2 돌출부를 볼 때, 그래프는 (상부에서 바닥으로) 직사각형 창, 삼각형 창, 두 개의 최대값을 갖는 직교 창, 및 파르젠 창으로부터 생성된다. y축은 dB 단위의 감쇠를 나타내고, x축은 F 단위로 분할되었다. F는 ASRC의 입력에서 샘플링 주파수를 나타낸다. 이러한 비교를 가능하게 하기 위하여, 직교 창과 파르젠 창의 지속 기간은 두배가 되어, 적절한 주파수에서의 주파수 영역에서 첫 번째 골을 얻게 된다. 두배가 된 지속 기간은 두 배수의 탭을 의미한다. 즉 파르젠 창과 직교 창에 대해 4개 탭, 삼각형 창의 경우 2개 탭, 및 사각형 창의 경우 오직 한 개의 탭. 첫 번째 골이 가장 중요한데, 왜냐 하면 감쇠가 다른 골에서 증가하기 때문이다. 볼 수 있는 바와 같이, 파르젠 창과 직교 창에 대한 감쇠는 필요한 만큼 특히 높다.
직교 창의 다른 장점은 중간 주파수에서 2차 골을 생성한다는 점이다. 이는 과샘플링 스테이지가 추가적인 저지 대역 감쇠를 나타낸다는 것을 의미한다.
파르젠 창과 직교 창의 또 다른 장점은, 주파수 영역에서 이들의 급강하가 특히 폭 넓어, 골 주파수에서의 대역폭 요건이 쉽게 충족된다는 점이다. 이것은 dB 단위의 감쇠가 헤르쯔 단위의 주파수에 대해 도시된 도 4의 도움으로 쉽게 볼 수 있다. 그래프는 (상부에서 바닥으로) 사각형 창, 삼각형 창, 직교 창 및 파르젠 창 으로부터 생성된다. 직교 창은 전체 대역폭에서 적어도 -125 dB 감쇠된다. 이것은 큰 여유를 갖는 16비트 오디오의 규격을 충족시킨다. 20비트 오디오는 작은 여유를 갖고 충족된다. 파르젠 창은 더 우수하여, 특히 디지털 오디오의 고급 응용에 매우 적합하다. 비교를 위해, 모두 종래 기술에서 사용되는 사각형 창과 삼각형 창의 첫 번째 골이 역시 도시된다. +/- 20 KHz의 대역폭 내에서 이들의 감쇠는 보상이 필요할 정도로 훨씬 더 열악하다.
파르젠 창과 직교 창의 상기 수식은, DCO에 의해 제공될 수 있는 단계 신호를 사용하여 필터 계수를 계산하는데 직접 사용될 수 없다. 직교 창의 경우, 계수(C1, C2, C3 및 C4)는 다음과 같이 계산된다.
Figure 112006001945458-PAT00003
Figure 112006001945458-PAT00004
Figure 112006001945458-PAT00005
Figure 112006001945458-PAT00006
k는 필터 이득을 결정하는 상수이다.
Figure 112006001945458-PAT00007
는 DCO로부터의 위상 신호이고,
Figure 112006001945458-PAT00008
이고, 여기에서 P는 DCO의 누산기로부터의 단계 신호의 비트수이다.
파르젠 창의 경우, 계수는 다음과 같이 계산된다.
Figure 112006001945458-PAT00009
Figure 112006001945458-PAT00010
Figure 112006001945458-PAT00011
Figure 112006001945458-PAT00012
도 5는 직교 창의 경우 필터 계수를 생성하는 것을 예시하는 회로를 도시한다. 만약 I가 각 블록의 입력 신호라면, 단계(S1)는 I2을 계산하여, 이 값을 필터 계수(C1)로서 출력한다. 단계(S2)는 2P-I를 계산하고, 단계(S3)는 22*P-1-I를 계산한다. 상수 k는 그 값이 필터 내에서 얻어질 특정 이득에 의존하기 때문에, 생략되었다. 간단한 동작에 의해 모든 계수가 실시간으로 계산되기 때문에 어떠한 메모리도 필요하지 않다. 사소한 시프트 및 단순한 가산 또는 감산을 무시하면, 두 개의 곱셈기 또는 제곱 동작만이 필요하다.
도 6은 파르젠 창의 경우 필터 계수를 생성하는 것을 예시하는 회로를 도시한다. 단계(S1 및 S2)에 더하여, 추가적인 계산 단계, 즉 2P+1을 계산하는 단계(S3), 2P+1+1을 계산하는 단계(S4) 및 23P+2-3*I을 계산하는 단계(S5)가 존재한다.
도 7은 본 발명의 ASRC(1)의 사용과, 디지털로 샘플링된 데이터의 샘플 속도를 훨씬 높거나 훨씬 낮은 샘플링 속도로 변환하는 특정 장점을 개략적으로 도시한다.
회로(11)는 제 1 샘플 속도를 갖는 입력 신호를 위한 입력 포트(7)와, 제 2 샘플 속도를 갖는 신호를 위한 출력 포트(8)를 구비한다. 이 경우, 포트(7)에서의 입력 데이터는 도 1의 data-in과 같이 과샘플링되지 않는다. 대신에, 전체 변환기(11)는 8보다 크거나 또는 1/8보다 작은 샘플링 계수를 제공한다.
회로(11)는 정수의 샘플링 계수를 갖는 보간 스테이지(12)와 상술한 ASRC(1)로 이루어진다. 보간 스테이지(12)는 계수 2에 의해 각각 보간되는 보간 유니트(13)로 이루어지도록 선택될 수 있다. 보간 스테이지(12)를 계수 2에 의해 보간되는 한 쌍의 보간 유니트로 분할하는 것은, 회로(11)의 전체 설계가 더 단순해진다는 장점을 갖는다. 모든 보간 유니트(13)는 직렬로 연결된다. 제 1 보간 유니트(14)는 입력 포트(7)에 연결되고, 마지막 보간 유니트(15)는 ASRC(1)에 연결된다. 이러한 설명으로 유추되는 바와 같이, 회로(11)는 보간 스테이지(12)와 ASRC(1)의 나머지로 이루어지는 ASRC를 나타낸다.
제 2의 경우, 보간 스테이지(12)는 적어도 4의 정수의 데시메이션(decimation) 계수(=1/샘플링_계수)를 갖는 데시메이션(선택) 스테이지(16)에 의해 대체된다. 데시메이션 스테이지(16)는 2의 계수로 선택하는 데시메이션 유니트(17)로 이루어지도록 선택될 수 있다. 모든 데시메이션 유니트(13)는 직렬로 연결된다. 더욱이, 나머지 ASRC(1)는 입력 신호가 공급되는 제 1 스테이지이고, 데시메이션 스테이지는 제 2 샘플 속도를 갖는 출력 신호를 출력하는 제 2 스테이지이다. 즉, 포트(8)는 입력 포트가 되고, 포트(7)는 출력 포트가 된다. 편리함을 위하여, 장점이 동일하기 때문에 다음 설명은 이러한 제 2 경우를 상세하게 설명하지 않는다.
회로(11)의 사상은 ASRC를, 적어도 4의 정수인 보간 계수를 갖는 보간 스테 이지(12)와 나머지 ASRC로 분할하는 것이다. 추가 장점은 스테이지(12)를, 각각이 계수 2만큼 샘플 속도를 보간하는 다수의 보간 유니트(13)로 분할함으로써, 얻어진다. 회로(11)의 특정 장점은, 나머지 ASRC(1)가 선행 보간 스테이지(12)가 없을 때 보다 더 적은 샘플링 계수를 처리해야 한다는 점이다. 따라서 ASRC(1)에 대한 계산 부담이 줄어든다. 이것은 ASRC(1)의 보다 더 단순한 설계를 허용한다.
상술한 바와 같이, 본 발명의 ASRC(1)는 특히 높은 샘플링 속도(F/FMIN)(또는 이중의 경우 낮은 샘플링 속도)를 갖는 입력 신호에 대해 매우 적합하다. 높은 샘플링 속도를 갖는 신호는 회로(11)의 보간 스테이지(12)에 의해 제공된다. F/FMIN의 절대값은 주로 두 가지 양상에 따라 선택될 수 있다.
한 가지 양상은 회로(11)의 설계이다. 한 편으로, ASRC(1)의 설계는 단순화되고, 다른 한 편으로는 추가 보간 스테이지(12)에 의해 회로(11)의 복잡도가 증가한다. 실용적인 관점에서, 전체 ASRC를 보간 스테이지(12)와 나머지 ASRC(1)로 분할하는 것은, 만약 보간 스테이지(12)의 샘플링 계수가 적어도 8이어서 4만큼 별도의 보간이 필요하다면, 허용될 수 있다.
제 2 양상은 사용자가 허용할 수 있는 ASRC(1)의 신호대 잡음비(SNR)이다. FIN은 ASRC(1)의 입력 샘플링 속도를 나타내고, FOUT은 대응하는 출력 샘플링 속도를 나타내고, B는 신호 대역폭을 나타낸다. ASRC(1)의 출력 신호의 원하는 SNR을 갖기 위하여 보간 스테이지(12)에 의해 제공되어야 하는 샘플링 속도(F)는 얼마이고, 어느 창(직교 또는 파르젠)이 선택되어야 하는지가 문제점이다. 두 가지 경우가 구별 될 수 있다.
a) 만약 FOUT > FIN > FOUT/2 라면, F는 FIN이 되도록 선택된다. 이 경우, 보간 스테이지(12)는 전혀 필요하지 않다. 파르젠 창은 직교 창과 비교할 때, 도 3의 첫 번째 골에서 F 주위의 주파수 범위[F-B, F+B]에서 -SNR dB의 감쇠를 얻기 위하여 원하는 SNR을 산출하는 더 양호한 기회를 제공한다.
b) 만약 FIN < FOUT/2 라면, 보간 스테이지(12)의 복잡도, 창의 복잡도 및 필요한 SNR 사이의 트레이드오프가 발견되어야만 한다. 일반적으로 말해, 더 높은 차수의 창과 더 높은 수의 보간 유니트는 SNR을 개선시킨다. 예컨대, 최대 수의 보간 유니트는 F < FOUT의 한계까지 선택될 수 있다. 그후 SNR 규격을 충족시키기 위하여 적절한 창이 선택된다.
본 발명은 제 1 값으로부터 제 2 값으로 샘플 속도를 변환시키기 위한 고성능 ASRC와 대응 방법을 제공한다. ASRC와 그 방법은 과샘플링된 입력 신호와 변환기의 매우 높거나 매우 낮은 샘플링 계수를 위하여 사용될 수 있다.

Claims (14)

  1. 비동기 샘플 속도 변환기(1)로서,
    - n-탭(n은 정수) 다단계 필터(2)와,
    - 필터 계수를 계산하기 위한 계산 실체(5,9)를 포함하는데,
    상기 계산 실체는 상기 필터 계수를 계산하기 위하여 파르젠 창(Parzen window)을 사용하거나 직교 창(quadratic window)을 사용하기 위하여 적응되는, 비동기 샘플 속도 변환기.
  2. 제 1항에 있어서, n은 2와 10 사이의 값을 갖는, 비동기 샘플 속도 변환기.
  3. 제 1항에 있어서, 상기 계산 실체는 상기 n-탭 다단계 필터(2) 외부의 위치에 존재하는, 비동기 샘플 속도 변환기.
  4. 제 3항에 있어서, 상기 계산 실체는 컴퓨터 프로그램인, 비동기 샘플 속도 변환기.
  5. 제 1항에 있어서, 상기 계산 실체는 상기 n-탭 다단계 필터(2) 내부의 위치에 존재하는, 비동기 샘플 속도 변환기.
  6. 제 1항에 있어서, 정수 계수만큼 샘플 속도를 보간하거나 또는 데시메이션(선택)하기 위한 스테이지(12, 16)를 더 포함하는, 비동기 샘플 속도 변환기.
  7. 제 6항에 있어서, 상기 보간 스테이지는 보간 유니트(13)로 구성되고, 각 보간 유니트는 2의 계수만큼 보간하는, 비동기 샘플 속도 변환기.
  8. 제 6항에 있어서, 상기 데시메이션 스테이지는 데시메이션 유니트(17)로 구성되고, 각 데시메이션 유니트는 2의 계수를 통해 데시메이션하는, 비동기 샘플 속도 변환기.
  9. 제 7항 또는 제 8항에 있어서, 샘플 속도를 보간 또는 데시메이션하기 위한 상기 유니트(13, 17)는 마이크로프로세서 또는 디지털 신호 처리기인, 비동기 샘플 속도 변환기.
  10. 제 7항 또는 제 8항에 있어서, 샘플 속도를 보간 또는 데시메이션하기 위한 상기 유니트(13, 17)는 선형 보간기 또는 선형 데시메이터(decimator)인, 비동기 샘플 속도 변환기.
  11. 디지털 샘플링된 데이터의 샘플 속도를 종래의 n-탭 필터(2)를 사용하여 제 1 샘플 속도로부터 제 2 샘플 속도로 변환하기 위한 방법으로서,
    필터 계수는 파르젠 창을 사용하거나 또는 직교 창을 사용하여 계산되는, 샘플 속도의 변환 방법.
  12. 제 11항에 있어서, 상기 필터 계수는 상기 n-탭 다단계 필터(2) 외부의 위치에서 계산되는, 샘플 속도의 변환 방법.
  13. 제 12항에 있어서, 상기 필터 계수는 계산 실체(9) 상에서 실행되는 컴퓨터 프로그램에 의해 계산되는, 샘플 속도의 변환 방법.
  14. 제 11항에 있어서, 상기 필터 계수는 상기 n-탭 다단계 필터(2) 내부의 위치에서 계산되는, 샘플 속도의 변환 방법.
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