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KR20060052025A - 전원 회로, 표시 드라이버, 전기 광학 장치 및 전자 기기 - Google Patents

전원 회로, 표시 드라이버, 전기 광학 장치 및 전자 기기 Download PDF

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KR20060052025A
KR20060052025A KR1020050093270A KR20050093270A KR20060052025A KR 20060052025 A KR20060052025 A KR 20060052025A KR 1020050093270 A KR1020050093270 A KR 1020050093270A KR 20050093270 A KR20050093270 A KR 20050093270A KR 20060052025 A KR20060052025 A KR 20060052025A
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KR
South Korea
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data
circuit
electro
voltage
pixel electrode
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KR1020050093270A
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KR100743307B1 (ko
Inventor
아끼라 모리따
Original Assignee
세이코 엡슨 가부시키가이샤
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Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20060052025A publication Critical patent/KR20060052025A/ko
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Publication of KR100743307B1 publication Critical patent/KR100743307B1/ko

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Abstract

본원 발명은, 화소 전극에의 기입 시간이 짧아져도, 저소비 전력으로 대향 전극의 전압 레벨의 변동을 억제하는 전원 회로, 표시 드라이버, 전기 광학 장치 및 전자 기기를 제공한다. 전기 광학 물질을 사이에 두고 전기 광학 장치의 화소 전극과 대향하는 대향 전극에 전압을 공급하기 위한 전원 회로(100)는, 대향 전극을 구동하는 오피 앰프(110)와, 오피 앰프(110)의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 제어하는 오피 앰프 제어 회로(120)를 포함한다. 오피 앰프 제어 회로(120)가, 화소 전극에의 기입 개시 타이밍에서 개시되는 제어 기간에서, 오피 앰프(110)의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 크게 하고, 제어 기간을 경과한 후에는, 오피 앰프(110)의 슬루 레이트 및 전류 구동 능력을 제어 기간 전의 상태로 복귀시킨다.
오피 앰프, 오피 앰프 제어 회로, 슬루 레이트, 전류 구동 능력, 오피 앰프 설정 레지스터, 대향 전극

Description

전원 회로, 표시 드라이버, 전기 광학 장치 및 전자 기기{POWER SOURCE CIRCUIT, DISPLAY DRIVER, ELECTRO-OPTIC DEVICE AND ELECTRONIC APPARATUS}
도 1은 본 실시예에서의 액정 표시 장치의 구성의 개요를 도시하는 도면.
도 2는 본 실시예에서의 액정 표시 장치의 다른 구성의 개요를 도시하는 도면.
도 3의 (A), 도 3의 (B)는 프레임 반전 구동의 동작 설명도.
도 4의 (A), 도 4의 (B)는 라인 반전 구동의 동작 설명도.
도 5는 도 1의 데이터 드라이버의 구성예의 블록도.
도 6은 도 5의 기준 전압 발생 회로, DAC, 다중화 회로, 구동 회로의 구성의 개요를 도시하는 도면.
도 7은 도 5 및 도 6에 도시한 데이터 드라이버에 의한 멀티플렉스 구동의 모식적인 설명도.
도 8은 본 실시예에서의 전원 회로의 구성예의 블록도.
도 9는 도 8의 전원 회로의 동작 설명도.
도 10은 도 8의 타이머 회로의 구성예의 회로도.
도 11은 도 10의 타이머 회로의 동작예의 타이밍도.
도 12는 도 8의 오피 앰프 제어 회로의 구성예의 회로도.
도 13은 도 8의 오피 앰프의 구성예의 회로도.
도 14는 본 실시예에서의 전원 회로의 동작예의 타이밍도.
도 15는 본 실시예에서의 전자 기기의 구성예의 블록도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 액정 표시 장치
20 : 액정 표시 패널
22Rmn, 22Gmn, 22Bmn : TFT
24Rmn, 24Gmn, 24Bmn : 액정 용량
26Rmn, 26Gmn, 26Bmn : 화소 전극
28Rmn, 28Gmn, 28Bmn : 대향 전극
30 : 데이터 드라이버
32 : 게이트 드라이버
38 : 표시 컨트롤러
100 : 전원 회로
110 : 오피 앰프
120 : 오피 앰프 제어 회로
130 : 선택 회로
140 : 고전위측 대향 전극 전압 생성 회로
150 : 저전위측 대향 전극 전압 생성 회로
160 : 타이머 회로
Bn : B성분용 데이터선
DL1∼DLN, DLn : 데이터 신호 공급선
DMUXn : 디멀티플렉서
GL1∼GLM, GLm : 주사선
Gn : G성분용 데이터선
POL : 극성 반전 신호
Rn : R성분용 데이터선
Rsel, Gsel, Bsel : 멀티플렉스 신호
VCOM : 대향 전극 전압
VCOMH : 고전위측 전압
VCOML : 저전위측 전압
[특허 문헌1] 일본 특개2002-366114호 공보
본 발명은, 전원 회로, 표시 드라이버, 전기 광학 장치 및 전자 기기에 관한 것이다.
액티브 매트릭스형의 액정 표시 장치는, 매트릭스 형상으로 형성된 복수의 주사선 및 복수의 데이터선을 갖는다. 그리고, 각 스위치 소자가 각 주사선 및 각 데이터선에 접속된 복수의 스위치 소자와, 각 화소 전극이 각 스위치 소자에 접속된 복수의 화소 전극을 갖는다. 화소 전극은, 액정(광의로는 전기 광학 물질)을 개재하여 대향 전극과 대향하고 있다.
이러한 구성의 액정 표시 장치에서는, 선택된 주사선에 의해 온 상태로 된 스위치 소자를 통해, 데이터선에 공급된 전압이 화소 전극에 인가된다. 그리고, 그 화소 전극과 대향 전극 사이의 인가 전압에 따라, 화소의 투과율이 변화되도록 되어 있다.
그런데, 액정 표시 장치에서는, 액정의 열화를 방지하기 위해, 그 액정이 교류로 구동될 필요가 있다. 그 때문에, 액정 표시 장치에서는, 1프레임, 혹은 1 또는 복수의 수평 주사 기간마다, 화소 전극과 대향 전극 사이의 전압의 극성을 반전시키는 극성 반전 구동이 행해진다. 예를 들면 특허 문헌1에 개시되어 있는 바와 같이, 극성 반전 타이밍에 동기하여 대향 전극에 공급하는 전압을 변화시킴으로써, 극성 반전 구동이 실현된다.
이 극성 반전 구동을 실현하기 위해, 예를 들면 오피 앰프를 이용하여, 차지 펌프 동작에 의해 승압한 전압을 대향 전극에 공급하고 있다.
액티브 매트릭스형의 액정 표시 장치에서는, 화소 전극과 대향 전극 사이에 액정이 삽입된다. 그 때문에, 화소 전극과 대향 전극이 용량 성분에 의해 결합되어 있다. 따라서, 데이터선에 공급된 전압을, 주사선에 의해 선택된 스위치 소자를 통해 화소 전극에 인가하면(기입하면), 그 인가 시점에서는 화소 전극의 전압의 변동에 수반하여 대향 전극의 전압 레벨이 변화되게 된다.
이 경우, 오피 앰프의 출력 능력(슬루 레이트, 전류 구동 능력)을 크게 함으로써, 화소 전극의 기입 시간 내에 오피 앰프가 대향 전극의 전압 레벨을 원래의 레벨로 복귀시킬 수 있다. 그런데, 오피 앰프의 출력 능력을 크게 하면, 소비 전류가 증가되게 된다고 하는 문제가 있다.
그 한편, 최근, 액정 표시(Liquid Crystal Display : LCD) 패널로 대표되는 표시 패널(광의로는 전기 광학 장치)을, 제조 프로세스의 일종인 저온 폴리실리콘(Low Temperature Poly-Silicon: 이하 LTPS로 약칭함) 프로세스에 의해 형성하여, 표시 패널의 소형화, 화소의 미세화를 도모하는 것이 검토되고 있다. LTPS 프로세스에 따르면, 표시 패널의 구동 회로의 일부 또는 전부를, 스위치 소자(예를 들면, 박막 트랜지스터(Thin Film Transistor: TFT)) 등을 포함하는 화소가 형성되는 패널 기판(예를 들면 글래스 기판) 상에, 직접 형성할 수 있다.
예를 들면, LTPS의 전하의 이동도가 큰 것을 이용하여, 데이터 신호(구동 전압)가 공급되는 1개의 데이터 신호 공급선을 R, G, B 성분용(1화소를 구성하는 제1∼제3 색 성분용)의 화소 전극에 접속 가능한 R, G, B 성분용 데이터선 중 어느 하나에 접속하는 디멀티플렉서를 설치하는 표시 패널이 생각된다. 이 경우, 디멀티플렉서에, R, G, B 성분용의 데이터 신호가 시분할된 다중화 신호가 공급된다. 그리고, 해당 화소의 선택 기간에, 각 색 성분용의 데이터 신호가, 디멀티플렉서에 의해 순차적으로 R, G, B 성분용 데이터선에 절환되어 출력되어, 각 색 성분마다 설치된 화소 전극에 기입된다. 이러한 구성에 따르면, 구동 회로로부터 데이터선 에 데이터 신호를 출력하기 위한 단자의 수를 삭감할 수 있다. 그 때문에, 단자 간의 피치에 제한되지 않고, 화소의 미세화에 따른 데이터선의 증가에도 대응할 수 있다.
그런데, 이러한 디멀티플렉서를 설치하는 표시 패널을 구동하는 경우에는, 통상의 표시 패널을 구동하는 경우에 비해, 화소 전극의 기입 시간이 보다 한층 더 짧아진다. 따라서, 상술한 바와 같이 대향 전극의 전압 레벨이 변동된 경우에, 원래의 레벨로 복귀하기까지의 시간을 더욱 짧게 해야만 한다. 그를 위해서는, 대향 전극을 구동하는 오피 앰프의 출력 능력을 지금까지 이상으로 크게 할 필요가 있어, 그 오피 앰프의 소비 전력이 점점 더 증가되게 된다.
본 발명은, 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 부분은, 화소 전극에의 기입 시간이 짧아져도, 저소비 전력으로 대향 전극의 전압 레벨의 변동을 억제할 수 있는 전원 회로, 표시 드라이버, 전기 광학 장치 및 전자 기기를 제공하는 것에 있다.
상기 과제를 해결하기 위해 본 발명은,
전기 광학 물질을 사이에 두고 전기 광학 장치의 화소 전극과 대향하는 대향 전극에 전압을 공급하기 위한 전원 회로로서,
상기 대향 전극을 구동하는 오피 앰프와,
상기 오피 앰프의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 제어하는 오피 앰프 제어 회로를 포함하고,
상기 오피 앰프 제어 회로가,
상기 화소 전극에의 기입 개시 타이밍에서 개시되는 제어 기간에서, 상기 오피 앰프의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 크게 하고,
상기 제어 기간을 경과한 후에는, 상기 오피 앰프의 슬루 레이트 및 전류 구동 능력을 상기 제어 기간 전의 상태로 복귀시키는 전원 회로에 관계된다.
전기 광학 장치의 화소 전극과 대향 전극이 용량 성분에 의해 결합되어 있는 경우에, 화소 전극에의 기입에 따라, 대향 전극의 전압 레벨이 변동된다. 이 경우에, 본 발명에 따르면, 화소 전극에의 기입이 개시되는 제어 기간에서, 오피 앰프의 슬루 레이트 및 전류 구동 능력 중 적어도 하나가 커지도록 제어된다. 따라서, 변동된 대향 전극의 전압 레벨을 재빠르게, 기입 전의 전압 레벨로 복귀시킬 수 있다. 그리고, 오피 앰프의 출력 능력(슬루 레이트, 전류 구동 능력)이 필요한 때만 그 출력 능력을 크게 할 수 있으며, 그 이외의 기간에서는 오피 앰프의 출력 능력을 작게 할 수 있다. 그 때문에, 소비 전력을 최저한으로 억제하면서, 대향 전극의 전압 레벨을 빠르게 원래의 레벨로 복귀시킬 수 있는 전원 회로를 제공할 수 있다.
또한 본 발명에 따른 전원 회로에서는,
상기 오피 앰프 제어 회로가,
상기 오피 앰프의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 지정하기 위한 제1 설정 데이터가 설정되는 제1 오피 앰프 설정 레지스터와,
상기 오피 앰프의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 지정하 기 위한 제2 설정 데이터가 설정되는 제2 오피 앰프 설정 레지스터를 포함하고, 상기 제어 기간에서는, 상기 제1 설정 데이터에 기초하여 상기 오피 앰프의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 제어하며,
상기 제어 기간의 경과 후에는, 상기 제2 설정 데이터에 기초하여 상기 오피 앰프의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 제어할 수 있다.
또한 본 발명에 따른 전원 회로에서는,
상기 화소 전극에의 기입 개시 타이밍 후에 카운트를 개시하고, 1 또는 복수의 카운트값 중에서 선택된 1개의 카운트값으로 되기까지의 기간을 상기 제어 기간으로서 지정하는 타이머 회로를 포함할 수 있다.
본 발명에 따르면, 슬루 레이트, 전류 구동 능력, 또는 제어 기간을 가변으로 설정할 수 있기 때문에, 전기 광학 장치의 제조 메이커에 따라, 간소한 구성으로, 저소비 전력, 또한 최적의 출력 능력으로 대향 전극을 구동할 수 있는 전원 회로를 제공할 수 있다.
또한 본 발명에 따른 전원 회로에서는,
상기 전기 광학 장치의 복수의 데이터선의 각 데이터선에 공급되는 신호가 시분할로 다중화된 다중화 신호로부터 분리된 신호가, 상기 화소 전극에 공급되는 경우에,
상기 기입 개시 타이밍이, 상기 다중화 신호의 시분할 타이밍이어도 된다.
본 발명에 따르면, 소위 멀티플렉스 구동에 의해 구동되는 전기 광학 장치의 대향 전극을 저소비 전력으로 구동할 수 있는 전원 회로를 제공할 수 있다.
또한 본 발명은,
전기 광학 장치의 주사선 및 데이터선에 의해 특정되는 화소 전극과, 전기 광학 물질을 사이에 두고 상기 화소 전극에 대향하는 대향 전극을 포함하는 전기 광학 장치를 구동하기 위한 표시 드라이버로서,
상기 대향 전극에 전압을 공급하는 상기 중 어느 하나에 기재된 전원 회로와,
상기 전기 광학 장치를 구동하는 구동 회로를 포함하는 표시 드라이버에 관계된다.
또한 본 발명은,
전기 광학 장치의 주사선 및 데이터선에 의해 특정되는 화소 전극과, 전기 광학 물질을 사이에 두고 상기 화소 전극에 대향하는 대향 전극과, 각 데이터선에 다중화 신호를 분리한 신호를 출력하기 위한 디멀티플렉서를 포함하는 전기 광학 장치를 구동하기 위한 표시 드라이버로서,
상기 대향 전극에 전압을 공급하는 상기에 기재된 전원 회로와,
복수의 데이터선의 각 데이터선에 공급되는 신호를 다중화한 다중화 신호를 생성하는 다중화 회로와,
상기 다중화 신호에 기초하여 상기 전기 광학 장치의 데이터선을 구동하는 구동 회로를 포함하는 표시 드라이버에 관계된다.
본 발명에 따르면, 화소 전극에의 기입 시간이 짧아져도, 저소비 전력으로 대향 전극의 전압 레벨의 변동을 억제할 수 있는 전원 회로를 포함하는 표시 드라 이버를 제공할 수 있다.
또한 본 발명은,
복수의 주사선과,
복수의 데이터선과,
상기 복수의 주사선의 1개와 상기 복수의 데이터선의 1개에 의해 특정되는 화소 전극과,
전기 광학 물질을 사이에 두고 상기 화소 전극과 대향하는 대향 전극과,
각 데이터선에 다중화 신호를 분리한 신호를 출력하기 위한 디멀티플렉서와,
상기 복수의 주사선을 주사하는 주사 드라이버와,
상기 복수의 데이터선을 구동하는 데이터 드라이버와, 상기 대향 전극에 전압을 공급하는 상기에 기재된 전원 회로를 포함하는 전기 광학 장치에 관계된다.
또한 본 발명은,
복수의 주사선과,
복수의 데이터선과,
상기 복수의 주사선의 1개와 상기 복수의 데이터선의 1개에 의해 특정되는 화소 전극과,
전기 광학 물질을 사이에 두고 상기 화소 전극과 대향하는 대향 전극과,
상기 복수의 주사선을 주사하는 주사 드라이버와,
상기 복수의 데이터선을 구동하는 데이터 드라이버와,
상기 대향 전극에 전압을 공급하는 상기에 기재된 전원 회로를 포함하는 전 기 광학 장치에 관계된다.
본 발명에 따르면, 화소 전극에의 기입 시간이 짧아져도, 저소비 전력으로 대향 전극의 전압 레벨의 변동을 억제할 수 있는 전원 회로를 포함하는 전기 광학 장치를 제공할 수 있다.
또한 본 발명은, 상기 중 어느 하나에 기재된 전원 회로를 포함하는 전자 기기에 관계된다.
또한 본 발명은, 상기에 기재된 표시 드라이버를 포함하는 전자 기기에 관계된다.
또한 본 발명은, 상기에 기재된 전기 광학 장치를 포함하는 전자 기기에 관계된다.
본 발명에 따르면, 화소 전극에의 기입 시간이 짧아져도, 저소비 전력으로 대향 전극의 전압 레벨의 변동을 억제할 수 있는 전원 회로 등을 포함하는 전자 기기를 제공할 수 있다.
<실시예>
이하, 본 발명의 실시예에 대하여 도면을 이용하여 상세히 설명한다. 또한, 이하에 설명하는 실시예는, 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니다. 또한 이하에서 설명되는 구성의 모두가 본 발명의 필수 구성 요건이라고는 할 수 없다. 예를 들면, 이하의 실시예에서는, LTPS 프로세스에 의해 디멀티플렉서가 형성된 액정 표시 패널에 대해 설명하지만, 본 발명이 이에 한정되는 것은 아니다.
1. 액정 표시 장치
도 1에, 본 실시예에서의 액티브 매트릭스형의 액정 표시 장치의 구성의 개요를 도시한다.
액정 표시 장치(10)는, 액정 표시 패널(광의로는 표시 패널, 더 광의로는 전기 광학 장치)(20)을 포함한다. 액정 표시 패널(20)은, LTPS 프로세스를 이용하여, 예를 들면 글래스 기판 상에 형성된다. 이 글래스 기판 상에는, Y 방향으로 복수 배열되어 각각 X 방향으로 신장하는 주사선(게이트 라인) GL1∼GLM(M은 2 이상의 정수)와, X 방향으로 복수 배열되어 각각 Y 방향으로 신장하는 데이터 신호 공급선(광의로는 데이터선) DL1∼DLN(N은 2 이상의 정수)이 배치되어 있다. 또한 글래스 기판 상에는, 1화소를 구성하는 색 성분마다, 색 성분용 데이터선이 배치되어 있다. 도 1에서는, R 성분용 데이터선(광의로는 데이터선) R1∼RN, G 성분용 데이터선(광의로는 데이터선) G1∼GN, B 성분용 데이터선(광의로는 데이터선) B1∼BN이 배치되어 있다. R 성분용 데이터선 R1∼RN, G 성분용 데이터선 G1∼GN, B 성분용 데이터선 B1∼BN도 또한 X 방향으로 복수 배열되며, 각각 Y 방향으로 신장한다.
데이터 신호 공급선 DLn(1≤n≤N, n은 정수)은, 디멀티플렉서 DMUXn에 의해, R 성분용 데이터선 Rn, G 성분용 데이터선 Gn, 및 B 성분용 데이터선 Bn 중 어느 하나에 전기적으로 접속된다. 각 디멀티플렉서는, 데이터 신호 공급선마다 설치된다. 디멀티플렉서 DMUX1∼DMUXN은, 멀티플렉스 신호 Rsel, Gsel, Bsel에 의해, 다중화된 데이터 신호를 분리한다.
주사선 GLm(1≤m≤M, m은 정수)와 R 성분용 데이터선 Rn의 교차 위치에 대응하여, 화소 영역(화소)이 설치되고, 그 화소 영역에 TFT(22Rmn)가 배치되어 있다. 주사선 GLm과 G 성분용 데이터선 Gn의 교차 위치에 대응하여, 화소 영역이 설치되고, 상기 화소 영역에 TFT(22Gmn)가 배치되어 있다. 주사선 GLm과 B 성분용 데이터선 Bn의 교차 위치에 대응하여, 화소 영역이 설치되고, 상기 화소 영역에 TFT(22Bmn)가 배치되어 있다. TFT(22Rmn, 22Gmn, 22Bmn)의 게이트는, 주사선 GLn에 접속되어 있다.
TFT(22Rmn)의 소스는, R 성분용 데이터선 Rn에 접속되어 있다. TFT(22Rmn)의 드레인은, 화소 전극(26Rmn)에 접속되어 있다. 화소 전극(26Rmn)과, 이에 대향하는 대향 전극(28Rmn) 사이에 액정(광의로는 전기 광학 물질)이 봉입되어, 액정 용량(광의로는 액정 소자)(24Rmn)이 형성된다. 화소 전극(26Rmn)과 대향 전극(28Rmn) 사이의 인가 전압에 따라 화소의 투과율이 변화되도록 되어 있다. 대향 전극(28Rmn)에는, 대향 전극 전압 VCOM이 공급된다.
TFT(22Gmn)의 소스는, G 성분용 데이터선 Gn에 접속되어 있다. TFT(22Gmn)의 드레인은, 화소 전극(26Gmn)에 접속되어 있다. 화소 전극(26Gmn)과, 이에 대향하는 대향 전극(28Gmn) 사이에 액정이 봉입되어, 액정 용량(24Gmn)이 형성된다. 화소 전극(26Gmn)과 대향 전극(28Gmn) 사이의 인가 전압에 따라 화소의 투과율이 변화되도록 되어 있다. 대향 전극(28Gmn)에는, 대향 전극 전압 VCOM이 공급된다.
TFT(22Bmn)의 소스는, B 성분용 데이터선 Bn에 접속되어 있다. TFT(22Bmn)의 드레인은, 화소 전극(26Bmn)에 접속되어 있다. 화소 전극(26Bmn)과, 이에 대향 하는 대향 전극(28Bmn) 사이에 액정이 봉입되어, 액정 용량(24Bmn)이 형성된다. 화소 전극(26Bmn)과 대향 전극(28Bmn) 사이의 인가 전압에 따라 화소의 투과율이 변화되도록 되어 있다. 대향 전극(28Bmn)에는, 대향 전극 전압 VCOM이 공급된다.
이러한 액정 표시 패널(20)은, 예를 들면 화소 전극 및 TFT가 형성된 제1 기판과, 대향 전극이 형성된 제2 기판을 접합하고, 양 기판 사이에 전기 광학 물질로서의 액정을 봉입시킴으로써 형성된다.
액정 표시 장치(10)는, 데이터 드라이버(광의로는 표시 드라이버)(30)를 포함한다. 데이터 드라이버(30)는, 표시 데이터에 기초하여, 액정 표시 패널(20)의 데이터 신호 공급선 DL1∼DLN을 구동한다. 보다 구체적으로는, 데이터 드라이버(30)는, 표시 데이터에 대응하여 각 색 성분용 데이터선에 공급되는 데이터 신호를 시분할로 다중화한 다중화 신호를 이용하여, 액정 표시 패널(20)의 데이터 신호 공급선 DL1∼DLN을 구동한다.
액정 표시 장치(10)는, 게이트 드라이버(광의로는 표시 드라이버)(32)를 포함할 수 있다. 게이트 드라이버(32)는, 일 수직 주사 기간 내에, 액정 표시 패널(20)의 주사선 GL1∼GLM을 순차적으로 구동(주사)한다.
액정 표시 장치(10)는, 전원 회로(100)를 포함한다. 전원 회로(100)는, 데이터선(데이터 신호 공급선)의 구동에 필요한 전압을 생성하고, 이들을 데이터 드라이버(30)에 대하여 공급한다. 전원 회로(100)는, 예를 들면 데이터 드라이버(30)의 데이터선(데이터 신호 공급선)의 구동에 필요한 전원 전압 VDDH, VSSH나, 데이터 드라이버(30)의 로직부의 전압을 생성한다. 또한 전원 회로(100)는, 주사 선의 주사에 필요한 전압을 생성하고, 이것을 게이트 드라이버(32)에 대하여 공급한다.
또한 전원 회로(100)는, 대향 전극 전압 VCOM을 생성하여, 대향 전극을 구동한다. 보다 구체적으로는, 전원 회로(100)는, 데이터 드라이버(30)에 의해 생성된 극성 반전 신호 POL에 동기하여, 고전위측 전압 VCOMH와 저전위측 전압 VCOML을 주기적으로 반복하는 대향 전극 전압 VCOM을, 액정 표시 패널(20)의 대향 전극에 출력한다.
액정 표시 장치(10)는, 표시 컨트롤러(38)를 포함할 수 있다. 표시 컨트롤러(38)는, 도시하지 않은 중앙 연산 처리 장치(Central Processing Unit : 이하, CPU로 약칭함) 등의 호스트에 의해 설정된 내용에 따라, 데이터 드라이버(30), 게이트 드라이버(32), 전원 회로(100)를 제어한다. 예를 들면, 표시 컨트롤러(38)는, 데이터 드라이버(30) 및 게이트 드라이버(32)에 대하여, 동작 모드의 설정, 극성 반전 구동의 설정, 극성 반전 타이밍의 설정, 내부에서 생성한 수직 동기 신호나 수평 동기 신호의 공급을 행한다.
또한 도 1에서는, 액정 표시 장치(10)에 전원 회로(100) 또는 표시 컨트롤러(38)를 포함하여 구성하도록 하고 있지만, 이들 중 적어도 1개를 액정 표시 장치(10)의 외부에 설치하여 구성하도록 해도 된다. 혹은, 액정 표시 장치(10)에, 호스트를 포함시키도록 구성하는 것도 가능하다.
또한, 데이터 드라이버(30)는, 게이트 드라이버(32) 및 전원 회로(100) 중 적어도 1개를 내장해도 된다.
또한, 데이터 드라이버(30), 게이트 드라이버(32), 표시 컨트롤러(38) 및 전원 회로(100)의 일부 또는 전부를 액정 표시 패널(20) 상에 형성해도 된다. 예를 들면 도 2에서는, 액정 표시 패널(20) 상에, 데이터 드라이버(30), 게이트 드라이버(32) 및 전원 회로(100)가 형성되어 있다. 이와 같이 액정 표시 패널(20)은, 복수의 주사선과, 복수의 데이터선과, 복수의 주사선의 1개와 복수의 데이터선의 1개에 의해 특정되는 화소 전극과, 전기 광학 물질을 사이에 두고 화소 전극과 대향하는 대향 전극과, 복수의 주사선을 주사하는 주사 드라이버와, 복수의 데이터선(데이터 신호 공급선)을 구동하는 데이터 드라이버와, 데이터 드라이버에 의해 데이터 신호선에 출력된 다중화 신호를 분리한 신호를 각 데이터선에 출력하기 위한 디멀티플렉서와, 대향 전극에 대향 전극 전압을 공급하는 전원 회로를 포함하도록 구성할 수 있다. 액정 표시 패널(20)의 화소 형성 영역(80)에, 복수의 화소가 형성되어 있다.
1. 1 극성 반전 구동 방식
그런데, 액정을 표시 구동하는 경우, 액정의 내구성이나, 콘트라스트의 관점에서, 주기적으로 액정 용량에 축적되는 전하를 방전할 필요가 있다. 그 때문에, 액정 표시 장치(10)에서는, 극성 반전 구동에 의해, 소여의 주기로 액정에 인가되는 전압의 극성을 반전시키는 것이 행해진다. 이 극성 반전 구동의 방식으로서는, 예를 들면 프레임 반전 구동이나, 라인 반전 구동이 있다.
프레임 반전 구동은, 프레임마다 액정에 인가되는 전압의 극성을 반전시키는 방식이다. 한편, 라인 반전 구동은, 라인마다 액정에 인가되는 전압의 극성을 반 전시키는 방식이다. 또한, 라인 반전 구동의 경우에도, 각 라인에 주목하면, 프레임 주기로 액정에 인가되는 전압의 극성도 반전된다.
도 3의 (A), 도 3의 (B)에, 프레임 반전 구동의 동작을 설명하기 위한 도면을 도시한다. 도 3의 (A)는, 프레임 반전 구동에 의한 데이터선의 구동 전압 및 대향 전극 전압 VCOM의 파형을 모식적으로 도시한 것이다. 도 3의 (B)는, 프레임 반전 구동을 행한 경우에, 프레임마다, 각 화소에 대응한 액정에 인가되는 전압의 극성을 모식적으로 도시한 것이다.
프레임 반전 구동에서는, 도 3의 (A)에 도시한 바와 같이 데이터선에 인가되는 구동 전압의 극성이 1프레임 주기마다 반전되어 있다. 즉, 데이터선에 접속되는 TFT의 소스에 공급되는 전압 Vs는, 프레임 f1에서는 정극성 「+V」, 후속의 프레임 f2에서는 부극성의 「-V」로 된다. 한편, TFT의 드레인 전극에 접속되는 화소 전극에 대향하는 대향 전극에 공급되는 대향 전극 전압 VCOM도, 데이터선의 구동 전압의 극성 반전 타이밍에 동기하여 반전된다.
액정에는, 화소 전극과 대향 전극과의 전압의 차가 인가되기 때문에, 도 3의 (B)에 도시한 바와 같이 프레임 f1에서는 정극성, 프레임 f2에서는 부극성의 전압이 각각 인가되게 된다.
도 4의 (A), 도 4의 (B)에, 라인 반전 구동의 동작을 설명하기 위한 도면을 도시한다. 도 4의 (A)는, 라인 반전 구동에 의한 데이터선의 구동 전압 및 대향 전극 전압 VCOM의 파형을 모식적으로 도시한 것이다. 도 4의 (B)는, 라인 반전 구동을 행한 경우에, 프레임마다, 각 화소에 대응한 액정에 인가되는 전압의 극성을 모식적으로 도시한 것이다.
라인 반전 구동에서는, 도 4의 (A)에 도시한 바와 같이 데이터선에 인가되는 구동 전압의 극성이, 각 수평 주사 주기(1H)마다, 또한 1프레임 주기마다 반전되어 있다. 즉, 데이터선에 접속되는 TFT의 소스에 공급되는 전압 Vs는, 프레임 f1의 1H에서는 정극성 「+V」, 2H에서는 부극성의 「-V」로 된다. 또한, 해당 전압 Vs는, 프레임 f2의 1H에서는 부극성 「-V」, 2H에서는 정극성의 「+V」로 된다.
한편, TFT의 드레인 전극에 접속되는 화소 전극에 대향하는 대향 전극에 공급되는 대향 전극 전압 VCOM도, 데이터선의 구동 전압의 극성 반전 타이밍에 동기하여 반전된다.
액정에는, 화소 전극과 대향 전극의 전압의 차가 인가되기 때문에, 예를 들면 주사선마다 극성을 반전함으로써, 도 4의 (B)에 도시한 바와 같이 프레임 주기로, 라인마다 극성이 반전되는 전압이 각각 인가되게 된다.
2. 데이터 드라이버
도 1의 데이터 드라이버(30)는, LTPS 프로세스를 이용하여 형성된 도 1 또는 도 2에 도시한 액정 표시 패널(20)에 대하여, 소위 멀티플렉스 구동을 행한다.
도 5에, 도 1의 데이터 드라이버(30)의 구성예의 블록도를 도시한다. 도 5에서는, 데이터 드라이버(30)가, 본 실시예에서의 전원 회로를 포함하는 경우의 구성예를 도시하고 있다.
데이터 드라이버(30)는, 데이터 래치(300), 라인 래치(310), 기준 전압 발생 회로(320), DAC(Digital/Analog Converter)(광의로는, 전압 선택 회로)(330), 다중 화 회로(340), 멀티플렉스 구동 제어 회로(350), 구동 회로(360), 전원 회로(100)를 포함한다.
데이터 래치(300)는, 화소 단위(또는 1도트 단위)로 시리얼로 입력되는 표시 데이터를, 도트 클럭 DCLK에 동기하여 시프트함으로써, 예를 들면 1수평 주사분의 표시 데이터를 취득한다. 도트 클럭 DCLK는, 표시 컨트롤러(38)로부터 공급된다. 1화소가, 각각 6비트의 R 성분, G 성분 및 B 성분에 의해 구성되는 경우, 1화소(=3도트)는 18비트로 구성된다.
데이터 래치(300)에 취득된 표시 데이터는, 수평 동기 신호 HSYNC의 변화 타이밍에서 라인 래치(310)에 래치된다.
기준 전압 발생 회로(320)는, 각 기준 전압이 각 표시 데이터에 대응하는 복수의 기준 전압을 생성한다. 보다 구체적으로는, 기준 전압 발생 회로(320)는, 고전위측의 전원 전압 VDDH와, 저전위측의 전원 전압 VSSH에 기초하여, 각 기준 전압이, 6비트 구성의 각 표시 데이터에 대응하는 복수의 기준 전압 V0∼V63을 생성한다.
DAC(330)는, 라인 래치(310)로부터 출력되는 표시 데이터에 대응한 아날로그의 구동 전압을 생성한다. 보다 구체적으로는, DAC(330)는, 기준 전압 발생 회로(320)에 의해 생성된 복수의 기준 전압 V0∼V63 중에서, 라인 래치(310)로부터 출력된 1개의 데이터선(색 성분용 데이터선)분의 표시 데이터에 대응한 기준 전압을 선택하고, 선택한 기준 전압을 구동 전압으로서 출력한다.
다중화 회로(340)는, 1화소를 구성하는 각 색 성분용의 구동 전압을 시분할 로 다중화한 다중화 신호를 생성한다. 이 다중화 신호는, 1출력선마다 생성된다. 도 5에서는, 다중화 회로(340)가, 1출력선마다, 1화소를 구성하는 R 성분용, G 성분용 및 B 성분용의 구동 전압을, 멀티플렉스 신호 Rsel, Gsel, Bsel을 이용하여 다중화한다.
멀티플렉스 구동 제어 회로(350)는, 멀티플렉스 신호 Rsel, Gsel, Bsel을 생성한다. 멀티플렉스 신호 Rsel, Gsel, Bsel은, 액정 표시 패널(20)의 디멀티플렉서 DMUX1∼DMUXN에도 공급된다.
구동 회로(360)는, 각 출력선이 액정 표시 패널(20)의 각 데이터 신호 공급선에 접속되는 복수의 출력선을 구동한다. 보다 구체적으로는, 구동 회로(360)는, 다중화 회로(340)에 의해 출력선마다 생성된 다중화 신호(다중화된 구동 전압)에 기초하여, 각 출력선을 구동한다. 구동 회로(360)는, 각 데이터선 구동 회로가 각 출력선에 대응한 복수의 데이터선 구동 회로 DRV-1∼DRV-N을 포함한다. 데이터선 구동 회로 DRV-1∼DRV-N의 각각은, 볼티지 팔로워 접속된 연산 증폭기에 의해 구성된다.
전원 회로(100)는, 시스템 전원 전압 VDD와 시스템 접지 전원 전압 VSS 사이의 전압에 기초하여, 고전위측의 전원 전압 VDDH와, 저전위측의 전원 전압 VSSH를 생성한다. 고전위측의 전원 전압 VDDH와, 저전위측의 전원 전압 VSSH는, 기준 전압 발생 회로(320)와, 구동 회로(360)(데이터선 구동 회로 DRV-1∼DRV-N)에 공급된다.
또한 전원 회로(100)는, 대향 전극에 공급되는 고전위측 전압 VCOMH 및 저전 위측 전압 VCOML을 생성한다. 전원 회로(100)는, 극성 반전 신호 POL에 기초하여, 고전위측 전압 VCOMH 또는 저전위측 전압 VCOML을, 대향 전극 전압 VCOM으로서 대향 전극에 공급한다. 이 때 전원 회로(100)는, 대향 전극 전압 VCOM에 기초하여, 오피 앰프를 이용하여 임피던스 변환을 행하여 대향 전극을 구동한다.
이러한 구성의 데이터 드라이버(30)는, 데이터 래치(300)에서 취득된 예를 들면 1수평 주사분의 표시 데이터가, 라인 래치(310)에 의해 래치된다. 라인 래치(310)에 의해 래치된 표시 데이터를 이용하여, 아날로그의 구동 전압이 생성되어, 1출력선마다 다중화된다. 그리고, 구동 회로(360)가, 다중화 회로(340)에 의해 시분할로 다중화된 다중화 신호에 기초하여 각 출력선을 구동한다.
도 6에, 도 5의 기준 전압 발생 회로(320), DAC(330), 다중화 회로(340), 구동 회로(360)의 구성의 개요를 도시한다. 여기서는, 1개의 출력선 OL-1을 구동하기 위한 구성만을 도시하지만, 다른 출력선에 대해서도 마찬가지이다.
기준 전압 발생 회로(320)에서는, 고전위측의 전원 전압 VDDH와, 저전위측의 전원 전압 VSSH 사이에, 저항 회로가 접속된다. 그리고, 기준 전압 발생 회로(320)는, 고전위측의 전원 전압 VDDH 및 저전위측의 전원 전압 VSSH 사이의 전압을 저항 회로에 의해 분할한 복수의 분할 전압을, 기준 전압 V0∼V63으로서 생성한다. 또한, 극성 반전 구동의 경우, 실제로는 극성이 플러스인 경우와 마이너스인 경우에서 전압이 대칭으로 되지 않기 때문에, 정극성용의 기준 전압과, 부극성용의 기준 전압이 생성된다. 도 6에서는, 그 한쪽을 도시하고 있다.
도 6에서는, 출력선 OL-1을 구동하기 위해, DAC(330-1-R, 330-1-G, 330-1-B) 에 의해, R 성분, G 성분 및 B 성분용의 표시 데이터에 대응하는 아날로그의 구동 전압이 생성된다. DAC(330-1-R)는, R 성분용 표시 데이터에 대응하는 아날로그의 구동 전압을 생성한다. DAC(330-1-G)는, G 성분용 표시 데이터에 대응하는 아날로그의 구동 전압을 생성한다. DAC(330-1-B)는, B 성분용 표시 데이터에 대응하는 아날로그의 구동 전압을 생성한다.
그리고, 다중화 회로(340-1)가, R 성분, G 성분 및 B 성분용의 표시 데이터에 대응하는 아날로그의 구동 전압을 이용하여, 멀티플렉스 신호 Rsel, Gsel, Bsel에 기초하여 다중화 신호를 생성한다. 이 다중화 신호가, 데이터선 구동 회로 DRV-1의 입력 신호로 된다. 보다 구체적으로는, 다중화 회로(340-1)는, 멀티플렉스 신호 Rsel이 H 레벨일 때, DAC(330-1-R)의 출력을 데이터선 구동 회로 DRV-1의 입력과 전기적으로 접속한다. 다중화 회로(340-1)는, 멀티플렉서 신호 Gsel이 H 레벨일 때, DAC(330-1-G)의 출력을 데이터선 구동 회로 DRV-1의 입력과 전기적으로 접속한다. 다중화 회로(340-1)는, 멀티플렉스 신호 Bsel이 H 레벨일 때, DAC(330-1-B)의 출력을 데이터선 구동 회로 DRV-1의 입력과 전기적으로 접속한다.
DAC(330-1-R, 330-1-G, 330-1-B)는, ROM 디코더 회로에 의해 실현할 수 있다. DAC(330-1-R, 330-1-G, 330-1-B)는, 6비트의 표시 데이터에 기초하여, 기준 전압 V0∼V63 중 어느 1개를 선택하여 선택 전압 Vsel-R, Vsel-G, Vsel-B로서 다중화 회로(340-1)에 출력한다. 또한, 다른 데이터선 구동 회로 DRV-2∼DRV-N에 대해서도, 마찬가지로, 대응하는 6비트의 표시 데이터에 기초하여 선택된 전압이 출력된다.
DAC(330-1-R, 330-1-G, 330-1-B)는, 반전 회로(332-1-R, 332-1-G, 332-1-B)를 포함한다. 반전 회로(332-1-R, 332-1-G, 332-1-B)는, 극성 반전 신호 POL에 기초하여 표시 데이터를 반전한다. 그리고, 각 ROM 디코더 회로에는, 6비트의 표시 데이터 D0∼D5와, 6비트의 반전 표시 데이터 XD0∼XD5가 입력된다. 반전 표시 데이터 XD0∼XD5는, 표시 데이터 D0∼D5를 각각 비트 반전한 것이다. 그리고, ROM 디코더 회로에서, 기준 전압 발생 회로(320)에 의해 생성된 다치의 기준 전압 V0∼V63 중 어느 하나가 표시 데이터에 기초하여 선택된다.
예를 들면 극성 반전 신호 POL이 H 레벨일 때, 6비트의 표시 데이터 D0∼D5「000010」(=2)에 대응하여, 기준 전압 V2가 선택된다. 또한 예를 들면 극성 반전 신호 POL이 L 레벨일 때, 표시 데이터 D0∼D5를 반전한 반전 표시 데이터 XD0∼XD5를 이용하여 기준 전압을 선택한다. 즉, 반전 표시 데이터 XD0∼XD5가 「111101」(=61)로 되어, 기준 전압 V61이 선택된다.
이와 같이 하여 DAC(330-1-R, 330-1-G, 330-1-B)에 의해 선택된 선택 전압 Vsel-R, Vsel-G, Vsel-B는, 다중화 회로(340-1)에 공급된다.
그리고, 데이터선 구동 회로 DRV-1은, 다중화 회로(340-1)에 의해 다중화된 다중화 신호에 기초하여 출력선 OL-1을 구동한다. 또한, 전원 회로(100)는, 상술한 바와 같이, 극성 반전 신호 POL에 동기하여 대향 전극의 전압을 변화시킨다. 이에 의해, 액정에 인가되는 전압의 극성을 반전시켜 구동할 수 있다.
이상과 같이, 전원 회로(100)를 데이터 드라이버(30)에 내장시킴으로써, 액정 표시 장치(10)의 실장 면적을 삭감하여, 저소비 전력이며, 또한 화질의 열화를 방지하는 데이터 드라이버를 제공할 수 있다.
또한 도 5 및 도 6에서는 데이터 드라이버(30)에 전원 회로를 내장시키는 경우에 대해 설명하였지만, 게이트 드라이버(32)에 전원 회로를 내장시켜도 된다.
도 7에, 도 5 및 도 6에 도시한 데이터 드라이버(30)에 의한 멀티플렉스 구동의 모식적인 설명도를 도시한다.
멀티플렉스 구동 제어 회로(350)는, 수평 동기 신호 HSYNC에 의해 규정되는 1수평 주사 기간(1H)에서, 도 7에 도시한 바와 같이 멀티플렉스 신호 Rsel, Gsel, Bsel을 생성한다. 멀티플렉스 신호 Rsel, Gsel, Bsel 중 2 이상의 신호가 동시에 H 레벨로 되는 경우가 없다.
상술한 바와 같이 다중화 회로(340-1)는, 멀티플렉스 신호 Rsel이 H 레벨일 때, R 성분용의 구동 전압을 데이터선 구동 회로 DRV-1에 공급한다. 멀티플렉스 신호 Gsel이 H 레벨일 때, G 성분용의 구동 전압을 데이터선 구동 회로 DRV-1에 공급한다. 멀티플렉스 신호 Bsel이 H 레벨일 때, B 성분용의 구동 전압을 데이터선 구동 회로 DRV-1에 공급한다. 그리고, 액정 표시 패널(20)의 디멀티플렉서 DMUX1에 의해, 이와 같이 다중화된 신호로부터 각 구동 전압이 분리되어, R 성분용 데이터선 R1, G 성분용 데이터선 G1 및 B 성분용 데이터선 B1에 공급된다.
그런데, 액티브 매트릭스형의 액정 표시 장치에서는, 화소 전극과 대향 전극이 용량 결합되어 있다. 그 때문에, 데이터선에 공급된 전압을, 주사선에 의해 선택된 TFT를 통해 화소 전극에 기입하면, 그 기입 시에 화소 전극의 전압 레벨이 변화되게 된다. 예를 들면 도 7에서는, 멀티플렉스 신호 Rsel, Gsel, Bsel의 각각이 L 레벨로부터 H 레벨로 변화되는 타이밍(A1, A2, A3)이, 기입 개시 타이밍에 상당한다. 그리고, 각 타이밍에서, 기입한 전압 레벨에 따라, 대향 전극의 전압 레벨이 변동한다. 그 후, 대향 전극을 구동하는 오피 앰프가, 변동된 대향 전극의 전압 레벨을 원래의 레벨로 복귀시키도록 구동한다.
그런데, 수평 주사 방향의 화소 수가 증가하여 1수평 주사 기간이 단축화 경향에 있으며, 또한 멀티플렉스 구동을 행하는 경우에는, 화소 전극에의 기입 시간이 보다 한층 더 짧아진다. 이 때, 대향 전극의 전압 레벨이 원래로 복귀하기까지에 시간을 충분히 확보할 수 없게 되어, 화질의 열화를 초래하게 된다. 그를 위해서는 오피 앰프의 출력 능력을 크게 할 필요가 발생하여, 소비 전력의 증대를 초래하게 된다.
따라서 본 실시예에서의 전원 회로(100)는, 이하와 같이 구성함으로써, 소비 전력의 증대를 억제하면서, 대향 전극의 전압 레벨을 빠르게 원래의 레벨로 복귀시킬 수 있다.
3. 전원 회로
도 8에, 본 실시예에서의 전원 회로(100)의 구성예의 블록도를 도시한다.
전원 회로(100)는, 오피 앰프(110)와, 오피 앰프 제어 회로(120)를 포함한다. 오피 앰프(110)는, 대향 전극을 구동한다. 오피 앰프 제어 회로(120)는, 오피 앰프(110)의 슬루 레이트(slew rate) 및 전류 구동 능력 중 적어도 하나를 제어한다. 그리고, 오피 앰프 제어 회로(120)가, 화소 전극에의 기입 개시 타이밍에서 개시되는 제어 기간에서, 오피 앰프(110)의 슬루 레이트 및 전류 구동 능력 중 적 어도 하나를 크게 한다. 제어 기간을 경과한 후에는, 오피 앰프(110)의 슬루 레이트 및 전류 구동 능력을 제어 기간 전의 상태로 복귀시키는 것이 바람직하다. 여기서, 슬루 레이트는, 단위 시간당의 출력 전압의 최대 구배를 나타내는 값이라고 할 수 있다.
즉, 화소 전극에의 기입에 따라 대향 전극의 전압 레벨이 변동된 경우라도, 이 기입이 개시되는 제어 기간에서, 오피 앰프(110)의 슬루 레이트 및 전류 구동 능력 중 적어도 하나가 커지도록 제어된다. 따라서, 변동된 대향 전극의 전압 레벨을 재빠르게, 기입 전의 전압 레벨로 복귀시킬 수 있다. 이에 의해, 오피 앰프(110)의 출력 능력이 필요할 때만 그 출력 능력을 크게 할 수 있고, 그 이외의 기간에서는 오피 앰프(110)의 출력 능력을 작게 할 수 있다. 그 때문에, 소비 전력을 최저한으로 억제할 수 있게 된다.
전원 회로(100)는, 선택 회로(130)를 포함하고, 오피 앰프(110)에는, 선택 회로(130)로부터 출력 전압이 입력 전압 VCOMin으로서 공급된다. 선택 회로(130)는, 극성 반전 신호 POL에 기초하여, 고전위측 전압 VCOMH 또는 저전위측 전압 VCOML 중 어느 하나를, 오피 앰프(110)의 입력 전압 VCOMin으로서 출력한다.
또한 전원 회로(100)는, 고전위측 대향 전극 전압 생성 회로(140), 저전위측 대향 전극 전압 생성 회로(150)를 포함할 수 있다. 고전위측 대향 전극 전압 생성 회로(140)는, 고전위측 전압 VCOMH를 생성한다. 저전위측 대향 전극 전압 생성 회로(150)는, 저전위측 전압 VCOML을 생성한다. 고전위측 대향 전극 전압 생성 회로(140) 및 저전위측 대향 전극 전압 생성 회로(150) 중 적어도 1개는, 시스템 전원 전압 VDD와 시스템 접지 전원 전압 VSS 사이의 전압을 예를 들면 차지 펌프 동작에 의해 승압함으로써 생성된다.
또한 전원 회로(100)는, 타이머 회로(160)를 포함할 수 있다. 그리고 도 9에 도시한 바와 같이, 오피 앰프 제어 회로(120)는, 타이머 회로(160)로부터의 제어 신호 SRCNT에 기초하여 지정되는 제어 기간 CT에서, 오피 앰프(110)의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 크게 하는 제어를 행할 수 있다. 이 타이머 회로(160)는, 화소 전극의 기입 개시 타이밍 후에 카운트를 개시하여 소여의 카운트값으로 되기까지의 기간을 제어 기간 CT로서 지정하는 제어 신호 SRCNT를 생성한다. 이 때, 화소 전극의 기입 개시 타이밍은, 멀티플렉스 신호 Rsel, Gsel, Bsel의 논리합 연산 결과인 기입 신호 SEL에 의해 정해진다. 이에 의해, 화소 전극에의 기입 개시 타이밍을, 다중화 신호의 시분할 타이밍으로 할 수 있다.
이하, 이러한 전원 회로(100)의 주요부의 구성예에 대하여 설명한다.
도 10에, 도 8의 타이머 회로(160)의 구성예의 회로도를 도시한다.
도 10에 도시한 타이머 회로(160)에는, 도트 클럭 DCLK, 수평 동기 신호 HSYNC 및 기입 신호 SEL이 입력된다. 그리고 타이머 회로(160)는, 1수평 주사 기간 내에, 기입 신호 SEL을 도트 클럭 DCLK에 동기하여 시프트함으로써, 기입 신호 SEL의 변화점을 기산점으로 하여 도트 클럭 DCLK의 클럭 수를 카운트하고 있다.
또한 타이머 회로(160)는, 소여의 1 또는 복수의 카운트값 중에서 선택된 1개의 카운트값으로 되기까지의 기간을 상기 제어 기간으로서 지정할 수 있다. 그 때문에, 도 10에서는, 타이머 회로(160)에는, 모드 신호 MODE1, MODE2가 입력되고, 4종류의 카운트 값 중에서 모드 신호 MODE1, MODE2에 의해 1개의 카운트값을 지정할 수 있다. 모드 신호 MODE1, MODE2는, 전원 회로(100)(또는 데이터 드라이버(30))의 도시하지 않은 모드 설정 레지스터의 설정 내용에 따라 출력되며, 이 모드 설정 레지스터는 호스트 또는 표시 컨트롤러(38)에 의해 액세스되도록 되어 있다. 도 10에서는, 도트 클럭 DCLK의 클럭 수가 「2」, 「4」, 「8」, 「10」 중에서 선택되게 된다.
도 11에, 도 10의 타이머 회로(160)의 동작예의 타이밍도를 도시한다. 도 11에서는, 모드 신호 MODE1, MODE2에 의해 도트 클럭 DCLK의 클럭 수 「8」이 선택된 경우의 동작예를 도시하고 있다.
수직 동기 신호 VSYNC가 L 레벨로 되며, 수평 동기 신호 HSYNC가 L 레벨로부터 H 레벨로 변화되면, 1수평 주사 기간이 개시된다. 그리고, 해당 수평 주사 기간 내에, 멀티플렉스 신호 Rsel이 변화되어 기입 신호 SEL이 H 레벨로 변화되면, 제어 신호 SRCNT가 H 레벨로 변화된다(B1).
기입 신호 SEL이 도트 클럭 DCLK에 동기하여 시프트되어, 기입 신호 SEL의 변화점을 기산점으로 하여 도트 클럭 DCLK의 클럭 수 「2」일 때, 신호 SELd2가 H 레벨로 변화된다(B2). 마찬가지로 도트 클럭 DCLK의 클럭 수 「4」일 때, 신호 SELd4가 H 레벨로 변화된다(B3). 도트 클럭 DCLK의 클럭 수 「8」일 때, 신호 SELd8이 H 레벨로 변화된다(B4). 도트 클럭 DCLK의 클럭 수 「10」일 때, 신호 SELd10이 H 레벨로 변화된다(B5).
모드 신호 MODE1, MODE2에 의해 도트 클럭 DCLK의 클럭 수 「8」이 선택되어 있기 때문에, 신호 SELd8이 H 레벨로 변화되었을 때에, 제어 신호 SRCNT가 L 레벨로 변화된다(B6). 그리고, 제어 신호 SRCNT가 H 레벨인 기간을 제어 기간 CT로 할 수 있다.
도 12에, 도 8의 오피 앰프 제어 회로(120)의 구성예의 회로도를 도시한다.
오피 앰프 제어 회로(120)는, 제1 p형(제1 도전형) 차동 증폭 회로 설정 레지스터(광의로는 제1 오피 앰프 설정 레지스터)(122-p), 제2 p형 차동 증폭 회로 설정 레지스터(광의로는 제2 오피 앰프 설정 레지스터)(124-p)를 포함한다. 도 12에서는, 제1 p형 차동 증폭 회로 설정 레지스터(122-p), 및 제2 p형 차동 증폭 회로 설정 레지스터(124-p)의 각각은, 6비트의 D형 플립플롭(이하, D-FF로 약칭함)에 의해 구성된다.
제1 p형 차동 증폭 회로 설정 레지스터(122-p)를 구성하는 각 D-FF의 클럭 단자 C에는, 커맨드 설정 신호 CMDB가 입력된다. 제1 p형 차동 증폭 회로 설정 레지스터(122-p)를 구성하는 각 D-FF의 데이터 입력 단자 D에는, 커맨드 데이터 CMD<0 : 5>의 각 비트의 신호가 입력된다. 제2 p형 차동 증폭 회로 설정 레지스터(124-p)를 구성하는 각 D-FF의 클럭 단자 C에는, 커맨드 설정 신호 CMDA가 입력된다. 제2 p형 차동 증폭 회로 설정 레지스터(124-p)를 구성하는 각 D-FF의 데이터 입력 단자 D에는, 커맨드 데이터 CMD<0 : 5>의 각 비트의 신호가 입력된다.
또한 오피 앰프 제어 회로(120)는, 제1 n형(제2 도전형) 차동 증폭 회로 설정 레지스터(광의로는 제1 오피 앰프 설정 레지스터)(122-n), 제2 n형 차동 증폭 회로 설정 레지스터(광의로는 제2 오피 앰프 설정 레지스터)(124-n)를 포함한다. 도 12에서는, 제1 n형 차동 증폭 회로 설정 레지스터(122-n), 및 제2 n형 차동 증폭 회로 설정 레지스터(124-n)의 각각은, 6비트의 D-FF에 의해 구성된다.
제1 n형 차동 증폭 회로 설정 레지스터(122-n)를 구성하는 각 D-FF의 클럭 단자 C에는, 커맨드 설정 신호 CMDD가 입력된다. 제1 n형 차동 증폭 회로 설정 레지스터(122-n)를 구성하는 각 D-FF의 데이터 입력 단자 D에는, 커맨드 데이터 CMD<0 : 5>의 각 비트의 신호가 입력된다. 제2 n형 차동 증폭 회로 설정 레지스터(124-n)를 구성하는 각 D-FF의 클럭 단자 C에는, 커맨드 설정 신호 CMDC가 입력된다. 제2 n형 차동 증폭 회로 설정 레지스터(124-n)를 구성하는 각 D-FF의 데이터 입력 단자 D에는, 커맨드 데이터 CMD<0 : 5>의 각 비트의 신호가 입력된다.
커맨드 설정 신호 CMDA, CMDB, CMDC, CMDD는, 호스트 또는 표시 컨트롤러(38)로부터 각 차동 증폭 회로 설정 레지스터에 설정 데이터(제1, 제2 설정 데이터)를 설정하기 위한 설정 커맨드가 입력되었을 때의 펄스 신호이다. 커맨드 데이터 CMD<0 : 5>는, 호스트 또는 표시 컨트롤러(38)로부터 출력된 커맨드 데이터이다.
제1 p형 차동 증폭 회로 설정 레지스터(122-p)에는, 제어 기간 CT에서의 오피 앰프(110)의 p형 차동 증폭 회로의 전류원의 전류값을 정하는 설정 데이터가 설정된다. 제2 p형 차동 증폭 회로 설정 레지스터(124-p)에는, 제어 기간 CT 이외의 기간에서의 오피 앰프(110)의 p형 차동 증폭 회로의 전류원의 전류값을 정하는 설정 데이터가 설정된다.
제1 n형 차동 증폭 회로 설정 레지스터(122-n)에는, 제어 기간 CT에서의 오 피 앰프(110)의 n형 차동 증폭 회로의 전류원의 전류값을 정하는 설정 데이터가 설정된다. 제2 n형 차동 증폭 회로 설정 레지스터(124-n)에는, 제어 기간 CT 이외의 기간에서의 오피 앰프(110)의 n형 차동 증폭 회로의 전류원의 전류값을 정하는 설정 데이터가 설정된다.
이러한 구성의 오피 앰프 제어 회로(120)에는, 제어 신호 SRCNT 및 극성 반전 신호 POL이 입력된다. 그리고, 극성 반전 신호 POL이 H 레벨이고, 또한 제어 신호 SRCNT가 H 레벨일 때, 제1 p형 차동 증폭 회로 설정 레지스터(122-p)의 설정 데이터에 대응한 신호가, p형 차동 증폭 회로 제어 신호 VREFP1∼VREFP6(광의로는 오피 앰프 제어 신호)으로서 출력된다. 또한 극성 반전 신호 POL이 H 레벨이고, 또한 제어 신호 SRCNT가 L 레벨일 때, 제2 p형 차동 증폭 회로 설정 레지스터(124-p)의 설정 데이터에 대응한 신호가, p형 차동 증폭 회로 제어 신호 VREFP1∼VREFP6으로서 출력된다. 또한, 극성 반전 신호 POL이 L 레벨이고, 또한 제어 신호 SRCNT가 H 레벨일 때, 제1 n형 차동 증폭 회로 설정 레지스터(122-n)의 설정 데이터에 대응한 신호가, n형 차동 증폭 회로 제어 신호 VREFN1∼VREFN6으로서 출력된다. 또한 극성 반전 신호 POL이 L 레벨이고, 또한 제어 신호 SRCNT가 L 레벨일 때, 제2 n형 차동 증폭 회로 설정 레지스터(124-n)의 설정 데이터에 대응한 신호가, n형 차동 증폭 회로 제어 신호 VREFN1∼VREFN6으로서 출력된다.
또한 제어 신호 SRCNT가 그대로 부스트 신호 BOOSTN으로서 출력되며, 제어 신호 SRCNT의 반전 신호가 부스트 신호 BOOSTP로서 출력된다.
또한 도 12에서는, 제1 오피 앰프 설정 레지스터로서 제1 p형 차동 증폭 회 로 설정 레지스터(122-p) 및 제1 n형 차동 증폭 회로 설정 레지스터(122-n)를 설치하고, 제2 오피 앰프 설정 레지스터로서 제2 p형 차동 증폭 회로 설정 레지스터(124-p) 및 제2 n형 차동 증폭 회로 설정 레지스터(124-n)를 설치하고 있다. 그리고, 부스트 신호 BOOSTP, BOOSTN이, 제어 기간 CT에만 액티브로 되도록 하고 있지만, 본 발명은 이에 한정되는 것은 아니다.
예를 들면, 제1 오피 앰프 설정 레지스터로서, 오피 앰프(110)의 전류 구동 능력을 높이기 위한 설정 데이터(제어 정보)를 설정할 수 있는 설정 레지스터와, 제2 오피 앰프 설정 레지스터로서, 오피 앰프(110)의 통상 상태의 전류 구동 능력을 설정하기 위한 설정 데이터를 설정할 수 있는 설정 레지스터를 설치하도록 해도 된다. 이 경우, 제어 기간 CT에서는, 제1 오피 앰프 설정 레지스터의 제어 정보에 기초하여 오피 앰프(110)의 전류 구동 능력을 높이고, 제어 기간 CT 이외의 기간에서는, 제2 오피 앰프 설정 레지스터의 제어 정보에 기초하여 오피 앰프(110)의 전류 구동 능력을 설정한다.
이와 같이, 오피 앰프 제어 회로(120)는, 오피 앰프(110)의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 지정하기 위한 제1 설정 데이터가 설정되는 제1 오피 앰프 설정 레지스터와, 오피 앰프(110)의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 지정하기 위한 제2 설정 데이터가 설정되는 제2 오피 앰프 설정 레지스터를 포함할 수 있다. 그리고, 제어 기간에서는, 제1 설정 데이터에 기초하여 오피 앰프(110)의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 제어하고, 제어 기간의 경과 후에는, 제2 설정 데이터에 기초하여 오피 앰프(110)의 슬루 레이 트 및 전류 구동 능력 중 적어도 하나를 제어할 수 있다.
도 13에, 도 8의 오피 앰프(110)의 구성예의 회로도를 도시한다.
이 오피 앰프(110)에는, 도 12의 오피 앰프 제어 회로(120)로부터 p형 차동 증폭 회로 제어 신호 VREFP1∼VREFP6, n형 차동 증폭 회로 제어 신호 VREFN1∼VREFN6, 부스트 신호 BOOSTP, BOOSTN이 입력된다.
오피 앰프(110)는, 차동부(112)와, 출력부(114)를 포함한다. 차동부(112)는, n형 차동 증폭 회로(116)와, p형 차동 증폭 회로(118)를 포함한다.
n형 차동 증폭 회로(116)는, 전류 미러 회로 CM1, 차동 트랜지스터쌍 DT1, 전류원 CS1을 포함한다. 전류 미러 회로 CM1은, 소스가 고전위측의 전원 전압 VDD에 접속된 p형 MOS(Metal Oxide Semiconductor) 트랜지스터(이하 p형 트랜지스터라고 함) PT1, PT2를 포함한다. p형 트랜지스터 PT1, PT2의 게이트는 상호 접속되며, p형 트랜지스터 PT1의 게이트 및 드레인이 접속된다.
차동 트랜지스터쌍 DT1은, n형 MOS 트랜지스터(이하 n형 트랜지스터라고 함) NT1, NT2를 포함한다. n형 트랜지스터 NT1의 게이트에는, 출력부(114)의 출력 전압 VCOM이 공급된다. n형 트랜지스터 NT2의 게이트에는, 오피 앰프(110)의 입력 전압 VCOMin이 공급된다. n형 트랜지스터 NT1의 드레인은, p형 트랜지스터 PT1의 드레인에 접속된다. n형 트랜지스터 NT2의 드레인은, p형 트랜지스터 PT2의 드레인에 접속된다.
전류원 CS1은, n형 트랜지스터 NT1, NT2의 소스와 저전위측의 전원 전압 VSS 사이에 삽입된다. 이러한 전류원 CS1에서는, 6개의 n형 트랜지스터 NT3∼NT8의 각 각이 병렬로 접속된다. 그리고, n형 트랜지스터 NT3∼NT8의 게이트에는, n형 차동 증폭 회로 제어 신호 VREFN1∼VREFN6이 공급된다. 따라서, n형 차동 증폭 회로 제어 신호 VREFN1∼VREFN6에 따라, 전류원 CS1의 전류값이 제어된다.
한편, p형 차동 증폭 회로(118)도 또한, 전류 미러 회로 CM2, 차동 트랜지스터쌍 DT2, 전류원 CS2를 포함한다. 전류 미러 회로 CM2는, 소스가 전원 전압 VSS에 접속된 n형 트랜지스터 NT11, NT12를 포함한다. n형 트랜지스터 NT11, NT12의 게이트는 상호 접속되며, n형 트랜지스터 NT11의 게이트 및 드레인이 접속된다.
차동 트랜지스터쌍 DT2는, p형 트랜지스터 PT11, PT12를 포함한다. p형 트랜지스터 PT11의 게이트에는, 출력부(114)의 출력 전압 VCOM이 공급된다. p형 트랜지스터 PT12의 게이트에는, 오피 앰프(110)의 입력 전압 VCOMin이 공급된다. p형 트랜지스터 PT11의 드레인은, n형 트랜지스터 NT11의 드레인에 접속된다. p형 트랜지스터 PT12의 드레인은, n형 트랜지스터 NT12의 드레인에 접속된다.
전류원 CS2는, p형 트랜지스터 PT11, PT12의 소스와 전원 전압 VDD 사이에 삽입된다. 이러한 전류원 CS2에서는, 6개의 p형 트랜지스터 PT3∼PT8의 각각이 병렬로 접속된다. 그리고, p형 트랜지스터 PT3∼PT8의 게이트에는, p형 차동 증폭 회로 제어 신호 VREFP1∼VREFP6이 공급된다. 따라서, p형 차동 증폭 회로 제어 신호 VREFP1∼VREFP6에 따라, 전류원 CS2의 전류값이 제어된다.
출력부(114)는, p형 구동 트랜지스터 PDT1과, n형 구동 트랜지스터 NDT1을 포함한다. p형 구동 트랜지스터 PDT1의 소스에는, 구동용의 고전위측의 전원 전압 VDD_DR이 공급된다. n형 구동 트랜지스터 NDT1의 소스에는, 구동용의 저전위측의 전원 전압 VSS_DR이 공급된다. p형 구동 트랜지스터 PDT1의 게이트에는, n형 차동 증폭 회로(116)의 n형 트랜지스터 NT2 및 p형 트랜지스터 PT2의 접속 노드의 전압이 공급된다. n형 구동 트랜지스터 NDT1의 게이트에는, p형 차동 증폭 회로(118)의 p형 트랜지스터 PT12 및 n형 트랜지스터 NT12의 접속 노드의 전압이 공급된다. p형 구동 트랜지스터 PDT1의 드레인과 n형 구동 트랜지스터 NDT1의 드레인이 접속되며, 이 드레인의 전압이 출력 전압 VCOM으로 된다.
또한 도 13에서는, 인에이블 신호 ENB 및 그 반전 신호 XENB에 의해 오피 앰프(110)의 출력을 하이 임피던스 상태로 설정할 수 있도록 하기 위해, 게이트 전압 고정용 트랜지스터 PFT1, NFT1이 설치되어 있다. 게이트 전압 고정용 트랜지스터 PFT1, NFT1의 게이트에는 인에이블 신호 ENB, XENB가 공급되며, p형 구동 트랜지스터 PDT1의 게이트 전압 및 n형 구동 트랜지스터 NDT1의 게이트 전압을 전원 전압 VDD_DR, VSS_DR로 고정하여, 출력을 하이 임피던스 상태로 설정할 수 있다.
또한 출력부(114)는, p형 구동 트랜지스터 PDT1에 병렬로, 부스트용 p형 구동 트랜지스터 PBT1이 설치된다. 보다 구체적으로는, 부스트용 p형 구동 트랜지스터 PBT1은, 부스트 신호 BOOSTP가 L 레벨일 때에, p형 구동 트랜지스터 PDT1과 병렬로 접속된다. 이에 의해, 부스트 신호 BOOSTP에 따라, 출력에 전류를 흘리는 능력을 높일 수 있다.
마찬가지로, 출력부(114)는, n형 구동 트랜지스터 NDT1에 병렬로, 부스트용 n형 구동 트랜지스터 NBT1이 설치된다. 보다 구체적으로는, 부스트용 n형 구동 트랜지스터 NBT1은, 부스트 신호 BOOSTN이 H 레벨일 때에, n형 구동 트랜지스터 NDT1 과 병렬로 접속된다. 이에 의해, 부스트 신호 BOOSTN에 따라, 출력으로부터 전류를 인입하는 능력을 높일 수 있다.
이러한 구성의 오피 앰프(110)에 대하여, n형 차동 증폭 회로(116)에 주목하여, 입력 전압 VCOMin이 출력 전압 VCOM보다 높은 경우를 생각한다.
이 경우, n형 트랜지스터 NT1의 임피던스가 n형 트랜지스터 NT2보다 커지기 때문에, p형 트랜지스터 PT1, PT2의 게이트 전압이 상승하고, p형 트랜지스터 PT2의 임피던스가 커지게 된다. 그 때문에, p형 구동 트랜지스터 PDT1의 게이트 전압이 하강하고, p형 구동 트랜지스터 PDT1은 온하는 방향을 향한다.
한편, p형 차동 증폭 회로(118)에 주목하면, 입력 전압 VCOMin이 출력 전압 VCOM보다 높은 경우, p형 트랜지스터 PT11의 임피던스가 p형 트랜지스터 PT12의 임피던스보다 작아지기 때문에, n형 트랜지스터 NT11, NT12의 게이트 전압이 상승하고, n형 트랜지스터 NT12의 임피던스가 작아진다. 그 때문에, n형 구동 트랜지스터 NDT1의 게이트 전압이 하강하고, n형 구동 트랜지스터 NDT1이 오프하는 방향을 향한다.
이와 같이, 입력 전압 VCOMin이 출력 전압 VCOM보다 높은 경우에는, 출력 전압 VCOM이 높아지는 방향으로 p형 구동 트랜지스터 PDT1, n형 구동 트랜지스터 NDT1이 동작한다. 또한, 입력 전압 VCOMin이 출력 전압 VCOM보다 낮은 경우에는, 상술과 역의 동작을 행한다. 이상과 같은 동작의 결과, 오피 앰프(110)에서는, 입력 전압 VCOMin과 출력 전압 VCOM이 거의 동일하게 되는 평형 상태로 이행해 간다.
이 때, n형 차동 증폭 회로(116)에서는, 전류원 CS1의 전류값을 크게 하면 할수록, 전류 미러 회로 CM1 및 차동 트랜지스터쌍 DT1을 구성하는 각 트랜지스터의 반응 속도를 빠르게 할 수 있기 때문에, 오피 앰프(110)의 슬루 레이트를 높일 수 있다. 마찬가지로, p형 차동 증폭 회로(118)에서는, 전류원 CS2의 전류값을 크게 하면 할수록, 전류 미러 회로 CM2 및 차동 트랜지스터쌍 DT2를 구성하는 각 트랜지스터의 반응 속도를 빠르게 할 수 있기 때문에, 오피 앰프(110)의 슬루 레이트를 높일 수 있다.
또한, 출력부(114)에서, 부스트용 p형 구동 트랜지스터 PBT1 또는 부스트용 n형 구동 트랜지스터 NBT1을 동작시킴으로써, 전류 구동 능력을 높일 수 있다.
도 13에 도시한 오피 앰프(110)가 액정 표시 패널(20)의 대향 전극을 구동하는 경우, 대향 전극의 부하와 극성 반전의 주파수의 관계에서, 이하와 같이 오피 앰프(110)의 슬루 레이트 및 전류 구동 능력을 조정할 수 있다.
대향 전극의 부하가 작고, 극성 반전시키는 주파수가 높을 때, 오피 앰프(110)의 슬루 레이트만을 크게 하면 된다. 이것은, 액정 표시 패널(20)의 표시 화소 수가 증가해도 대향 전극의 부하가 작은 경우에 상당한다. 예를 들면 QVGA 패널과 VGA 패널이 동일한 사이즈라도, 극성 반전의 주파수를 2배로 할 필요가 있다.
대향 전극의 부하가 클 때, 오피 앰프(110)의 전류 구동 능력만을 크게 하면 된다. 이것은, 액정 표시 패널(20)의 제조 메이커에 따라 대향 전극의 부하가 서로 다르지만, 극성 반전의 주파수는 동일한 경우에 상당한다.
대향 전극의 부하가 크고, 극성 반전시키는 주파수가 높을 때, 오피 앰프(110)의 슬루 레이트 및 전류 구동 능력을 크게 하면 된다. 이것은, 액정 표시 패 널(20)의 표시 화소 수가 증가한 경우에 상당한다. 예를 들면, QVGA 패널로부터 VGA 패널로 변경한 경우, 대향 전극의 부하가 커지게 되며, 또한 극성 반전시키는 주파수를 높게 할 필요가 있다.
도 14에, 본 실시예에서의 전원 회로(100)의 동작예의 타이밍도를 도시한다.
도 14에서는, 도 10∼도 13에서 설명한 구성을 갖는 전원 회로(100)가, 극성 반전 신호 POL이 H 레벨일 때에 동작한 타이밍예를 도시하고 있다. 또한 타이머 회로(160)에서는, 도트 클럭 DCLK의 클럭 수 「2」가 선택되어 있는 것으로 한다.
수평 동기 신호 HSYNC가 L 레벨로부터 H 레벨로 변화되어 1수평 주사 기간이 개시되면, 멀티플렉스 구동 제어 회로(350)가 멀티플렉스 신호 Rsel, Gsel, Bsel을 생성한다. 따라서, 도 14에 도시한 바와 같이, 우선 멀티플렉스 신호 Rsel의 변화에 기인하여, 기입 신호 SEL이 H 레벨로 변화된다(C1). 이 시점으로부터, 도트 클럭 DCLK의 2클럭 동안에만 H 레벨로 되며, 이 H 레벨의 기간이 제어 기간 CT로 된다.
그리고, 사전에 설정된 제어 기간 CT용의 p형 차동 증폭 회로 제어 신호 VREFP1∼VREFP6, n형 차동 증폭 회로 제어 신호 VREFN1∼VREFN6, 부스트 신호 BOOSTP, BOOSTN에 따라, 오피 앰프(110)가 제어된다. 오피 앰프(110)는, 이 제어 기간 CT에서는, 높은 스루풋 또는 높은 전류 구동 능력으로 대향 전극을 구동할 수 있다.
그리고, 제어 기간 CT가 경과한 후, p형 차동 증폭 회로 제어 신호 VREFP1∼VREFP6, n형 차동 증폭 회로 제어 신호 VREFN1∼VREFN6, 부스트 신호 BOOSTP, BOOSTN이 원래의 상태로 복귀되며, 오피 앰프(110)는, 보다 작은 스루풋 또는 보다 작은 전류 구동 능력으로 대향 전극을 구동하게 된다.
마찬가지로 하여, 멀티플렉스 신호 Gsel이 변화되면, 다시 기입 신호 SEL이 H 레벨로 변화된다(C2). 이 시점에서, 도트 클럭 DCLK의 2클럭 동안에만 H 레벨로 되며, 이 H 레벨의 기간이 제어 기간 CT로 된다.
또한 멀티플렉스 신호 Bsel이 변화되면, 다시 기입 신호 SEL이 H 레벨로 변화된다(C3). 이 시점에서, 도트 클럭 DCLK의 2클럭 동안만 H 레벨로 되며, 이 H 레벨의 기간이 제어 기간 CT로 된다.
또한 본 실시예에서는, 제어 기간 CT의 길이가 각 색 성분에서 공통으로 되어 있지만, 이에 한정되는 것이 아니라, 색 성분마다 제어 기간 CT의 길이를 설정할 수 있도록 해도 된다.
이상과 같이, 본 실시예에 따르면, 변동된 대향 전극의 전압 레벨에 기초하여 복귀시킬 때만, 슬루 레이트 및 전류 구동 능력 중 적어도 하나가 크게 되도록 제어되며, 그 후, 원래의 슬루 레이트 및 전류 구동 능력으로 오피 앰프가 구동한다. 이렇게 함으로써, 오피 앰프(110)의 출력 능력이 필요할 때만 그 출력 능력을 크게 할 수 있기 때문에, 그 이외의 기간에서는 오피 앰프(110)의 출력 능력을 작게 할 수 있어, 소비 전력을 최저한으로 억제할 수 있게 된다.
4. 전자 기기
도 15에, 본 실시예에서의 전자 기기의 구성예의 블록도를 도시한다. 여기서는, 전자 기기로서, 휴대 전화기의 구성예의 블록도를 도시한다. 도 15에서, 도 1 또는 도 2와 동일 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.
휴대 전화기(900)는, 카메라 모듈(910)을 포함한다. 카메라 모듈(910)은, CCD 카메라를 포함하고, CCD 카메라로 촬상한 화상의 데이터를, YUV 포맷으로 표시 컨트롤러(38)에 공급한다.
휴대 전화기(900)는, 액정 표시 패널(20)을 포함한다. 액정 표시 패널(20)은, 데이터 드라이버(30) 및 게이트 드라이버(32)에 의해 구동된다. 액정 표시 패널(20)은, 복수의 게이트선, 복수의 소스선, 복수의 화소를 포함한다.
표시 컨트롤러(38)는, 데이터 드라이버(30) 및 게이트 드라이버(32)에 접속되며, 데이터 드라이버(30)에 대하여 RGB 포맷의 표시 데이터를 공급한다.
전원 회로(100)는, 데이터 드라이버(30) 및 게이트 드라이버(32)에 접속되어, 각 드라이버에 대하여, 구동용의 전원 전압을 공급한다. 또한 액정 표시 패널(20)의 대향 전극에, 대향 전극 전압 VCOM을 공급한다.
호스트(940)는, 표시 컨트롤러(38)에 접속된다. 호스트(940)는, 표시 컨트롤러(38)를 제어한다. 또한 호스트(940)는, 안테나(960)를 통해 수신된 표시 데이터를, 변복조부(950)에서 복조한 후, 표시 컨트롤러(38)에 공급할 수 있다. 표시 컨트롤러(38)는, 이 표시 데이터에 기초하여, 데이터 드라이버(30) 및 게이트 드라이버(32)에 의해 액정 표시 패널(20)에 표시시킨다.
호스트(940)는, 카메라 모듈(910)에서 생성된 표시 데이터를 변복조부(950)에서 변조한 후, 안테나(960)를 통해 다른 통신 장치에의 송신을 지시할 수 있다.
호스트(940)는, 조작 입력부(970)로부터의 조작 정보에 기초하여 표시 데이 터의 송수신 처리, 카메라 모듈(910)의 촬상, 액정 표시 패널(20)의 표시 처리를 행한다.
또한 상술한 실시예에서는, 다중화 신호가 다중화된 시분할 타이밍을 화소 전극에의 기입 개시 타이밍으로 하였지만, 이에 한정되는 것은 아니다. 다중화 신호를 이용하지 않고 데이터 드라이버가 각 데이터선을 구동하는 경우에는, 각 데이터선의 구동 개시 타이밍이 화소 전극에의 기입 개시 타이밍으로 되는 것은 물론이다.
그리고, 본 실시예와 같이 다중화 신호를 이용하는 경우에도, 본 실시예에서는 1화소를 구성하는 3도트분의 표시 데이터에 대응한 각 구동 전압을 시분할로 다중화되는 것으로서 설명하였지만, 이에 한정되는 것은 아니다. 예를 들면, 2화소분의 6도트분의 표시 데이터에 대응한 각 구동 전압을 시분할로 다중화한 다중화 신호나, 3화소분의 9도트분의 표시 데이터에 대응한 각 구동 전압을 시분할로 다중화한 다중화 신호에도 적용할 수 있다. 또한 본 발명은, 1화소를 구성하는 도트 수에 한정되는 것이 아니라, 다중화 신호는, 각 도트의 표시 데이터를 시분할로 다중화한 것이면 된다.
또한, 본 발명은 상술한 실시예에 한정되는 것이 아니라, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하다. 예를 들면, 본 발명은 상술한 액정 표시 패널의 구동에 적용되는 것에 한하지 않고, 일렉트로루미네센스, 플라즈마 디스플레이 장치의 구동에 적용 가능하다.
또한, 본 발명 중 종속 청구항에 따른 발명에서는, 종속처의 청구항의 구성 요건의 일부를 생략하는 구성으로 할 수도 있다. 또한, 본 발명의 하나의 독립 청구항에 따른 발명의 주요부를, 다른 독립 청구항에 종속시킬 수도 있다.
본 발명에 따르면, 화소 전극에의 기입 시간이 짧아져도, 저소비 전력으로 대향 전극의 전압 레벨의 변동을 억제할 수 있는 전원 회로, 표시 드라이버, 전기 광학 장치 및 전자 기기를 제공할 수 있다.

Claims (11)

  1. 전기 광학 물질을 사이에 두고 전기 광학 장치의 화소 전극과 대향하는 대향 전극에 전압을 공급하기 위한 전원 회로로서,
    상기 대향 전극을 구동하는 오피 앰프와,
    상기 오피 앰프의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 제어하는 오피 앰프 제어 회로를 포함하고,
    상기 오피 앰프 제어 회로가,
    상기 화소 전극에의 기입 개시 타이밍에서 개시되는 제어 기간에서, 상기 오피 앰프의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 크게 하고,
    상기 제어 기간을 경과한 후에는, 상기 오피 앰프의 슬루 레이트 및 전류 구동 능력을 상기 제어 기간 전의 상태로 복귀시키는 것을 특징으로 하는 전원 회로.
  2. 제1항에 있어서,
    상기 오피 앰프 제어 회로가,
    상기 오피 앰프의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 지정하기 위한 제1 설정 데이터가 설정되는 제1 오피 앰프 설정 레지스터와,
    상기 오피 앰프의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 지정하기 위한 제2 설정 데이터가 설정되는 제2 오피 앰프 설정 레지스터를 포함하고,
    상기 제어 기간에서는, 상기 제1 설정 데이터에 기초하여 상기 오피 앰프의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 제어하고,
    상기 제어 기간의 경과 후에는, 상기 제2 설정 데이터에 기초하여 상기 오피 앰프의 슬루 레이트 및 전류 구동 능력 중 적어도 하나를 제어하는 것을 특징으로 하는 전원 회로.
  3. 제1항에 있어서,
    상기 화소 전극에의 기입 개시 타이밍 후에 카운트를 개시하고, 1 또는 복수의 카운트값 중에서 선택된 1개의 카운트값으로 되기까지의 기간을 상기 제어 기간으로서 지정하는 타이머 회로를 포함하는 것을 특징으로 하는 전원 회로.
  4. 제1항에 있어서,
    상기 전기 광학 장치의 복수의 데이터선의 각 데이터선에 공급되는 신호가 시분할로 다중화된 다중화 신호로부터 분리된 신호가, 상기 화소 전극에 공급되는 경우에,
    상기 기입 개시 타이밍이, 상기 다중화 신호의 시분할 타이밍인 것을 특징으로 하는 전원 회로.
  5. 전기 광학 장치의 주사선 및 데이터선에 의해 특정되는 화소 전극과, 전기 광학 물질을 사이에 두고 그 화소 전극에 대향하는 대향 전극을 포함하는 전기 광학 장치를 구동하기 위한 표시 드라이버로서,
    상기 대향 전극에 전압을 공급하는 제1항의 전원 회로와,
    상기 전기 광학 장치를 구동하는 구동 회로를 포함하는 것을 특징으로 하는 표시 드라이버.
  6. 전기 광학 장치의 주사선 및 데이터선에 의해 특정되는 화소 전극과, 전기 광학 물질을 사이에 두고 그 화소 전극에 대향하는 대향 전극과, 각 데이터선에 다중화 신호를 분리한 신호를 출력하기 위한 디멀티플렉서를 포함하는 전기 광학 장치를 구동하기 위한 표시 드라이버로서,
    상기 대향 전극에 전압을 공급하는 제4항의 전원 회로와,
    복수의 데이터선의 각 데이터선에 공급되는 신호를 다중화한 다중화 신호를 생성하는 다중화 회로와,
    상기 다중화 신호에 기초하여 상기 전기 광학 장치의 데이터선을 구동하는 구동 회로를 포함하는 것을 특징으로 하는 표시 드라이버.
  7. 복수의 주사선과,
    복수의 데이터선과,
    상기 복수의 주사선의 1개와 상기 복수의 데이터선의 1개에 의해 특정되는 화소 전극과,
    전기 광학 물질을 사이에 두고 상기 화소 전극과 대향하는 대향 전극과,
    각 데이터선에 다중화 신호를 분리한 신호를 출력하기 위한 디멀티플렉서와,
    상기 복수의 주사선을 주사하는 주사 드라이버와,
    상기 복수의 데이터선을 구동하는 데이터 드라이버와,
    상기 대향 전극에 전압을 공급하는 제4항의 전원 회로
    를 포함하는 것을 특징으로 하는 전기 광학 장치.
  8. 복수의 주사선과,
    복수의 데이터선과,
    상기 복수의 주사선의 1개와 상기 복수의 데이터선의 1개에 의해 특정되는 화소 전극과,
    전기 광학 물질을 사이에 두고 상기 화소 전극과 대향하는 대향 전극과,
    상기 복수의 주사선을 주사하는 주사 드라이버와,
    상기 복수의 데이터선을 구동하는 데이터 드라이버와,
    상기 대향 전극에 전압을 공급하는 제7항의 전원 회로
    를 포함하는 것을 특징으로 하는 전기 광학 장치.
  9. 제1항 내지 제4항 중 어느 한 항의 전원 회로를 포함하는 것을 특징으로 하는 전자 기기.
  10. 제5항 또는 제6항의 표시 드라이버를 포함하는 것을 특징으로 하는 전자 기기.
  11. 제7항 또는 제8항의 전기 광학 장치를 포함하는 것을 특징으로 하는 전자 기기.
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