[go: up one dir, main page]

KR20040031634A - 도전성이 강한 매몰층을 갖는 집적회로 - Google Patents

도전성이 강한 매몰층을 갖는 집적회로 Download PDF

Info

Publication number
KR20040031634A
KR20040031634A KR1020030068794A KR20030068794A KR20040031634A KR 20040031634 A KR20040031634 A KR 20040031634A KR 1020030068794 A KR1020030068794 A KR 1020030068794A KR 20030068794 A KR20030068794 A KR 20030068794A KR 20040031634 A KR20040031634 A KR 20040031634A
Authority
KR
South Korea
Prior art keywords
layer
buried layer
silicon
layer portion
integrated circuit
Prior art date
Application number
KR1020030068794A
Other languages
English (en)
Inventor
마르티미셸
코로넬필리페
레베르프랑소와
Original Assignee
에스티마이크로일렉트로닉스 에스.에이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스티마이크로일렉트로닉스 에스.에이. filed Critical 에스티마이크로일렉트로닉스 에스.에이.
Publication of KR20040031634A publication Critical patent/KR20040031634A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/137—Collector regions of BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/231—Emitter or collector electrodes for bipolar transistors

Landscapes

  • Bipolar Transistors (AREA)

Abstract

집적회로는 실질적으로 주요 회로 표면의 면에 평행인 면에 소정 도전 타입의 매몰층을 포함하고, 상기 매몰층의 중앙부는 금속형 물질(15)로 채워지는 것을 특징으로 한다.

Description

도전성이 강한 매몰층을 갖는 집적회로{INTEGRATED CIRCUIT WITH A STRONGLY-CONDUCTIVE BURIED LAYER}
본 발명은 반도체 집적 회로 분야에 관한 것이다. 보다 구체적으로, 본 발명은 매몰층의 도전성을 향상시키는 것에 관한 것이다.
본 발명은 특히 바이폴라 트랜지스터(bipolar transistor)의 매몰 콜렉터층 형성에 대하여 기술될 것이나, 본 명세서의 마지막에서 강조되는 바와 같이 당업자는 본 발명이 반도체 기판에 깊은, 도전성이 강한층의 형성에 일반적으로 적용될 수 있다는 것을 본 출원을 읽음으로써 깨닫게 될 것이다.
도 1은 반도체 기판에 형성된 바이폴라 트랜지스터 구조를 매우 개략적으로 도시한다. 특정 예에서, 이 바이폴라 트랜지스터는 P형 기판(2)위의 에피택시(epitaxy)에 의해 형성되는 N형층(1)에 형성된다. 일반적으로 에피택시 전에, 트랜지스터가 형성될 활성 영역 아래에, 강하게 도핑된 N형 매몰층(heavily-doped N-type buried layer)(3)을 형성하기 위한 주입부가 형성될 것이다. 활성 트랜지스터 영역은 일반적으로 STI(Shallow Trench Insulation)로 지칭되는, 에피택셜층(1)의 표면에 에칭된 실리콘 옥사이드 웰(5)에 의해 측면 경계가 정해진다. 활성 영역의 내부에 P형 베이스 영역(7)과 N형 에미터 영역(8)이 형성된다. 이와 같은 영역들을 적절히 국소화된 방식으로 형성하고 이들 영역에 접속부(contacts)를 갖는 많은 방법들이 공지되어있다. 예를 들면, 본 명세서에서 참조로서 인용되는 미국 특허 제5953600호가 있다. 이 특허에서, 트랜지스터 콜렉터는 애피택셜층(1)의 일부분의, 에미터에 대향한 N형 주입부(9)에 형성된다. 콜렉터는 N+형 매몰층(3)과, 절연 웰(5)에 교차하여 매몰층(3)과 접하는 N+형 도전성 웰(10)에 의해 접속된다.
그러한 트랜지스터가 고주파수에서 동작될 때, 주요 제한 변수들 중 하나는 콜렉터 억세스 저항(collector access resistance) 즉, 매몰층(3)의 수평 저항 R1과 콜렉터 웰(10)의 수직 저항 R2의 합인 것으로 나타난다.
도핑 수준을 강하게 증가시키거나, 도핑 높이를 감소시키거나, 또는 개구를 형성하여 이 개구를 폴리실리콘 및/또는 다른 강한 도전성 물질로 채움으로써 콜렉터 웰(10)의 저항을 최소화하는 다양한 해법이 공지되어 있다. 따라서, 콜렉터 억세스 저항의 주요 요소는 여전히 매몰층(3)의 저항 R1이 된다. 게다가, 이 층의 도핑은 특히 에피택셜층으로의 외부 확산(exodiffusion) 및 에피택시동안 고스트층(ghost layer) 생성의 위험을 갖기 때문에, 최대로 증가될 수 없다.
또, 매몰층(3)이 두 가지 기능을 가진다는 것에 주목하여야 한다. 한편으로는 콜렉터 영역(1 및 9)과의 접속을 확보하고, 다른 한편으로는 에피택셜층이 형성되는 기판과 반대의 도전성 타입으로 되어, 접합 절연을 확보 하고 기판이 적절히 바이어싱될 수 있도록 하는 것이다.
본 발명의 목적은 매몰층의 도전성을 증가시켜서 그것의 기판에 대한 접합 절연 및 접속의 두 가지 기능을 유지하는 것이다.
본 발명의 다른 목적은 향상된 도전성을 갖는 이와 같은 매몰층을 획득하는 다양한 방법을 제공하는 것이다.
본 발명의 더욱 특별한 또 다른 목적은 바이폴라 트랜지스터를 위한 매몰 콜렉터층 및 이와 결합되는 접속부를 형성하는 것이다.
이들 및 다른 목적을 달성하기 위하여, 본 발명은 주요 회로 표면의 면에 대해 실질적으로 평행한 면에 소정 도전 형의 매몰층(이 매몰층의 중앙부는 금속형물질로 채워짐)을 포함하는 집적 회로를 제공한다.
도 1은 상기 기술한 바와 같이 공지 기술에 따른 바이폴라 트랜지스터의 단순화된 단면도이다.
도 2는 본 발명에 따라 매몰층이 제공되는 바이폴라 트랜지스터의 단순화된 단면도이다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 트랜지스터 제조의 일련의 단계들을 도시한 단면도이다.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 트랜지스터 제조의 일련의 단계들을 도시한 단면도이다.
도 5a 및 도 5b는 본 발명의 제3 실시예에 따른 트랜지스터 제조의 일련의 단계들을 도시한 단면도이다.
본 발명의 일 실시예에 따르면, 매몰층은 바이폴라 트랜지스터의 콜렉터층의 아래층 즉 서브 콜렉터층(sub-collector layer)이다.
본 발명의 일 실시예에 따르면, 금속형 물질은 티타늄 니트라이드(titanium nitride)이다.
본 발명은 또한 집적 회로의 반도체 기판에 매몰층을 형성하는 방법을 제공하는 것으로써, 이 방법은 매몰층을 형성하고자 하는 위치에, 나머지 반도체 물질에 대하여 선택적으로 에칭될 수 있는 물질로 이루어지는 층부(layer portion)를 제공하는 단계와, 상기 층부의 양측에 선택된 도전 형에 따라 반도체 기판을 도핑하는 단계와, 집적 회로 표면에서 상기 층부까지 연장되는 개구를 파는 단계와, 등방성 에칭으로 상기 층부를 제거하는 단계와, 그리고 이에 따라 형성된 공동(cavity)을 금속 형 물질로 채우는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 층부는 절연 벽에 의해 경계가 정해진다.
본 발명의 일 실시예에 따르면, 상기 층부는 실리콘 기판 위에 에피택시에 의해 형성되고, 그 자체가 실리콘 에피택셜층으로 덮인 실리콘-게르마늄 영역이다.
본 발명의 일 실시예에 따르면, 상기 층부는 반도체 기판에 미리 형성된 빈 영역(hollowed region)이다.
본 발명의 상기한 목적, 특징 및 이점들은 첨부한 도면과 관련하여 후술의 구체적인 실시예의 비한정적인 설명에서 자세히 논의될 것이다.
도 2는 본 발명에 따라 변형된 매몰층을 포함하는 바이폴라 트랜지스터를 도시한다. 매몰층(3)은 그 주변부(14)로서, 도 1의 매몰층(3)과 같이, 원하는 도전 형의 강하게 도핑된 실리콘층을 갖는 매몰층(13)으로 대체된다. 그러나, 이 매몰층의 코어(core)는 도전성이 강한 층(15), 바람직하게는 금속형층으로 대체된다. 콜렉터 웰(collector well)(10)은 매몰층(13)의 코어를 형성하는 것과 동일한 물질(15)로 채우는 것이 바람직하다. 도전성 물질은 예를 들면 전기화학적 증착(electrochemical deposition)에 의해 증착된 구리, 또는 도전성 옥사이드(conductive oxide), 금속 실리사이드(metal silicide), 혹은 티타늄(titanium)이나 탄탈륨 니트라이드(tantalum nitride)와 같은 공동을 채우는데 적당한 도전성이 강한 물질, 또는 동일한 특성을 나타내는 또 다른 물질이다. 이 물질(15)은 또한 그 주변부에 금속이나 도전성이 강한 또 다른 물질(니트라이드 또는 실리사이드와 같은 물질)을 포함하고, 다른 특성(예를 들면, 폴리실리콘 또는 실리콘 옥사이드)의 코어를 가진다.
본 발명에 따르면, 매몰층의 최대의 도전성이 금속 코어(15)에 의해 보장된다면, 주변의 강하게 도핑된 영역(14)은 선행 기술의 매몰층(3)보다 덜 강하게 도핑해도 될 것이다. 실제로, 이 층은 금속 코어(15)와 우수한 저항 접속을 갖기에 충분하다. 따라서, 상부 에피택셜층으로의 외부확산 및 고스트층 생성의 위험은 따라서 제한된다.
본 발명에 따라 금속형 코어를 갖는 에피택셜층을 형성시킴으로써, 도 1에 도시된 저항 R1 값을 적어도 인자(factor) 10만큼 감소시킬 수 있고, 주변 영역(14)의 도핑을 감소시켜 제조 공정을 단순화시킬 수 있다. 특히, 주변 영역(14)이 선행 기술에서 보다 덜 강하게 도핑된다면, 어닐링(annealing)동안 도핑 영역의 연장 사이즈가 감소하는 바, 이는 디바이스를 더욱 향상시킨다.
이제 본 발명에 따른 매몰층의 세 가지 실시예를 오직 예시로서 기술하기로 한다.
예 1. SiGe층을 포함하는 기판
도 3a 내지 도 3d는 본 발명의 제1 실시예에 따른 매몰층 제작의 4개의 일련의 단계를 도시한다.
도 3a에 도시되는 바와 같이, 에피택시에 의해 실리콘 게르마늄(SiGe)층(21)이 형성된 P형 실리콘 기판으로부터 공정이 시작된다.층(21)위에, 에피택시에 의해 N형 실리콘층(22)이 형성된다. 적어도, 제작하고자 하는 구성요소의 활성 영역에 대응할 부분이 N+ 영역들(23 및 24)로 둘러싸인다. 이는, 예를 들면, 그 에피택시 성장동안 SiGe을 강하게 도핑하고, 그 다음 후속의 열 단계(thermal step)동안 실리콘에 확산시켜 N+ 영역을 형성함으로써 얻어질 수 있다. SiGe의 성장 후에 주입이, 즉 에피택셜층(22)의 형성 후에 깊은 주입이 또한 수행될 수 있다. 이 주입들은 오직 활성 영역의 아래에만 국한(localized)되는 것이 바람직하다. 또한, 강하게 도핑된 N형층, 게르마늄-실리콘층, 강하게 도핑된 N형 실리콘층 및 약하게 도핑된 N형층(lightly doped N-type layer)이 연속적으로 성장되는 것이 바람직한 바, 연속적인 에피택시의 이용은 특히 어닐링을 감소시킬 수 있게 한다.
그 다음, 도 3b에 도시된 바와 같이, 바이폴라 트랜지스터 형성의 일반적인 단계들이 도 1에 대해 기술된 것과 유사하게 수행된다. 그러나, 이 경우, 얕은 절연 웰(shallow insulating well)(5)에 더하여, SiGe층(21)보다 깊은, 깊은 절연 벽(deep insulating wall)(26)이 형성된다. 이와 같은 절연 벽의 첫 번째 이점은, 다양한 어닐링에 있어서, 강하게 도핑된 N형 영역이 이웃하는 구성요소로 측면 확산(laterally diffusing)되는 것을 피할 수 있다는 것이다. 절연벽은 반드시 절연체로 완전히 채워질 필요는 없고, 그 외부 벽만이 절연체로 코팅되고 나머지 부분은 더 쉽게 증착될 수 있는 폴리실리콘으로 채워질 수 있다. 도 1에서 기술된 동일한 구성 요소가 형성된다. 즉층들과 베이스 및 에미터 접속부(7 및 8), 그리고 콜렉터 주입부(9)가 형성될 수 있다.
도 3c에 도시된 단계에서, 개구(28)가 웰(5)에 형성되고, 이 개구는 연장되어 SiGe층(21)에 접한다. 실제로, 에미터 및 베이스 영역 제작 공정의 결과로 인해 그 구조위에 상부 절연층들이 존재하게 될 것이다. 따라서, 개구(28)는 또한 이 절연층들(미도시)을 가로지게 될 것이다. 개구(28)는 SiGe층내로 약간 침투된 형태로 도시되어 있다. 실제로, SiGe 영역(21)까지 도달하도록, 웰(5)의 제1 수직 이방성 에칭이 수행되며, 이 제1 수직 이방성 에칭 다음에 에피택셜층(22)의 실리콘에 대해 제2 수직 이방성 에칭이 후속된다.
도 3d에 도시된 단계에서, SiGe을 선택적으로 에칭함으로써 벽(26)에 의해경계가 정해지는 SiGe 층부를 제거하도록 등방성 에칭이 수행되어, 이 층부가 차지하는 위치에 공동을 형성한다. 등방성 SiGe 플라즈마 에칭 방법들은 공지되어 있으며, 이들은 SiGe 에칭과 실리콘 및 실리콘 옥사이드 에칭 사이에서 30보다 큰 선택성을 보인다. 마지막으로, 이에 따라 형성된 공동을 채우는 또는 적어도 그 내부 벽을 코팅하는 티타늄 니트라이드(TiN)(29)가 화학 증기 증착(CVD) 또는 당업계에서는 일반적으로 ALD라 칭하는 원자 증착 공정(atomic deposition process)에 의해 증착된다. 보통은, 도 3d에 도시된 바와 같이 TiN(29)에 의해 거의 완전한 채움이 수행된다. 이 더한 채움을 위하여, 전술한 기타 도전성 물질 중 한 물질이 또한 사용될 수 있다.
예 2. SOI형 기판
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른, 매몰층 제작의 일련의 단계들을 도시한다.
도 4a에 도시된 바와 같이, 공정은 기판(30)(예를 들면, P형 실리콘), 실리콘 옥사이드층(31) 및 약하게 도핑된 에피택셜 N형 실리콘층(32)을 포함하는 SOI형 구조로부터 시작된다. 상기 기술한 바와 같이, 옥사이드층(31)은 어떠한 공지의 방법에 의해서도 얻어지는 강하게 도핑된 N형 영역(33 및 34)으로 둘러싸인다. 두 개의 실리콘 웨이퍼의 조립에 의해 얻어지는 SOI형 구조에서, 이 강하게 도핑된 N형 영역들은 상기 구조를 형성하는데 사용될 두 웨이퍼의 조립 전에 형성될 수 있다.
그 다음, 도 3b에 관계하여 기술된 것과 유사한 단계들이 도 4b에 도시된 구조를 얻기 위해 수행된다.
그 다음, 도 4c에 도시된 바와 같이, 개구(38)가 형성되어 실리콘 옥사이드층(31)까지 연장된다. 도 4b에 도시된 바와 같이, 개구(38)가 형성될 영역은 옥사이드 웰(5) 가까이에 있는 실리콘부로 하는 것이 바람직하다. 그 다음, 도 4c에 도시된 바와 같이, 개구(38)는 웰(5)의 가장자리에 미치지 않고, 완전히 실리콘부에 형성된다. 이는 다음 단계인 벽(26)에 의해 경계가 정해지는 실리콘 옥사이드 층부(21)가 에칭되는 동안, 웰(5)의 벽들이 동시에 에칭되지 않는다는 이점을 갖는다. 또한 이 경우에, 깊은 주변 벽(26)은 SiO2영역(31)이 에칭될 때 이 벽이 함께 에칭되는 것을 피하기 위해 실리콘 니트라이드로 코팅된 외부 표면을 갖는 것이 바람직하다. 마지막 단계에서, 개구(38)와, 그리고 벽(26)들에 의해 경계가 정해지는 SiO2층부에 제공되는 공동은 제1 실시예에서 기술된 것과 같이 도전성 물질로 채워진다.
예 3. 미리 형성된 공동을 가지는 기판
도 5a에 도시된 바와 같이, 기판(40)에 공동(41)을 포함하는 실리콘 구조도 사용될 수 있다. 이와 같은 공동(41)은 기판 상부 표면을 에칭하여 밀접한 좁은 홈을 에칭하고 고온의 어닐링을 수행함으로써 형성될 수 있다. 그 다음, 실질적으로 홈의 바닥 위치에 공동을 형성하고, 다시 상부 실리콘 표면을 밀폐한다. 그 다음, 도핑 공정들을 수행하여, 만약 기판이 P형으로 도핑되어 있으면 공동 위의 층(42)은 약하게 N형으로 도핑되도록 한다.
그 다음, 강하게 도핑된 N형 영역을 공동의 양측에 형성하고, 먼저 트랜지스터의 요소들을 형성한 다음 공동(41)과 합쳐지는 개구(48)를 뚫음으로써 전술한 바와 같은 동일한 방식으로 공정을 수행한다. 그 다음, 이 공동은 예를 들면 앞서 기술한 것과 같이 TiN으로 채워진다. 공동 주위에 강하게 도핑된 N형 영역을 형성하기 위해, 공동을 채우기 전, 예를 들면 폴리실리콘으로부터 N형 도핑을 확산시킬 수 있다.
물론, 본 발명은 특히 채움 물질 및 에칭 방식에 관하여, 당업자에게 자명한 다양한 대체, 수정 및 개량을 꾀할 수 있다. 본 발명의 기본적인 아이디어는 매몰층을 형성하고자 하는 위치의 폴리실리콘에 대하여 비정질 층부(inhomogeneous layer portion)를 생성하고, 그 다음 이 비정질 영역에 포트(port)를 형성하여, 이 영역 안에 빈 공간(이는 다음에 도전성이 큰 물질로 채워짐)이 형성되게 상기 영역을 다시 에칭한 다음 도전성이 강한 물질을 채우는 것이다. 상기 제1 및 제2 실시예의 설명에서, 층부는 연속하는 주변 벽에 의해 경계가 정해지는 연속 층부이다. 상부층을 에피택시하기 전, 원하는 윤곽(예를 들면, 기판에 에칭된 홈)을 가진 층부가 직접 형성될 수도 있다.
더욱이, 본 발명은 NPN형 트랜지스터의 형성에 관해서만 기술하였다. 이는 물론 PNP형 바이폴라 트랜지스터의 콜렉터를 형성하는 데에도 적용될 수 있다. 보다 포괄적으로, 그러한 층이 이용되는 모든 응용에서, 매우 높은 도전성 레벨을 가진 매몰층을 형성하는데 적용될 것이다. 본 발명은 특히 예를 들면 깊은 절연 벽(26)에 의해 경계가 정해지는 활성 표면 영역이 0.8×1.4㎛2정도의 치수를 갖고,층 두께가 십분의 1 마이크로미터 정도의 값을 갖는 서브미크로 구조에 적용된다.
본 발명에 따른 매몰층은 우수한 전기적 도전체일 뿐만 아니라 우수한 열 도전체임을 또한 주목해야 한다. 따라서, 본 발명의 특별한 이점은 매몰층위에 배치되는 디바이스의 열 소산이 향상된다는 것이다. 콜렉터 웰의 상부 구조는 이 열 소산을 향상시키기 위해 최적화될 수 있다.
이와 같은 대체, 변형 및 개량은 본 발명의 개시와 정신 및 범주의 일부를 이룬다. 따라서, 상기 설명은 오직 예시를 위한 것이고, 한정을 하려는 것이 아니다. 본 발명은 후술의 청구항과 그 균등물에서 정해지는 바에 의해서만 한정된다.
본 발명은 매몰층의 도전성을 증가시켜서 그것의 기판에 대한 접합 절연 및 접속의 두 가지 기능을 유지하고, 향상된 도전성을 갖는 이와 같은 매몰층을 획득하는 다양한 방법을 제공하며, 바이폴라 트랜지스터를 위한 매몰 콜렉터층 및 이와 결합되는 접속부를 형성한다.
본 발명에 따르면, 상부 에피택셜층으로의 외부확산 및 고스트층 생성의 위험은 따라서 제한되고, 제조 공정을 단순화시킬 수 있으며, 특히 어닐링 동안 도핑 영역의 연장 사이즈가 감소하는 바, 이는 디바이스를 더욱 향상시킨다.

Claims (8)

  1. 주요 회로 표면의 면에 실질적으로 평행인 면에 소정 도전 타입의 매몰층을 포함하고, 상기 매몰층의 중앙부는 금속형 물질(15)로 채워진 것을 특징으로 하는 집적 회로.
  2. 제 1항에 있어서,
    상기 매몰층은 바이폴라 트랜지스터의 서브 콜렉터층인 것을 특징으로 하는 집적 회로.
  3. 제 1항에 있어서,
    상기 금속형 물질은 티타늄 니트라이드인 것을 특징으로 하는 집적회로.
  4. 집적 회로의 반도체 기판에 매몰층을 형성하는 방법에 있어서:
    상기 매몰층이 형성될 위치에 나머지 반도체 물질에 대해 선택적으로 에칭 가능한 물질로 이루어지는 층부를 제공하는 단계와,
    상기 층부의 양측에 선정된 도전 타입에 따라 반도체 기판을 도핑하는 단계와,
    집적 회로 표면부터 상기 층부까지 연장되는 개구를 파는 단계와,
    등방성 에칭에 의해 상기 층부를 제거하는 단계와, 그리고
    이에 따라 형성되는 공동을 금속형 물질(15)로 채우는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서,
    상기 층부는 절연 벽(26)에 의해 경계가 정해지는 것을 특징으로 하는 방법.
  6. 제 4항에 있어서,
    상기 층부는 실리콘 기판에 에피택시에 의해 형성되는 실리콘 게르마늄 영역이고 그 자체가 실리콘 에피택셜층으로 둘러싸이는 것을 특징으로 하는 방법.
  7. 제 4항에 있어서,
    상기 층부는 실리콘 옥사이드 영역이고, 실리콘 기판위에 형성되며 실리콘층으로 코팅되는 것을 특징으로 하는 방법.
  8. 제 4항에 있어서,
    상기 층부는 반도체 기판에 미리 형성된 빈 영역인 것을 특징으로 하는 방법.
KR1020030068794A 2002-10-03 2003-10-02 도전성이 강한 매몰층을 갖는 집적회로 KR20040031634A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0212278A FR2845522A1 (fr) 2002-10-03 2002-10-03 Circuit integre a couche enterree fortement conductrice
FR02/12278 2002-10-03

Publications (1)

Publication Number Publication Date
KR20040031634A true KR20040031634A (ko) 2004-04-13

Family

ID=31985427

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030068794A KR20040031634A (ko) 2002-10-03 2003-10-02 도전성이 강한 매몰층을 갖는 집적회로

Country Status (5)

Country Link
US (2) US20040104448A1 (ko)
EP (1) EP1406307A1 (ko)
JP (1) JP2004274023A (ko)
KR (1) KR20040031634A (ko)
FR (1) FR2845522A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100832716B1 (ko) * 2006-12-27 2008-05-28 동부일렉트로닉스 주식회사 바이폴라 트랜지스터 및 그 제조방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304354B2 (en) * 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
FR2867610A1 (fr) * 2004-03-10 2005-09-16 St Microelectronics Sa Condensateur integre
US7002190B1 (en) * 2004-09-21 2006-02-21 International Business Machines Corporation Method of collector formation in BiCMOS technology
JP2008527734A (ja) * 2005-01-18 2008-07-24 エヌエックスピー ビー ヴィ バイポーラトランジスタおよびその製造方法
DE602006020430D1 (de) 2005-04-29 2011-04-14 Nxp Bv Verfahren zur herstellung eines bipolartransistors
FR2887075B1 (fr) * 2005-06-09 2007-10-12 St Microelectronics Crolles 2 Realisation de deux elements superposes au sein d'un circuit electronique integre
FR2887074A1 (fr) * 2005-06-09 2006-12-15 St Microelectronics Crolles 2 Formation d'un masque sur un circuit electronique integre
JP2008544564A (ja) * 2005-06-27 2008-12-04 エヌエックスピー ビー ヴィ 半導体デバイスおよびその製造方法
JP5048242B2 (ja) * 2005-11-30 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP2007243140A (ja) 2006-02-09 2007-09-20 Renesas Technology Corp 半導体装置、電子装置および半導体装置の製造方法
KR20090033401A (ko) * 2006-07-24 2009-04-02 엔엑스피 비 브이 반도체 디바이스 및 그 제조 방법
US7679164B2 (en) * 2007-01-05 2010-03-16 International Business Machines Corporation Bipolar transistor with silicided sub-collector
FR2917896B1 (fr) * 2007-06-21 2009-11-06 Commissariat Energie Atomique Transistor a effet de champ a contacts electriques alternes.
EP2458624A1 (en) * 2010-11-26 2012-05-30 Nxp B.V. Heterojunction Bipolar Transistor Manufacturing Method and Integrated Circuit Comprising a Heterojunction Bipolar Transistor
KR101801077B1 (ko) 2012-01-10 2017-11-27 삼성전자주식회사 매립 배선을 갖는 반도체 소자 형성 방법 및 관련된 소자
ITUB20161081A1 (it) * 2016-02-25 2017-08-25 St Microelectronics Srl Dispositivo a semiconduttore con regione conduttiva sepolta, e metodo di fabbricazione del dispositivo a semiconduttore
US10038058B2 (en) 2016-05-07 2018-07-31 Silicon Space Technology Corporation FinFET device structure and method for forming same
DE102016119799B4 (de) 2016-10-18 2020-08-06 Infineon Technologies Ag Integrierte schaltung, die einen vergrabenen hohlraum enthält, und herstellungsverfahren
US10796942B2 (en) * 2018-08-20 2020-10-06 Stmicroelectronics S.R.L. Semiconductor structure with partially embedded insulation region
US11177345B1 (en) * 2020-06-05 2021-11-16 Globalfoundries U.S. Inc. Heterojunction bipolar transistor
US11640975B2 (en) 2021-06-17 2023-05-02 Nxp Usa, Inc. Silicided collector structure

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4169000A (en) * 1976-09-02 1979-09-25 International Business Machines Corporation Method of forming an integrated circuit structure with fully-enclosed air isolation
JPS60187055A (ja) * 1984-03-07 1985-09-24 Hitachi Ltd 半導体集積回路装置
US4933733A (en) * 1985-06-03 1990-06-12 Advanced Micro Devices, Inc. Slot collector transistor
US4887144A (en) * 1985-07-26 1989-12-12 Texas Instruments Incorporated Topside substrate contact in a trenched semiconductor structure and method of fabrication
US4888300A (en) * 1985-11-07 1989-12-19 Fairchild Camera And Instrument Corporation Submerged wall isolation of silicon islands
US5065208A (en) * 1987-01-30 1991-11-12 Texas Instruments Incorporated Integrated bipolar and CMOS transistor with titanium nitride interconnections
US4810667A (en) * 1987-04-28 1989-03-07 Texas Instruments Incorporated Dielectric isolation using isolated silicon by limited anodization of an N+ epitaxially defined sublayer in the presence of a diffusion under film layer
JP2787921B2 (ja) * 1989-01-06 1998-08-20 三菱電機株式会社 絶縁ゲート型バイポーラトランジスタ
US5034348A (en) * 1990-08-16 1991-07-23 International Business Machines Corp. Process for forming refractory metal silicide layers of different thicknesses in an integrated circuit
US5213999A (en) * 1990-09-04 1993-05-25 Delco Electronics Corporation Method of metal filled trench buried contacts
US5621239A (en) * 1990-11-05 1997-04-15 Fujitsu Limited SOI device having a buried layer of reduced resistivity
US5376561A (en) * 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
JP3132101B2 (ja) * 1991-11-20 2001-02-05 日本電気株式会社 半導体装置の製造方法
JP2808965B2 (ja) * 1992-02-19 1998-10-08 日本電気株式会社 半導体装置
EP0575194B1 (en) * 1992-06-18 1997-11-12 Matsushita Electronics Corporation Method for semiconductor device having capacitor
US5369304A (en) * 1992-08-14 1994-11-29 Motorola, Inc. Conductive diffusion barrier of titanium nitride in ohmic contact with a plurality of doped layers therefor
US5583368A (en) * 1994-08-11 1996-12-10 International Business Machines Corporation Stacked devices
US5869864A (en) * 1994-10-04 1999-02-09 Siemens Aktiengesellschaft Field effect controlled semiconductor component
US5643821A (en) * 1994-11-09 1997-07-01 Harris Corporation Method for making ohmic contact to lightly doped islands from a silicide buried layer and applications
JP3376134B2 (ja) * 1994-11-21 2003-02-10 三菱電機株式会社 半導体装置の製造方法
SE514380C2 (sv) * 1996-03-29 2001-02-19 Sture Pettersson Integrerad halvledardetektorteleskop med låg energitröskel
US5798303A (en) * 1996-09-05 1998-08-25 Micron Technology, Inc. Etching method for use in fabrication of semiconductor devices
JP3075204B2 (ja) * 1997-02-28 2000-08-14 日本電気株式会社 半導体装置の製造方法
US5859469A (en) * 1997-07-18 1999-01-12 Advanced Micro Devices, Inc. Use of tungsten filled slots as ground plane in integrated circuit structure
US6080618A (en) * 1998-03-31 2000-06-27 Siemens Aktiengesellschaft Controllability of a buried device layer
US6521974B1 (en) * 1999-10-14 2003-02-18 Hitachi, Ltd. Bipolar transistor and manufacturing method thereof
US6600199B2 (en) * 2000-12-29 2003-07-29 International Business Machines Corporation Deep trench-buried layer array and integrated device structures for noise isolation and latch up immunity
US6407428B1 (en) * 2001-06-15 2002-06-18 Advanced Micro Devices, Inc. Field effect transistor with a buried and confined metal plate to control short channel effects
US6798041B1 (en) * 2002-06-19 2004-09-28 Micrel, Inc. Method and system for providing a power lateral PNP transistor using a buried power buss
US6753592B1 (en) * 2002-09-06 2004-06-22 Micrel, Inc. Multi-technology complementary bipolar output using polysilicon emitter and buried power buss with low temperature processing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100832716B1 (ko) * 2006-12-27 2008-05-28 동부일렉트로닉스 주식회사 바이폴라 트랜지스터 및 그 제조방법

Also Published As

Publication number Publication date
US7456071B2 (en) 2008-11-25
FR2845522A1 (fr) 2004-04-09
US20050191818A1 (en) 2005-09-01
EP1406307A1 (fr) 2004-04-07
JP2004274023A (ja) 2004-09-30
US20040104448A1 (en) 2004-06-03

Similar Documents

Publication Publication Date Title
KR20040031634A (ko) 도전성이 강한 매몰층을 갖는 집적회로
US7420258B2 (en) Semiconductor device having trench structures and method
US5770875A (en) Large value capacitor for SOI
US6927452B2 (en) Semiconductor device having dual isolation structure and method of fabricating the same
TWI542018B (zh) 帶有集成肖特基二極體的mosfet
US5614750A (en) Buried layer contact for an integrated circuit structure
JP5255593B2 (ja) トレンチ絶縁部を有する半導体素子およびその製造方法
US20070252731A1 (en) Semiconductor integrated circuit
KR20000076438A (ko) 트렌치 절연 바이폴라 장치
JPH06101470B2 (ja) スロット内に形成されたバイポーラトランジスタからなる能動要素を有する集積回路装置
EP0310087B1 (en) Semiconductor device having bipolar transistor with trench
EP1229584B1 (en) Semiconductor device and manufacturing method of the same
CN210723039U (zh) 双极晶体管
CN100448026C (zh) 半导体结构及其形成方法
US20030193077A1 (en) Bipolar transistor and method of fabricating the same
KR100292905B1 (ko) 절연체상의반도체기판상의바이폴라트랜지스터및그제조방법
EP1040517B1 (en) Semiconductor component and manufacturing method for semiconductor component
CN116884993A (zh) 双极晶体管
KR20030026912A (ko) 고전압 주변부
US8183098B2 (en) SOI device with contact trenches formed during epitaxial growing
US6828649B2 (en) Semiconductor device having an interconnect that electrically connects a conductive material and a doped layer, and a method of manufacture therefor
US6847094B2 (en) Contact structure on a deep region formed in a semiconductor substrate
JPH11233616A (ja) 半導体装置及びその製造方法
JP2000286270A (ja) バイポーラ・トランジスタの製造方法
US20040075107A1 (en) Insulating structures of buried layers with buried trenches and method for making same

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20031002

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid