JP3132101B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3132101B2 JP3132101B2 JP03304296A JP30429691A JP3132101B2 JP 3132101 B2 JP3132101 B2 JP 3132101B2 JP 03304296 A JP03304296 A JP 03304296A JP 30429691 A JP30429691 A JP 30429691A JP 3132101 B2 JP3132101 B2 JP 3132101B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- layer
- polycrystalline silicon
- base
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 238000000034 method Methods 0.000 title claims description 18
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 61
- 239000012535 impurity Substances 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 8
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 description 11
- 239000000758 substrate Substances 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000001451 molecular beam epitaxy Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
- H10D10/054—Forming extrinsic base regions on silicon substrate after insulating device isolation in vertical BJTs having single crystalline emitter, collector or base regions
Landscapes
- Bipolar Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に自己整合型のバイポーラトランジスタの製
造方法に関する。
係わり、特に自己整合型のバイポーラトランジスタの製
造方法に関する。
【０００２】
【従来の技術】高周波特性を向上させかつ十分な耐圧を
確保する為に、バイポーラトランジスタのベースの薄層
化が必要である。ベースをイオン注入法で形成した場
合、チャネリングの問題，低エネルギー化によるばらつ
きの問題、注入ダメージの問題などがあり、ベースの極
薄化は限界がある。最近の学会では従来のイオン注入を
用いたベース構造に替るものとして、エピタキシャル法
を用いて形成されたベース層を有する自己整合型バイポ
ーラトランジスタが発表されている。エピタキシャル法
を用いると、厚さおよび不純物濃度を精度よくコントロ
ールできるため極めて薄く、適当な濃度のベース層を形
成することができる。
確保する為に、バイポーラトランジスタのベースの薄層
化が必要である。ベースをイオン注入法で形成した場
合、チャネリングの問題，低エネルギー化によるばらつ
きの問題、注入ダメージの問題などがあり、ベースの極
薄化は限界がある。最近の学会では従来のイオン注入を
用いたベース構造に替るものとして、エピタキシャル法
を用いて形成されたベース層を有する自己整合型バイポ
ーラトランジスタが発表されている。エピタキシャル法
を用いると、厚さおよび不純物濃度を精度よくコントロ
ールできるため極めて薄く、適当な濃度のベース層を形
成することができる。
【０００３】その一例としてＩＥＤＭ９０ｐｐ６０３−
６０６に示された構造を図１３に示す。Ｐ- 型シリコン
基板１，Ｎ+ 型埋込層２上にＮ- 型エピタキシャル層３
及びロコス技術による厚いフィールド酸化層４を有す
る。Ｎ+ 型埋込層２はＮ+ 型コレクタ電極引き出し層５
で基板表面に引き出される。Ｐ+ 型ベース電極用多結晶
シリコン８の中央部に開口された領域のＮ+ 型エピタキ
シャル層３上に低温エピタキシャル法を用いて形成され
たＰ型のエピタキシャルベース層１３を有し、またＰ+
型ベース電極用多結晶シリコン８の開口部側壁にはＰ型
エピタキシャルベース層１３の成長時に同時に成長され
たＰ型多結晶シリコン層２０を有する。Ｎ+ 型エミッタ
電極用多結晶シリコン１７は絶縁層２１及びサイドウォ
ール絶縁層２２によりＰ+ 型ベース電極用多結晶シリコ
ン８と絶縁されている。Ｎ+ 型エミッタ電極用多結晶シ
リコン８からの不純物拡散によりＮ+ 型エミッタ層１８
がＰ型エピタキシャルベース層１３の表面に形成されて
いる。この構造ではＰ+ 型ベース電極用多結晶シリコン
８の中央部を開口する際にドライエッチングによりシリ
コン基板上がエッチングされてへこんだり、ダメージが
入るという問題がある。またＰ+ 型ベース電極用多結晶
シリコン８の開口部側壁に形成されるＰ型多結晶シリコ
ン層２０の角の部分のサイドウォール絶縁層２２の厚さ
が薄くなるため、エミッタ−ベ−ス電極間がショートす
る可能性が大きく、トランジスタ歩留りの低下をまね
く。
６０６に示された構造を図１３に示す。Ｐ- 型シリコン
基板１，Ｎ+ 型埋込層２上にＮ- 型エピタキシャル層３
及びロコス技術による厚いフィールド酸化層４を有す
る。Ｎ+ 型埋込層２はＮ+ 型コレクタ電極引き出し層５
で基板表面に引き出される。Ｐ+ 型ベース電極用多結晶
シリコン８の中央部に開口された領域のＮ+ 型エピタキ
シャル層３上に低温エピタキシャル法を用いて形成され
たＰ型のエピタキシャルベース層１３を有し、またＰ+
型ベース電極用多結晶シリコン８の開口部側壁にはＰ型
エピタキシャルベース層１３の成長時に同時に成長され
たＰ型多結晶シリコン層２０を有する。Ｎ+ 型エミッタ
電極用多結晶シリコン１７は絶縁層２１及びサイドウォ
ール絶縁層２２によりＰ+ 型ベース電極用多結晶シリコ
ン８と絶縁されている。Ｎ+ 型エミッタ電極用多結晶シ
リコン８からの不純物拡散によりＮ+ 型エミッタ層１８
がＰ型エピタキシャルベース層１３の表面に形成されて
いる。この構造ではＰ+ 型ベース電極用多結晶シリコン
８の中央部を開口する際にドライエッチングによりシリ
コン基板上がエッチングされてへこんだり、ダメージが
入るという問題がある。またＰ+ 型ベース電極用多結晶
シリコン８の開口部側壁に形成されるＰ型多結晶シリコ
ン層２０の角の部分のサイドウォール絶縁層２２の厚さ
が薄くなるため、エミッタ−ベ−ス電極間がショートす
る可能性が大きく、トランジスタ歩留りの低下をまね
く。
【０００４】また、ベース層を選択的にエピタキシャル
成長させて形成した構造を有する自己整合型バイポーラ
トランジスタの一例としてＩＥＤＭ９０ｐｐ６０７−ｐ
ｐ６１０に示された構造を図１４に示す。Ｐ- 型シリコ
ン基板１，Ｎ+ 型埋込層２上にＮ- 型エピタキシャル層
３及びロコス層４を有する。Ｎ+ 型埋込層はＮ+ 型コレ
クタ電極引き出し層５で基板表面に引き出される。絶縁
層６の上にはＰ+ 型ベース電極用多結晶シリコン８があ
り、Ｐ+ 型ベース電極用多結晶シリコン８の中央に位置
する開口部のＮ- 型エピタキシャル層上に選択的に成長
したＰ型エピタキシャルベース層１３を有し、このベー
ス層１４は同時に成長したＰ型多結晶層１４を介してＰ
+ ベース電極用多結晶シリコン８と接続している。Ｎ+
型エミッタ電極用多結晶シリコン１７は絶縁層２３，お
よびＰ+ 型ベース電極用多結晶シリコン８の開口部側壁
に形成されたサイドウォール絶縁層２４及び１６により
Ｐ+ 型ベース電極用多結晶シリコン８と絶縁されてい
る。Ｎ+ 型エミッタ電極用多結晶シリコン１７からの不
純物の拡散によりＰ型エピタキシャルベース層１３の表
面にＮ+ 型エミッタ層が形成されている。この構造で
は、Ｐ+ 型ベース電極用多結晶シリコン８の中央部を開
口する際に、基板との間に絶縁層（例えば酸化膜）があ
るため、先の従来例の様に基板を掘ったり、基板にダメ
ージが入る心配はない。
成長させて形成した構造を有する自己整合型バイポーラ
トランジスタの一例としてＩＥＤＭ９０ｐｐ６０７−ｐ
ｐ６１０に示された構造を図１４に示す。Ｐ- 型シリコ
ン基板１，Ｎ+ 型埋込層２上にＮ- 型エピタキシャル層
３及びロコス層４を有する。Ｎ+ 型埋込層はＮ+ 型コレ
クタ電極引き出し層５で基板表面に引き出される。絶縁
層６の上にはＰ+ 型ベース電極用多結晶シリコン８があ
り、Ｐ+ 型ベース電極用多結晶シリコン８の中央に位置
する開口部のＮ- 型エピタキシャル層上に選択的に成長
したＰ型エピタキシャルベース層１３を有し、このベー
ス層１４は同時に成長したＰ型多結晶層１４を介してＰ
+ ベース電極用多結晶シリコン８と接続している。Ｎ+
型エミッタ電極用多結晶シリコン１７は絶縁層２３，お
よびＰ+ 型ベース電極用多結晶シリコン８の開口部側壁
に形成されたサイドウォール絶縁層２４及び１６により
Ｐ+ 型ベース電極用多結晶シリコン８と絶縁されてい
る。Ｎ+ 型エミッタ電極用多結晶シリコン１７からの不
純物の拡散によりＰ型エピタキシャルベース層１３の表
面にＮ+ 型エミッタ層が形成されている。この構造で
は、Ｐ+ 型ベース電極用多結晶シリコン８の中央部を開
口する際に、基板との間に絶縁層（例えば酸化膜）があ
るため、先の従来例の様に基板を掘ったり、基板にダメ
ージが入る心配はない。
【０００５】しかしながら、Ｐ型エピタキシャルベース
層１３とＰ+ 型ベース電極用多結晶シリコン８との接触
面が小さく、Ｐ型エピタキシャルベース層１３の成長時
に、Ｐ型多結晶シリコン層１４が十分に成長しない場
合、ベース抵抗が増大するという問題点がある。また、
Ｐ+ 型ベース電極用多結晶シリコン８から不純物を拡散
させＰ型多結晶シリコン層１４を高濃度化してベース抵
抗を下げる必要があるが、このときにかかる熱処理によ
り、Ｐ型エピタキシャルベース層のプロファイルが変化
してしまうという問題を生ずる。
層１３とＰ+ 型ベース電極用多結晶シリコン８との接触
面が小さく、Ｐ型エピタキシャルベース層１３の成長時
に、Ｐ型多結晶シリコン層１４が十分に成長しない場
合、ベース抵抗が増大するという問題点がある。また、
Ｐ+ 型ベース電極用多結晶シリコン８から不純物を拡散
させＰ型多結晶シリコン層１４を高濃度化してベース抵
抗を下げる必要があるが、このときにかかる熱処理によ
り、Ｐ型エピタキシャルベース層のプロファイルが変化
してしまうという問題を生ずる。
【０００６】
【発明が解決しようとする課題】以上述べた様にベース
層をエピタキシャル成長で形成した自己整合型バイポー
ラトランジスタでは、エミッタ−ベース間ショートによ
る歩留りの低下や、ベース抵抗の増大という問題点があ
った。
層をエピタキシャル成長で形成した自己整合型バイポー
ラトランジスタでは、エミッタ−ベース間ショートによ
る歩留りの低下や、ベース抵抗の増大という問題点があ
った。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１導電型のコレクタ層上に選択的に島状の
ストッパー膜を形成する工程と、前記ストッパー膜の表
面外周部上およびその外側の前記コレクタ層上に高濃度
第２導電型のベース電極用多結晶シリコンを形成する工
程と、前記ベース電極用多結晶シリコンの側面にサイド
ウォール膜を形成する工程と、ベース電極用多結晶シリ
コンから不純物を拡散させて高濃度第２導電型の外部ベ
ース層を形成する工程と、しかる後、前記ストッパー膜
を除去することにより、前記サイドウォール膜下、前記
ベース電極用多結晶シリコンの内周部下および前記外部
ベース層の内周部上にくぼみを形成する工程と、前記く
ぼみ内において、側面および上面外周部が第２導電型の
多結晶シリコンを通して前記ベース電極用多結晶シリコ
ンに接続し、底面外周部が前記外部ベース層に接続す
る、第２導電型の真性ベース層を形成する工程と、第１
導電型のエミッタ領域を形成する工程とを有することを
特徴とする。
造方法は、第１導電型のコレクタ層上に選択的に島状の
ストッパー膜を形成する工程と、前記ストッパー膜の表
面外周部上およびその外側の前記コレクタ層上に高濃度
第２導電型のベース電極用多結晶シリコンを形成する工
程と、前記ベース電極用多結晶シリコンの側面にサイド
ウォール膜を形成する工程と、ベース電極用多結晶シリ
コンから不純物を拡散させて高濃度第２導電型の外部ベ
ース層を形成する工程と、しかる後、前記ストッパー膜
を除去することにより、前記サイドウォール膜下、前記
ベース電極用多結晶シリコンの内周部下および前記外部
ベース層の内周部上にくぼみを形成する工程と、前記く
ぼみ内において、側面および上面外周部が第２導電型の
多結晶シリコンを通して前記ベース電極用多結晶シリコ
ンに接続し、底面外周部が前記外部ベース層に接続す
る、第２導電型の真性ベース層を形成する工程と、第１
導電型のエミッタ領域を形成する工程とを有することを
特徴とする。
【０００８】ここで、前記真性ベース層の表面に第１導
電型のエピタキシャル層を堆積することにより前記エミ
ッタ領域を形成することが出来る。又、真性ベース層
が、全体の原子数に対する原子数比としてゲルマニウム
を１０〜３０％含んだシリコン・ゲルマニウム合金から
成ることができる。
電型のエピタキシャル層を堆積することにより前記エミ
ッタ領域を形成することが出来る。又、真性ベース層
が、全体の原子数に対する原子数比としてゲルマニウム
を１０〜３０％含んだシリコン・ゲルマニウム合金から
成ることができる。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は、本発明の第１の実施例の半導体装置
の断面図である。
説明する。図１は、本発明の第１の実施例の半導体装置
の断面図である。
【００１０】約１Ω・ｃｍのＰ- 型シリコン基板１にＡ
ｓをイオン注入して形成したＮ+ 型埋込層２を形成し、
濃度５×１０15〜１×１０16ｃｍ-3，厚さ１．０〜１．
８μｍのＮ- 型エピタキシャル層３さらに素子分離のた
めのロコス技術によるフィールド酸化層４，Ｎ+ 型コレ
クタ電極引き出し層５，酸化膜６を形成する。Ｐ+ 型ベ
ース電極用多結晶シリコン８の中央部に開口された領域
のＮ- 型エピタキシャル層３上に真性ベースである濃度
１×１０18〜２×１０19ｃｍ-3，厚さ２０〜７０ｎｍ
（ナノメータ）のＰ型エピタキシャルベース層１３を形
成し、Ｐ+ 型ベース電極用多結晶シリコン８とＰ型エピ
タキシャルベース層１３をつなぐＰ型多結晶シリコン１
４を形成し、Ｐ+ 型ベース電極用多結晶シリコン８とＮ
- 型エピタキシャル層３が接する領域及びＰ型エピタキ
シャルベース層１３の外周部とＮ-型エピタキシャル層
が接する領域に存在するＰ+ 型外部ベース領域１０を形
成している。Ｎ+ 型エミッタ電極用多結晶シリコン１７
及びそこから不純物をＰ型エピタキシャルベース１３の
表面に拡散して形成したＮ+ 型エミッタ層１８を形成
し、Ｐ+ 型ベース電極用多結晶シリコン８とＮ+ 型エミ
ッタ電極用多結晶シリコン１７を絶縁するための窒化膜
９，サイドウォール窒化膜１２，サイドウォール酸化膜
１６を形成している。
ｓをイオン注入して形成したＮ+ 型埋込層２を形成し、
濃度５×１０15〜１×１０16ｃｍ-3，厚さ１．０〜１．
８μｍのＮ- 型エピタキシャル層３さらに素子分離のた
めのロコス技術によるフィールド酸化層４，Ｎ+ 型コレ
クタ電極引き出し層５，酸化膜６を形成する。Ｐ+ 型ベ
ース電極用多結晶シリコン８の中央部に開口された領域
のＮ- 型エピタキシャル層３上に真性ベースである濃度
１×１０18〜２×１０19ｃｍ-3，厚さ２０〜７０ｎｍ
（ナノメータ）のＰ型エピタキシャルベース層１３を形
成し、Ｐ+ 型ベース電極用多結晶シリコン８とＰ型エピ
タキシャルベース層１３をつなぐＰ型多結晶シリコン１
４を形成し、Ｐ+ 型ベース電極用多結晶シリコン８とＮ
- 型エピタキシャル層３が接する領域及びＰ型エピタキ
シャルベース層１３の外周部とＮ-型エピタキシャル層
が接する領域に存在するＰ+ 型外部ベース領域１０を形
成している。Ｎ+ 型エミッタ電極用多結晶シリコン１７
及びそこから不純物をＰ型エピタキシャルベース１３の
表面に拡散して形成したＮ+ 型エミッタ層１８を形成
し、Ｐ+ 型ベース電極用多結晶シリコン８とＮ+ 型エミ
ッタ電極用多結晶シリコン１７を絶縁するための窒化膜
９，サイドウォール窒化膜１２，サイドウォール酸化膜
１６を形成している。
【００１１】図２乃至図１０に本発明の第１の実施例の
半導体装置の製作工程断面図を示す。
半導体装置の製作工程断面図を示す。
【００１２】図２は、膜厚４０〜１４０ｎｍの酸化膜６
を成長した後、フォトレジスト工程及びエッチング工程
を経てベースが形成される拡散層上に島状にストッパー
酸化膜７を残した断面図である。
を成長した後、フォトレジスト工程及びエッチング工程
を経てベースが形成される拡散層上に島状にストッパー
酸化膜７を残した断面図である。
【００１３】図３は、Ｐ+ 型多結晶シリコン及び窒化膜
９を成長した後、フォトレジスト工程及びドライエッチ
ング工程を経てパターニングし、Ｐ+ 型ベース電極用多
結晶シリコン８及び絶縁用の窒化膜９を形成した断面図
である。このときストッパー酸化膜７はドライエッチン
グ的のストッパーとなり、下のＮ- 型エピタキシャル層
の表面を保護している。
９を成長した後、フォトレジスト工程及びドライエッチ
ング工程を経てパターニングし、Ｐ+ 型ベース電極用多
結晶シリコン８及び絶縁用の窒化膜９を形成した断面図
である。このときストッパー酸化膜７はドライエッチン
グ的のストッパーとなり、下のＮ- 型エピタキシャル層
の表面を保護している。
【００１４】図４は膜厚１００〜２００ｎｍの窒化膜１
１を形成し、さらに熱処理を行ってＰ+ 型ベース電極用
多結晶シリコンから不純物を拡散させ、Ｐ+ 型外部ベー
ス領域１０を形成した場合の断面図である。外部ベース
をイオン注入で形成した場合に比べ、多結晶シリコンか
ら不純物拡散で形成する方が、外部ベースを浅く形成す
ることができる。
１を形成し、さらに熱処理を行ってＰ+ 型ベース電極用
多結晶シリコンから不純物を拡散させ、Ｐ+ 型外部ベー
ス領域１０を形成した場合の断面図である。外部ベース
をイオン注入で形成した場合に比べ、多結晶シリコンか
ら不純物拡散で形成する方が、外部ベースを浅く形成す
ることができる。
【００１５】図５は窒化膜１１を異方性ドライエッチン
グを行ってエッチングしサイドウォール窒化膜１２を形
成した断面図である。この際にもストッパー酸化膜７は
ドラエッチング時のストッパーとなり、Ｎ- 型エピタキ
シャル層表面を保護している。
グを行ってエッチングしサイドウォール窒化膜１２を形
成した断面図である。この際にもストッパー酸化膜７は
ドラエッチング時のストッパーとなり、Ｎ- 型エピタキ
シャル層表面を保護している。
【００１６】図６はフォトレジスト工程を経てストッパ
ー酸化膜のみをウェットエッチングにより取り除いた断
面図である。このときベース電極用多結晶シリコン開口
部底面には高さ４０〜１４０ｎｍ、奥行０．１〜０．４
μｍのくぼみが形成される。
ー酸化膜のみをウェットエッチングにより取り除いた断
面図である。このときベース電極用多結晶シリコン開口
部底面には高さ４０〜１４０ｎｍ、奥行０．１〜０．４
μｍのくぼみが形成される。
【００１７】図７は、分子線エピタキシャル法（以下、
ＭＢＥと記す）で真性ベースとなるＰ型エピタキシャル
ベース層１３を成長したものである。絶縁膜（酸化膜，
窒化膜）で被覆されていない領域、すなわち単結晶又は
多結晶が表面に表出している領域のみに選択的に結晶成
長する条件とすれば、ｎ- 型エピタキシャル層３上のス
トッパー酸化膜が除かれた領域にＭＢＥによるＰ型エピ
タキシャルベース層１３が成長し、またベース電極用多
結晶シリコン８の下部の領域には同時にＰ型多結晶シリ
コン１４が成長する。
ＭＢＥと記す）で真性ベースとなるＰ型エピタキシャル
ベース層１３を成長したものである。絶縁膜（酸化膜，
窒化膜）で被覆されていない領域、すなわち単結晶又は
多結晶が表面に表出している領域のみに選択的に結晶成
長する条件とすれば、ｎ- 型エピタキシャル層３上のス
トッパー酸化膜が除かれた領域にＭＢＥによるＰ型エピ
タキシャルベース層１３が成長し、またベース電極用多
結晶シリコン８の下部の領域には同時にＰ型多結晶シリ
コン１４が成長する。
【００１８】単結晶シリコンと多結晶シリコンがほぼ同
じ成長速度をもつ条件であれば、くぼみの高さが１００
ｎｍあったとき、単結晶シリコン５０ｎｍ，多結晶シリ
コン５０ｎｍ成長することにより、Ｐ+ 型ベース電極用
多結晶シリコン８とＰ型エピタキシャルベース層１３が
Ｐ型多結晶シリコン１４を経てつながれる。また、先に
形成したＰ+ 型外部ベース領域１０ともＰ型エピタキシ
ャルベース層の周辺が直接つながっているＰ型エピタキ
シャルベース層１３とＰ型多結晶シリコン１４の接続が
不十分な場合でもベース抵抗が増大することは無い。
じ成長速度をもつ条件であれば、くぼみの高さが１００
ｎｍあったとき、単結晶シリコン５０ｎｍ，多結晶シリ
コン５０ｎｍ成長することにより、Ｐ+ 型ベース電極用
多結晶シリコン８とＰ型エピタキシャルベース層１３が
Ｐ型多結晶シリコン１４を経てつながれる。また、先に
形成したＰ+ 型外部ベース領域１０ともＰ型エピタキシ
ャルベース層の周辺が直接つながっているＰ型エピタキ
シャルベース層１３とＰ型多結晶シリコン１４の接続が
不十分な場合でもベース抵抗が増大することは無い。
【００１９】図８は、表面に膜厚１００〜２００ｎｍ酸
化膜１５を成長した場合の断面図である。
化膜１５を成長した場合の断面図である。
【００２０】図９は、異方性ドライエッチにより酸化膜
１５をエッチングしサイドウォール酸化膜１６を形成し
た場合の断面図である。
１５をエッチングしサイドウォール酸化膜１６を形成し
た場合の断面図である。
【００２１】図１０は、Ａｓをドープした膜厚１５０〜
３００ｎｍの多結晶シリコンをパターニングし、エミッ
タ電極用多結晶シリコン１７を形成し、その後熱処理例
えばランプアニール８５０℃，１０秒を行ってＮ+ 型エ
ミッタ層１８をエミッタ電極用多結晶シリコン１７から
の不純物拡散で形成した場合の断面図である。
３００ｎｍの多結晶シリコンをパターニングし、エミッ
タ電極用多結晶シリコン１７を形成し、その後熱処理例
えばランプアニール８５０℃，１０秒を行ってＮ+ 型エ
ミッタ層１８をエミッタ電極用多結晶シリコン１７から
の不純物拡散で形成した場合の断面図である。
【００２２】次に本発明の第２の実施例を図１１に示
す。本実施例ではＮ+ 型エミッタ層１９をＭＢＥ選択成
長を用いてＰ型エピタキシャルベース層の上に成長し、
さらにｎ+ 型エミッタ層１９上にタングステンシリサイ
ド３０を形成した構造となっている。この構造ではＮ+
型エミッタ層１９の形成時に熱処理が必要ないため、Ｐ
型エピタキシャルベース層のプロファイルが変化するこ
とがない。
す。本実施例ではＮ+ 型エミッタ層１９をＭＢＥ選択成
長を用いてＰ型エピタキシャルベース層の上に成長し、
さらにｎ+ 型エミッタ層１９上にタングステンシリサイ
ド３０を形成した構造となっている。この構造ではＮ+
型エミッタ層１９の形成時に熱処理が必要ないため、Ｐ
型エピタキシャルベース層のプロファイルが変化するこ
とがない。
【００２３】次に本発明の第３の実施例を図１２に示
す。本実施例の半導体装置は、全体の原子数に対して原
子数比がゲルマニウム１０〜３０％を含んだ単結晶シリ
コン・ゲルマニウム合金３１を真性ベースとして用いた
構造である。このとき同時に多結晶シリコン・ゲルマニ
ウム合金３２もベース電極用多結晶シリコンのオーバー
ハング下部に成長し、真性ベースと接続される。
す。本実施例の半導体装置は、全体の原子数に対して原
子数比がゲルマニウム１０〜３０％を含んだ単結晶シリ
コン・ゲルマニウム合金３１を真性ベースとして用いた
構造である。このとき同時に多結晶シリコン・ゲルマニ
ウム合金３２もベース電極用多結晶シリコンのオーバー
ハング下部に成長し、真性ベースと接続される。
【００２４】尚、図１１，図１２において、図１〜図１
０と同一もしくは類似の機能の箇所は同じ符号で示して
ある。
０と同一もしくは類似の機能の箇所は同じ符号で示して
ある。
【００２５】
【発明の効果】以上説明した様に本発明は、極めて薄く
均一性の良い真性ベース層を選択ＭＢＥ法を用いてＰ+
ベース電極用多結晶シリコンの下に選択的に形成し、Ｐ
+ ベース電極用多結晶シリコンと真性ベース層をＰ+ ベ
ース電極用多結晶シリコンからの不純物拡散で形成した
外部ベース領域を通して接続することにより、ベース抵
抗を低くしたので、歩留りの良い極めて高性能高周波特
性を有する自己整合型バイポーラトランジスタ構造とな
る。
均一性の良い真性ベース層を選択ＭＢＥ法を用いてＰ+
ベース電極用多結晶シリコンの下に選択的に形成し、Ｐ
+ ベース電極用多結晶シリコンと真性ベース層をＰ+ ベ
ース電極用多結晶シリコンからの不純物拡散で形成した
外部ベース領域を通して接続することにより、ベース抵
抗を低くしたので、歩留りの良い極めて高性能高周波特
性を有する自己整合型バイポーラトランジスタ構造とな
る。
【図１】本発明の第１の実施例を示す断面図。
【図２】本発明の第１の実施例を製造する製造方法を工
程順に示した断面図。
程順に示した断面図。
【図３】本発明の第１の実施例を製造する製造方法を工
程順に示した断面図。
程順に示した断面図。
【図４】本発明の第１の実施例を製造する製造方法を工
程順に示した断面図。
程順に示した断面図。
【図５】本発明の第１の実施例を製造する製造方法を工
程順に示した断面図。
程順に示した断面図。
【図６】本発明の第１の実施例を製造する製造方法を工
程順に示した断面図。
程順に示した断面図。
【図７】本発明の第１の実施例を製造する製造方法を工
程順に示した断面図。
程順に示した断面図。
【図８】本発明の第１の実施例を製造する製造方法を工
程順に示した断面図。
程順に示した断面図。
【図９】本発明の第１の実施例を製造する製造方法を工
程順に示した断面図。
程順に示した断面図。
【図１０】本発明の第１の実施例を製造する製造方法を
工程順に示した断面図。
工程順に示した断面図。
【図１１】本発明の第２の実施例を示す断面図。
【図１２】本発明の第３の実施例を示す断面図。
【図１３】従来技術を示す断面図。
【図１４】別の従来技術を示す断面図。
１ Ｐ- 型シリコン基板 ２ Ｎ+ 型埋込層 ３ Ｎ- 型エピタキシャル層 ４ フィールド酸化膜 ５ Ｎ+ 型コレクタ電極引き出し層 ６ 酸化膜 ７ ストッパー酸化膜 ８ Ｐ+ 型ベース電極用多結晶シリコン ９ 窒化膜 １０ Ｐ+ 型外部ベース領域 １１ 窒化膜 １２ サイドウォール窒化膜 １３ Ｐ型エピタキシャルベース層（真性ベース） １４ Ｐ型多結晶シリコン層 １５ 酸化膜 １６ サイドウォール酸化膜 １７ Ｎ+ エミッタ電極用多結晶シリコン １８ Ｎ+ 型エミッタ層 １９ Ｎ+ 型エピタキシャルエミッタ層 ２０ Ｐ型多結晶シリコン層 ２１，２３ 絶縁層 ２２，２４ サイドウォール絶縁層 ３０ タングステンシリサイド層 ３１ 単結晶シリコンゲルマニウム合金層（真性ベー
ス） ３２ 多結晶シリコンゲルマニウム合金層
ス） ３２ 多結晶シリコンゲルマニウム合金層
Claims (3)
- 【請求項１】 第１導電型のコレクタ層上に選択的に島
状のストッパー膜を形成する工程と、前記ストッパー膜
の表面外周部上およびその外側の前記コレクタ層上に高
濃度第２導電型のベース電極用多結晶シリコンを形成す
る工程と、前記ベース電極用多結晶シリコンの側面にサ
イドウォール膜を形成する工程と、ベース電極用多結晶
シリコンから不純物を拡散させて高濃度第２導電型の外
部ベース層を形成する工程と、しかる後、前記ストッパ
ー膜を除去することにより、前記サイドウォール膜下、
前記ベース電極用多結晶シリコンの内周部下および前記
外部ベース層の内周部上にくぼみを形成する工程と、前
記くぼみ内において、側面および上面外周部が第２導電
型の多結晶シリコンを通して前記ベース電極用多結晶シ
リコンに接続し、底面外周部が前記外部ベース層に接続
する、第２導電型の真性ベース層を形成する工程と、第
１導電型のエミッタ領域を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記真性ベース層の表面に第１導電型の
エピタキシャル層を堆積することにより前記エミッタ領
域を形成することを特徴とする請求項１に記載の半導体
装置の製造方法。 - 【請求項３】 真性ベース層が、全体の原子数に対する
原子数比としてゲルマニウムを１０〜３０％含んだシリ
コン・ゲルマニウム合金からなることを特徴とする請求
項１もしくは請求項２に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03304296A JP3132101B2 (ja) | 1991-11-20 | 1991-11-20 | 半導体装置の製造方法 |
| US08/258,999 US5424228A (en) | 1991-11-20 | 1994-06-13 | Method for fabricating a bipolar transistor with reduced base resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03304296A JP3132101B2 (ja) | 1991-11-20 | 1991-11-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206151A JPH05206151A (ja) | 1993-08-13 |
| JP3132101B2 true JP3132101B2 (ja) | 2001-02-05 |
Family
ID=17931328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03304296A Expired - Fee Related JP3132101B2 (ja) | 1991-11-20 | 1991-11-20 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5424228A (ja) |
| JP (1) | JP3132101B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3156436B2 (ja) * | 1993-04-05 | 2001-04-16 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタ |
| JP2630237B2 (ja) * | 1993-12-22 | 1997-07-16 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH07193075A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置およびその製造方法 |
| JP2720793B2 (ja) * | 1994-05-12 | 1998-03-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2606141B2 (ja) * | 1994-06-16 | 1997-04-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5593905A (en) * | 1995-02-23 | 1997-01-14 | Texas Instruments Incorporated | Method of forming stacked barrier-diffusion source and etch stop for double polysilicon BJT with patterned base link |
| JP2914213B2 (ja) * | 1995-03-28 | 1999-06-28 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5866462A (en) * | 1995-09-29 | 1999-02-02 | Analog Devices, Incorporated | Double-spacer technique for forming a bipolar transistor with a very narrow emitter |
| JPH09167777A (ja) * | 1995-12-15 | 1997-06-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5846867A (en) * | 1995-12-20 | 1998-12-08 | Sony Corporation | Method of producing Si-Ge base heterojunction bipolar device |
| DE69626802T2 (de) * | 1995-12-28 | 2003-12-24 | Koninklijke Philips Electronics N.V., Eindhoven | Verfahren zur herstellung von einem selbstausrichtenden vertikalen bipolaren transistor auf einem soi |
| EP0818829A1 (en) * | 1996-07-12 | 1998-01-14 | Hitachi, Ltd. | Bipolar transistor and method of fabricating it |
| US5656515A (en) * | 1996-07-18 | 1997-08-12 | Lucent Technologies, Inc. | Method of making high-speed double-heterostructure bipolar transistor devices |
| JPH10326793A (ja) * | 1997-05-23 | 1998-12-08 | Nec Corp | 半導体装置の製造方法 |
| JP3329762B2 (ja) * | 1999-04-27 | 2002-09-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6509242B2 (en) * | 2001-01-12 | 2003-01-21 | Agere Systems Inc. | Heterojunction bipolar transistor |
| CN100452426C (zh) * | 2002-04-16 | 2009-01-14 | 株式会社瑞萨科技 | 半导体器件及其制造方法 |
| FR2845522A1 (fr) * | 2002-10-03 | 2004-04-09 | St Microelectronics Sa | Circuit integre a couche enterree fortement conductrice |
| JP2005109501A (ja) * | 2003-09-30 | 2005-04-21 | Agere Systems Inc | 選択的に蒸着されたエミッタを有するバイポーラトランジスタ |
| US10797132B2 (en) * | 2018-06-29 | 2020-10-06 | Newport Fab, Llc | Heterojunction bipolar transistor fabrication using resist mask edge effects |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296391A (en) * | 1982-03-24 | 1994-03-22 | Nec Corporation | Method of manufacturing a bipolar transistor having thin base region |
| JPS60258964A (ja) * | 1984-06-06 | 1985-12-20 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6146063A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61166071A (ja) * | 1985-01-17 | 1986-07-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| US4740482A (en) * | 1985-11-13 | 1988-04-26 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing bipolar transistor |
| GB8708926D0 (en) * | 1987-04-14 | 1987-05-20 | British Telecomm | Bipolar transistor |
| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2855908B2 (ja) * | 1991-09-05 | 1999-02-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5302535A (en) * | 1991-09-20 | 1994-04-12 | Nec Corporation | Method of manufacturing high speed bipolar transistor |
| US5321301A (en) * | 1992-04-08 | 1994-06-14 | Nec Corporation | Semiconductor device |
| JP2740087B2 (ja) * | 1992-08-15 | 1998-04-15 | 株式会社東芝 | 半導体集積回路装置の製造方法 |
-
1991
- 1991-11-20 JP JP03304296A patent/JP3132101B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-13 US US08/258,999 patent/US5424228A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5424228A (en) | 1995-06-13 |
| JPH05206151A (ja) | 1993-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3132101B2 (ja) | 半導体装置の製造方法 | |
| US5024957A (en) | Method of fabricating a bipolar transistor with ultra-thin epitaxial base | |
| US4916083A (en) | High performance sidewall emitter transistor | |
| US5101256A (en) | Bipolar transistor with ultra-thin epitaxial base and method of fabricating same | |
| JP2720793B2 (ja) | 半導体装置の製造方法 | |
| JP2002252230A (ja) | ヘテロ接合バイポーラトランジスタ | |
| EP0290763B1 (en) | High performance sidewall emitter transistor | |
| JP2705344B2 (ja) | 半導体装置及びその製造方法 | |
| JP2924417B2 (ja) | 半導体装置 | |
| JPH10326793A (ja) | 半導体装置の製造方法 | |
| JP2550906B2 (ja) | 半導体装置およびその製造方法 | |
| JP2565162B2 (ja) | バイポ−ラトランジスタおよびその製造方法 | |
| JP2850666B2 (ja) | 自己整合型バイポーラトランジスタおよびその製造方法 | |
| JP2001196382A (ja) | 半導体装置及びその製造方法 | |
| JP3456864B2 (ja) | 半導体装置及びその製造方法 | |
| JP2850669B2 (ja) | 半導体装置 | |
| JPH0669225A (ja) | バイポーラトランジスタの製造方法 | |
| JP2613031B2 (ja) | バイポーラトランジスターの製造方法 | |
| JP2663632B2 (ja) | 半導体装置及びその製造方法 | |
| JP2712889B2 (ja) | 半導体装置の製造方法 | |
| JP3131986B2 (ja) | バイポーラトランジスタ | |
| KR0149434B1 (ko) | 쌍극자 트랜지스터 및 그 제조방법 | |
| JPH03131037A (ja) | 半導体装置の製造方法 | |
| JPS6378569A (ja) | 半導体装置の製造方法 | |
| JPH11354530A (ja) | バイポーラ型半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001024 |
|
| LAPS | Cancellation because of no payment of annual fees |